DE3688952T2

DE3688952T2 - Spannungsfrequenz-Wandler.

Info

Publication number: DE3688952T2
Application number: DE86107285T
Authority: DE
Inventors: Norio C O Pat Div Kab Fujisawa; Mitsuru C O Pat Div Ka Yamaura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-06-03
Filing date: 1986-05-28
Publication date: 1993-12-23
Anticipated expiration: 2006-05-29
Also published as: EP0207291A3; EP0207291B1; KR900008183B1; DE3688952D1; JPS61277211A; JPH0528923B2; US4695931A; EP0207291A2; KR870000793A

Description

Die vorliegende Erfindung betrifft allgemein einen Spannungs/Frequenzwandler (im folgenden als V/F-Wandler bezeichnet) zur Wandlung des momentanen Wertes eines Eingangspotentials in Frequenzinformationen.
In einem Frequenzmodulationssystem wird die Frequenz einer Trägerwelle durch den momentanen Wert eines Eingangspotentials moduliert, und die modulierte Trägerwelle wird zu einem entfernt angeordneten Empfänger übertragen. In einem solchen Modulationssystem erhöht sich die Trägerfrequenz mit dem Anstieg des aktuellen Werts des Eingangspotentials und nimmt mit dessen Verringerung ab. Obwohl bereits verschiedene Typen von Frequenzmodulationssystemen bekannt sind, hat jedes dieser Systeme grundsätzlich eine Eingangs-/Ausgangskennlinie, wie in der Fig. 4 dargestellt.
Wie aus der Fig. 4 zu ersehen ist, beträgt die Ausgangsfrequenz (fc) fo (Hz), wenn das Eingangspotential (Eingangspegel e10) auf Null liegt. Die Ausgangsfrequenzen fH (Hz) und fL (Hz) werden in den positiven und negativen Spitzen emax bzw. -emax des Eingangspotentials erhalten. Somit kann die Ausgangsfrequenz (fc) um ± Δf (Hz) von der Mittenfrequenz von fo (Hz) (Δf = fH - fo = fo - fL) abweichen.
Eine in einem solchen Frequenzmodulationssystem verwendete V/F-Wandlerschaltung besteht herkömmlicherweise aus einer linearen Schaltung (IC), und es kann eine Drift des Betriebspunktes der Schaltung eintreten. Es ist wahrscheinlich, daß die Drift nicht nur bedingt durch die Umgebungsbedingungen, wie Temperatur, sondern auch mit langer Betriebsdauer zunimmt. Eine solche Drift verursacht einen Frequenzversatz im V/F- Wandler. Das bedeutet, daß selbst dann, wenn das Eingangspotential des V/F-Wandlers auf Null liegt, ein Frequenzversatz (fd) entsprechend der Größe der Drift in der Wandler-Ausgangsfrequenz erscheint. Daraus folgt, daß sich bei Änderung des Eingangs in dieser Situation von -emax auf emax die Ausgangsfrequenz von fL·fd (Hz) nach fH + fd (Hz) ändert.
Wenn eine solche Drift erscheint, kann eine dem Eingangspotential exakt entsprechende Ausgangsfrequenz nicht mehr erhalten werden, was dazu führt, daß sich in der Datenübertragung Probleme ergeben. Man nehme einen Fall an, in dem Daten in Form einer Signalfolge einer vorgegebenen Frequenz beispielsweise mit einer bestimmten Drift übertragen werden. Danach werden die Daten mit einer fälschlicherweise versetzten Übertragungsfrequenz übertragen, so daß die übertragenen Daten auf der Empfängerseite ungenau bestätigt werden. Ähnliche Probleme können entstehen, wenn am Eingangspotential an sich eine Drift beteiligt ist.
Der V/F-Wandlerausgang hat die Form einer Signalfolge mit sich ständig ändernden Frequenzen. Falls die Durchführung eines Driftausgleichs mittels Datenverarbeitung der Signalfolge beabsichtigt ist, so erfordert dies eine äußerst aufwendige Driftausgleichsschaltung. Es ist folglich angestrebt worden, eine Ausgleichsschaltung zu entwickeln, die den Driftausgleich erzielen kann, ohne die Schaltungskonfiguration zu komplizieren.
Die zum Stand der Technik gehörige Veröffentlichung US-A-3 753 141 beschreibt einen steuerbaren Breitband-Frequenzgenerator, der einen in einem frequenzgesteuerten Kreis integrierten spannungsgesteuerten Oszillator und eine daran angeschlossene externe, steuerbare Spannungsquelle umfaßt. Der Steuerkreis beinhaltet des weiteren einen digitalen, quarzstabilen Frequenzdiskriminator und ein Kombinationsgerät, in dem der von der Spannungsquelle abgeleitete Gleichspannungswert von der vom Frequenzdiskriminator gelieferten Ausgangsspannung abgetrennt wird, um eine Steuergleichspannung zur Frequenzsteuerung des spannungsgesteuerten Oszillators zu erhalten.
Des weiteren beschreibt die dem Stand der Technik zuzurechnende Veröffentlichung US-A-3 824 483 einen digitalen Frequenzgenerator mit phasensynchronisiertem, spannungsgesteuertem Kreis, in dem von einem spannungsgesteuerten Oszillator (VCO), einem ersten Frequenzteiler, einem Referenzoszillator und einem zweiten Frequenzteiler erzeugte digitale Impulse an einen Komparator gelegt werden, welcher ein Ausgangssignal erzeugt, wenn die verglichenen Impulse nicht gleiche Wiederholungsfrequenzen haben. Das Komparatorausgangssignal resultiert in einer Spannung, welche an den VCO angelegt wird, um dessen Frequenz schrittweise zu ändern, bis Gleichheit der Wiederholungsfrequenz erzielt ist. Zur Verkürzung der Zeit, die benötigt wird, die Wiederholungsfrequenz der Impulse am Ausgang des ersten Frequenzteilers der Wiederholungsfrequenz der Impulse am Ausgang des zweiten Frequenzteilers gleichzusetzen, ist ein umkehrbarer Zähler am Komparatorausgang angeschlossen, und das Ausgangssignal des umkehrbaren Zählers wird an einen Digital-/Analogwandler gelegt, um die VCO-Steuerspannung zu erzeugen.
Es ist eine Aufgabe der vorliegenden Erfindung, einen V/F- Wandler bereitzustellen, der durch Ausgleich eines Frequenzversatzes bedingt durch eine in der V/F-Wandlerschaltung vorliegende Drift oder bedingt durch eine im Konvertereingang an sich vorhandene Drift, einen Frequenzwandlerausgang liefern kann, der driftfrei ist.
Zur Lösung der obigen Aufgabe sieht die vorliegende Erfindung einen Spannungs-/Frequenzwandler vor, wie er im Anspruch beschrieben ist.
Eine V/F-Wandlerschaltung wandelt ein Eingangspotential in eine Ausgangsfrequenz, welche den momentanen Wert des Eingangspotentials darstellt, und eine Differenzauswerteschaltung erzeugt einen Ausgang, welcher die Differenz zwischen der Ausgangsfrequenz der V/F-Wandlerschaltung und einer vorgegebenen Referenzfrequenz darstellt. Die V/F-Wandlerschaltung wird entsprechend dem Ausgangspegel der Differenzauswerteschaltung gesteuert, um den Umfang des Versatzes der Ausgangsfrequenz der V/F-Wandlerschaltung bezüglich der Referenzfrequenz zu verringern.
Diese Erfindung wird anhand der nachstehenden detaillierten Beschreibung in Zusammenhang mit den bei liegenden Zeichnungen näher erläutert; es zeigen:
Fig. 1 ein Blockdiagramm eines V/F-Wandlers;
Fig. 1A eine Blockdiagramm einer Modifikation des V/F- Wandlers gemäß Fig. 1;
Fig. 2A bis 2I eine Impulsübersicht zur Erläuterung der Funktionsweise des V/F-Wandlers gemäß Fig. 1;
Fig. 3 ein Beispiel der Zählung von Zähler 24 in der Fig. 1;
Fig. 4 eine graphische Darstellung der Eingangs-/Ausgangskennlinie der in der Fig. 1 dargestellten V/F- Wandlereinheit 12;
Fig. 5A einen Schaltplan einer bestimmten Schaltungskonfiguration des Analogaddierers 10 gemäß Fig. 1;
Fig. 5B einen Schaltplan einer bestimmten Schaltungskonfiguration des Analogsubtrahierglieds 105 gemäß Fig. 6;
Fig. 6 ein Blockdiagramm eines anderen V/F-Wandlers;
Fig. 6A ein Blockdiagramm einer Modifikation des V/F-Wandlers gemäß Fig. 6;
Fig. 7A bis 7D eine Impulsübersicht zur Erläuterung der Funktionsweise des V/F-Wandlers gemäß Fig. 6;
Fig. 8 ein Blockdiagramm eines weiteren V/F-Wandlers;
Fig. 9A bis 9H eine Impulsübersicht zur Erläuterung der Funktionsweise des V/F-Wandlers gemäß Fig. 8;
Fig. 10 ein Blockdiagramm eines weiteren V/F-Wandlers;
Fig. 11A bis 11G eine Impulsübersicht zur Erläuterung der Funktionsweise des V/F-Wandlers gemäß Fig. 10;
Fig. 12 ein Blockdiagramm eines weiteren V/F-Wandlers;
Fig. 13A ein Flußdiagramm zur Erläuterung der Funktionsweise eines in der Fig. 12 dargestellten Mikrocomputers 240;
Fig. 13b ein Flußdiagramm zur Erläuterung einer anderen Funktionsweise des in der Fig. 12 dargestellten Mikrocomputers 240;
Fig. 14 eine schematische Darstellung einer Modifikation des V/F-Wandlers gemäß Fig. 1, bei der ein einzelner linearer Operationsverstärker für einen Analogaddierer 10 und einen D/A-Wandler 26 eingesetzt ist;
Fig. 15 ein Blockdiagramm einer Ausführungsform des erfindungsgemäßen V/F-Wandlers; und
Fig. 16A bis 16H eine Impulsübersicht zur Erläuterung der Funktionsweise des V/F-Wandlers gemäß Fig. 15.
In der nachstehenden Beschreibung sind identische oder ähnliche Bezugszeichen zur Kennzeichnung identischer oder ähnlicher Elemente verwendet, wodurch redundante Erläuterungen vermieden werden.
Die Fig. 1 zeigt einen V/F-Wandler, in dem ein Modulationseingangssignal ei an einen Analogaddierer 10 gelegt wird. Im Addierer 10 wird ein später zu beschreibender Driftausgleichswert (ej) mit ei kombiniert. Ein Ausgang e10 vom Addierer 10 wird als ein V/F-Wandlereingang an die V/F-Wandlereinheit 12 gelegt. Durch die Einheit 12 wird der Ausgang e10 in Frequenzinformationen (fc) gewandelt. Die V/F-Wandlereinheit 12 stellt zwei getrennte Ausgänge eo und e12 bereit, die jeweils die Frequenzinformationen repräsentieren. Der Ausgang eo kann entweder ein Sinuswellensignal oder ein Dreieckwellensignal sein. Der Ausgang e12 kann ein Rechteckwellenimpuls mit derselben Frequenz wie die von eo sein.
Ein Referenztaktoszillator 14 generiert einen Taktimpuls e14 mit einer Frequenz fo. Die Frequenz des Impulses e14 wird mittels eines Frequenzteilers 16 geteilt. Ein frequenzgeteilter Ausgang e16 vom Teiler 16 wird an einen Inverter 18 und an ein NAND-Gate 22 gelegt. Das Gate 22 empfängt außerdem den Ausgang e12 von der V/F-Wandlereinheit 12. Das Gate 22 liefert einen logischen NAND-Ausgang e22 an einen Abwärtszählanschluß D eines N-Bit-Aufwärts/Abwärtszählers 24. Ein invertierter Ausgang e18 vom Inverter 18 und ein Taktimpuls e14 vom Oszillator 14 werden an ein NAND-Gate 20 gelegt. Das NAND-Gate 20 liefert einen logischen NAND-Ausgang e20 an einen Aufwärtszählanschluß U des Zählers 24.
Der N-Bit-Aufwärts/Abwärtszähler 24 zählt die Anzahl der Taktimpulse e20 am Aufwärtszählanschluß U hoch, wenn der logische Pegel von e22 am Abwärtszählanschluß D "1" beträgt. Außerdem zählt der Zähler 24 die Anzahl der Taktimpulse e22 am Anschluß D herunter, wenn der logische Pegel von e20 am Anschluß U "1" beträgt. Mehrere obere Bits eines Zählausgangs d24 des Zählers 24 werden an einen Digital/Analog-Wandler (im folgenden als D/A-Wandler bezeichnet) 26 mit einem M-Bit-Eingang gekoppelt. Der D/A-Wandler 26 generiert ein analoges Ausgleichssignal ej, das den Inhalt der Zählung d24 darstellt. Das Signal ej wird an den Analogaddierer 10 geliefert, so daß es zum Eingangsignal ei addiert wird.
Übrigens ist die Anzahl (ganze Zahl) N der Ausgangsbits des Zählers 24 unabhängig von der Anzahl (ganze Zahl) M der Eingangsbits des D/A-Wandlers 26, wobei die ganze Zahl M so gewählt ist, daß sie gleich oder kleiner ist der ganzen Zahl N.
Die Ausgangsfrequenz fc (Hz) der V/F-Wandlereinheit 12, die sich bei dem auf Pegel "0" liegenden Eingangssignal ei ergibt, wird auf einen im wesentlichen der Schwingungsfrequenz fo (Hz) des Referenztaktoszillators 14 gleichen Wert eingestellt. Andererseits kann die Frequenz fc auf einen mit der Frequenz multiplizierten oder durch die Frequenz dividierten Wert (fo*) der Schwingungsfrequenz fo (fo* ≠ fo) eingestellt werden.
Die Funktionsweise des V/F-Wandlers gemäß Fig. 1 wird nunmehr anhand der Impulsübersicht gemäß den Fig. 2A bis 2I beschrieben. Der Einfachheit halber wird ein spezieller Fall, in dem das Potential des Eingangssignals ei Null beträgt, betrachtet.
(Zu diesem Zeitpunkt beträgt das Potential von e10 ebenfalls Null).
Wenn in der V/F-Wandlereinheit 12 keine Drift vorliegt, und wenn der Pegel von Eingang e10 zur Einheit 12 Null beträgt, so generiert die V/F-Wandlereinheit 12, wie aus der V/F-Wandlerkennlinie gemäß Fig. 4 ersichtlich ist, die Signale eo und e12 mit fester Frequenz fc = fo (Hz) (Fig. 2A). Die Frequenz des Ausgangs e14 (Fig. 2B) des Referenztaktoszillators 14 wird durch den Frequenzteiler 16 geteilt. Das NAND-Gate 22 empfängt den festen Pegel (logisch "1" oder "0") des Ausgangs e16 vom Teiler 16 und den Ausgang e12 der Einheit 12 und liefert den logischen NAND-Ausgang e22 (Fig. 2E) an den Abwärtszählanschluß D des Zählers 24. In der Zwischenzeit invertiert der Inverter 18 die Phase des frequenzgeteilten Ausgangs e16. Das NAND-Gate 20 empfängt den festen Pegel (logisch "0" oder "1") des Ausgangs e18 (Fig. 2D) vom Inverter 18 und den Ausgang e14 des Referenztaktoszillators 14 und liefert den logischen NAND- Ausgang e20 (Fig. 2F) an den Aufwärtszählanschluß U des Zählers 24.
Der Zähler 24 zählt immer dann herunter, wenn ein Taktimpuls e22 an den Abwärtszählanschluß D angelegt wird, während e20 auf "1" liegt, wie zuvor beschrieben. Das heißt, ein Zeitraum vom Zeitpunkt t0 bis t1 in den Fig. 2G bis 21 ist ein Abwärtszählzeitraum. Andererseits wird während eines Zeitraums von t1 bis t2 der Ausgang e20 des NAND-Gate 20 an den Aufwärtszählanschluß U des Zählers 24 gelegt, während e22 auf "1" liegt. Das heißt, daß dieser Zeitraum ein Aufwärtszählzeitraum ist. Der Zählerausgang d24 im Moment t2 gibt somit die in t2 erhaltene Frequenzdifferenz (fo - fc) zwischen dem V/F-Wandlerausgang e12 und dem Referenztaktausgang e14 an.
Die obige Operation wird bis zum Zeitpunkt tn wiederholt, wodurch ein die Frequenzdifferenz (fo - fc) zwischen den beiden Takten (e20, e22) (siehe oben) angebender Zählwert als Ausgang d24 des Zählers 24 erhalten wird.
Die Fig. 2G zeigt den Ausgang d24 des Zählers 24 in einem Fall, in dem die Frequenz des V/F-Wandlerausgangs e12 der Frequenz des Referenztaktausgangs e14 entspricht (fc = fo). Die Fig. 2H zeigt einen Fall, in dem die Frequenz von e12 höher als die von e14 ist (fc > fo). Die Fig. 21 zeigt einen Fall, in dem die Frequenz von e12 niedriger als die von e14 ist (fc < fo).
Der D/A-Wandler 26, der an der nachgeschalteten Stufe des Zählers 24 angeordnet ist, empfängt nur einige obere Bits (M Bits) des Ausgangs (N Bits) des Zählers 24 und wandelt den digitalen M Bits umfassenden Zählwert (d24) in einen entsprechenden Analogwert (ej). Der resultierende Analogausgang ej wird an den Analogaddierer 10 geschickt.
Die Tabelle der Fig. 3 zeigt die Zählung des Zählers 24, wenn der Zähler 24 ein 8-Bit-Zähler und der D/A-Wandler 26 ein 4- Bit-Zähler ist. Da der D/A-Wandler 26 die oberen 4 Bits des 8- Bit-Zählers 24 empfängt, bleibt der Wert des Wandlerausgangs ej für eine geringe Frequenzdifferenz (fo - fc) Null, die im Bereich der unteren 4 Bits enthalten ist. Somit kann in einem Fall, in dem die Frequenzdifferenz (fo - fc) aufgrund der Beendigung des Anlegens einer Ausgleichssignalkomponente (ej) an die V/F-Wandlereinheit 12 gering ist, ein durch die Änderung der Frequenzdifferenz bedingtes Flimmern (oder Zittern) des Ausgangs eo vermieden werden.
Wenn wie aus der Fig. 3 ersichtlich ist, die Zählung d24 des Zählers 24 im Bereich B oder C liegt, bleibt das Potential (oder der Signalpegel) das Analogausgangs ej vom D/A-Wandler 26 Null. Wenn andererseits die Zählung d24 in Bereich A oder D eintritt, ändert sich das Potential des Ausgangs ej in Übereinstimmung mit jeder Zählung d24 mit einem Wert von +1 bis +7 oder von -1 bis -7. Ein solcher Ausgang ej wird an den Analogaddierer 10 gelegt.
Die Fig. 2I zeigt beispielhaft einen Fall, in dem Frequenz fc des V/F-Wandlerausgangs e12 niedriger ist als Frequenz fo des Referenztaktes e14. Dies bedeutet, wie aus der V/F-Wandlerkennlinie der Fig. 4 ersichtlich ist, daß eine negative Drift (negativer Gleichspannungspegelversatz) in den vorherigen Schaltungsstufen und/oder in der V/F-Wandlereinheit 12 vorliegt. Wenn der Zähler 24 so voreingestellt ist, daß seine Zählung bei Null beginnt, und wenn im Fall der Fig. 2I fc < fo angenommen wird, so weicht die Zählung des Zählers 24 zur positiven Seite hin ab (+1 bis +7).
Der so vom D/A-Wandler 26 erhaltene positive Analogausgang ej wird im Addierer 10 zum Eingangssignal ei addiert. Danach kann selbst dann, wenn das Eingangssignal ei eine negative Drift wie oben angegeben enthält, der Ausgang des Addierers 10 oder der Eingang e10 der V/F-Wandlereinheit 12 frei vom Einfluß der Drift sein, da diese negative Drift durch den positiven Ausgang ej ausgeglichen (oder aufgehoben) wird. Des weiteren können selbst dann, wenn ein Gleichspannungspegelversatz von e10 durch den Analogaddierer 10 verursacht ist oder sogar dann, wenn die V/F-Wandlereinheit 12 an sich eine Drift beinhaltet, die Ausgänge eo und e12 der Einheit 12 aufgrund der Ausgleichsfunktion von ej frei von Drift sein. Der V/F-Wandler ist somit frei von jeglichem driftbedingten Frequenzversatz.
In der obigen die Drift betreffenden Erläuterung wird das Potential oder der Pegel (oder die Größe) des Eingangssignals ei mit Null angenommen. Es lädt sich jedoch ein ähnlicher Driftausgleich selbst dann erzielen, wenn ei ein Wechselspannungssignal mit einer bestimmten Amplitude ist. Dies wird im folgenden detailliert erläutert.
Wenn das Eingangssignal ei beispielsweise eine Sinuswelle ist, hat der Ausgang e12 der V/F-Wandlereinheit 12 eine weite bzw. enge Wellenform mit einer sich gemäß dem Pegel von ei ändernden Frequenz. Die Anzahl der in einem Zyklus von ei enthaltenen Impulse von e12 wird jedoch zu einem festen Wert, ungeachtet dessen, ob die Amplitude von ei Null ist oder nicht. Es sei beispielsweise ein Fall angenommen, in dem die Ausgangsfrequenz der V/F-Wandlereinheit 12 auf 1900 Hz eingestellt ist (fc = fo), wenn die Amplitude des Eingangs ei Null ist, und es sei angenommen, daß die Frequenz von ei 50 Hz beträgt. (In diesem Fall beträgt eine Zyklusdauer von ei 20 ms). Somit umfast eine Dauer von 20 ms 1900·0,02 = 38 Impulse.
Beträgt ei nicht Null, sondern ist eine 50 Hz-Sinuswelle, so hat der Ausgang e12 der V/F-Wandlereinheit 12 eine weite bzw. enge Wellenform mit einer mittig um 1900 Hz (fo) wechselnden Frequenz (fc = fo ± 50 Hz). Auch in diesem Fall umfaßt der Ausgang e12 der V/F-Wandlereinheit 12 in einer Zyklusdauer (20 ms) der 50 Hz-Sinuswelle 38 Impulse. Damit ist die Anzahl der in einem Zyklus von e12 enthaltenen Impulse fest (38 Impulse), gleichgültig, ob die Amplitude von ei Null ist oder nicht. Der Grund dafür ist, daß das Integral der Wellenform des Sinuswelleneingangs ei über eine Zyklusdauer Null beträgt. Wenn das Eingangssignal ei eine Gleichspannungsdrift beinhaltet, diese Gleichspannungsdrift jedoch nicht durch ej ausgeglichen wird, so weicht die Anzahl der in einem Zyklus des Ausgangs e12 enthaltenen Impulse von 38 Impulsen ab und nimmt einen Wert entsprechend dem Ausmaß oder der Größe der Drift an.
Es ist zu beachten, daß die Tatsache, wonach die Anzahl der in einem Zyklus des Sinuswellenausgangs e12 enthaltenen Impulse unabhängig von der Amplitude (Größe) von e12 ist, auf einen Fall zutreffen kann, in dem die Anzahl der Impulse für mehr als einen Zyklus von e12 herangezogen wird. Wenn weiterhin eine lange Zeitdauer in der Größenordnung von Sekunden oder mehr betrachtet wird, ohne den Zyklus von e12 besonders zu beachten, kann problemlos angenommen werden, daß die Anzahl der in einem so langen Zeitraum enthaltenen Impulse im Durchschnitt konstant ist.
Selbst wenn in der Ausführungsform gemäß Fig. 1 keine Drift beteiligt ist, ändert sich übrigens die Frequenz fc gemäß dem Pegel oder der Amplitude von Signal ei. Wird jedoch eine solche wechselnde Frequenz (f c) über eine Dauer von mehr als einem Zyklus von ei gemittelt, so wird die durchschnittliche Frequenz gleich der Frequenz (fc), die man bei ei = 0 erhält. Somit ist die Anzahl der Schwingungen der gemittelten Frequenz (fc) für eine feste Zeitdauer gleich der Frequenz fc für dieselbe feste Zeitdauer.
Wie oben beschrieben, wird im V/F-Wandler gemäß Fig. 1 der der Differenz zwischen der Ausgangsfrequenz fc der V/F-Wandlereinheit 12 und der Referenztaktfrequenz fo entsprechende Zählwert d24 ausgewertet, um den Ausgleichswert ej in Form einer analogen Größe zu erhalten, und der Ausgleichswert ej wird zum Aufheben einer in der Schaltung der V/F-Wandlereinheit 12 vorliegenden Gleichspannungsdrift herangezogen. Es ist- deshalb möglich, die V/F-Wandlerausgänge eo und e12 von einem driftbedingten Frequenzversatz zu befreien. Der V/F-Wandler kann damit ein Problem der ungenauen Datenbestätigung der Datenübertragung lösen, das empfängerseitig bedingt durch eine in der frequenzmodulierten Senderseite vorliegende Drift auftritt.
Wenn weiterhin bei Betrachtung eines Falls, in dem Signale einer gegebenen, konstanten Frequenz zu übertragen sind und empfangen werden, um den Fehler eines Übertragungssystems auf Basis einer außergewöhnlichen Änderung der Signalfrequenz zu erkennen, so verursacht gemäß einem dem Stand der Technik entsprechenden Gerät eine senderseitige Drift eine unzutreffende Bestätigung seitens des Empfängers, daß das Übertragungssystem, einschließlich einer lokalen Trägerstation, fehlerhaft wird.
Ein derartiges Problem kann ebenfalls gelöst werden. Dies bedeutet insbesondere, daß dann, wenn der V/F-Wandler in einem Fall eingesetzt wird, in dem Signale mit gegebenen festen Frequenzen übertragen und empfangen werden, selbst bei einer senderseitig auftretenden Drift eine solche Drift nicht im Demodulatorabschnitt der Empfängerseite wiedergegeben wird. Folglich ist es möglich, eine unzutreffende Bestätigung der Fehlerhaftigkeit des Übertragungssystems zu vermeiden.
Die Fig. 6 zeigt einen anderen V/F-Wandler. Bei dem V/F- Wandler gemäß Fig. 1 ist der Zähler 24 zur Ausführung von Aufwärts- und Abwärtszähloperationen pro jeder festen Dauer (d. h. ein halber Zyklus von e16 oder e18) geschaltet, wobei ein Signal auf dem logischen Pegel "1" an den Aufwärtszählanschluß U und ein Signal auf dem logischen Pegel "1" an den Abwärtszählanschluß D gelegt wird. Bei dem V/F-Wandler gemäß Fig. 6 arbeitet der Zähler 24 auf eine von der Funktionsweise des Zählers 24 in der Fig. 1 verschiedene Art. Dies bedeutet speziell, daß die Aufwärts- und Abwärtszähloperationen abwechselnd frei aktiviert werden, wobei der Ausgang e12 der V/F- Wandlereinheit 12 an den Abwärtszählanschluß D und der Ausgang e14 des Referenztaktoszillators 14 an den Aufwärtszählanschluß U gelegt wird.
Die Fig. 7A bis 7D sind Impulsübersichten zur Erläuterung der Funktionsweise der in der Fig. 6 dargestellten Schaltung.
Es sei angenommen, daß kein durch irgendeine Drift verursachter Frequenzversatz vorliegt und daß die Frequenz fc des Ausgangs e12 der V/F-Wandlereinheit 12 der Frequenz fo des Referenztaktes e14 entspricht (d. h. fc = fo). Dann erfolgt unmittelbar nachdem der Zähler 24 einen Takt von e12 aufwärtsgezählt hat (t10 in den Fig. 7B und 7C), eine Abwärtszählung von e14 (t11 in den Fig. 7A und 7D). Somit ist der Zählausgang d24 des Zählers 24 entweder "0" oder "1", und der Ausgleichswert ej (fc - fo) kann als im wesentlichen Null betrachtet werden.
Wenn die Frequenz fc von e12 höher wird als die Frequenz fo von e14 (fc > fo nach t21 in den Fig. 7A und 7B), so werden vom Zähler 24 mehr Impulse aufwärts- als abwärtsgezählt. Die Zählung d24 steigt somit allmählich an (t21 bis t30 in der Fig. 7C). Wenn die unteren 4 Bits von d24 des Zählers 24 besetzt sind und ein Übertrag für das fünfte Bit erfolgt (entsprechend der niedrigstwertigen Stelle LSD des D/A-Wandlers 26), so wird ein Potential V1 als ej bereitgestellt. Dieses Potential V1 entspricht größenmäßig d24 (oder Datum K10) (t30 in den Fig. 7C und 7D). In diesem Moment (t30) gilt immer noch die Beziehung fc > fo, wobei die Anzahl der aufwärtsgezählten Impulse die Anzahl der abwärtsgezählten Impulse übersteigt. Der Zählerausgang d24 wird deshalb weiter erhöht (entsprechend Ko + 1), und das Potential von ej wird mit der Erhöhung von d24 auf V2 erhöht (t40 in den Fig. 7C und 7D). Somit erfolgt eine Korrektur von fc gemäß ej, die die Differenz zwischen fc und fo darstellt. Wird fc gleich fo, so stabilisiert sich die Zählung d24 des Zählers 24 zwischen Ko und Ko + 1.
In einem Fall, bei dem fc < fo gilt, erhöht sich die Zählung d24 des Zählers 24 im Verlauf der Zeit zur negativen Seite, und das Potential von ej verringert sich in negativer Richtung (wobei der absolute Wert von ej größer wird). Was den Rest betrifft, ist die Funktionsweise dieselbe wie im Fall der Fig. 7A bis 7D, und fc wird ausgeglichen oder korrigiert to fc = fo. Es ist zu beachten, daß die Elemente 105, 12, 24 und 26 des V/F-Wandlers gemäß Fig. 6 einen Gegenkopplungskreis bilden, durch den die Frequenz fc des Ausgangs eo oder e12 veranlaßt wird, der Referenzfrequenz fo zu folgen.
Bei dem in der Fig. 1 dargestellten V/F-Wandler weist die Änderungsform des Ausgangs d24 vom Zähler 24 abwechselnd positive und negative Steigungen auf, wie die Fig. 2G bis 21 zeigen. Im Gegensatz dazu, unterscheidet sich gemäß dem V/F- Wandler der Fig. 6 die Änderungsform des Ausgangs d24 vom Zähler 24 von derjenigen gemäß Fig. 1, gibt jedoch stets die Differenz zwischen den beiden jeweils an den Aufwärts- und den Abwärtszählanschluß des Zählers 24 angelegten Frequenzen an. Somit erzielt der V/F-Wandler gemäß Fig. 6 einen Driftausgleich, ohne an den D/A-Wandler 26 während der Dauer der Zählung nutzlose Informationen zu liefern. Dies ist ein vorteilhaftes Merkmal des V/F-Wandlers gemäß Fig. 6 gegenüber dem V/F-Wandler gemäß Fig. 1.
Beim V/F-Wandler gemäß Fig. 1 erfolgt die Aufwärtszählung durch e20 entsprechend e14 (fo), während die Abwärtszählung durch e22 entsprechend e12 (fc) erfolgt. Somit hat ej einen Gleichspannungspegel entsprechend fo - fc. Aus diesem Grund wird ej zu ei addiert. Ein Beispiel eines in diesem Fall verwendeten Analogaddierers 10 ist in der Fig. 5A dargestellt. In der Fig. SAG kennzeichnet das Bezugszeichen A10 einen Operationsverstärker; R10-R14 kennzeichnen Register; VR10 ist ein Offset-Abgleich; und Vs ist ein Vorspannungspotential.
Bei dem V/F-Wandler gemäß Fig. 6 erfolgt andererseits die Aufwärtszählung durch e12 (fc), während die Abwärtszählung durch e14 (fo) erfolgt, so daß sich der Gleichspannungspegel von ej entsprechend fc - fo ergibt. Das heißt, daß ej im Fall der Fig. 6 die entgegengesetzte Polarität von ej im Fall der Fig. 1 hat. Hieraus ergibt sich, daß beim V/F-Wandler gemäß Fig. 6 der Driftausgleichswert ej vom Eingang ei durch das Analogsubtrahierglied 105 subtrahiert wird. Es dürfte selbstverständlich sein, daß der Analogaddierer 10 gemäß Fig. 1 durch das Analogsubtrahierglied 105 ersetzt wird, wenn e22 und e20 an den Aufwärts- bzw. Abwärtszählanschluß U bzw. D des Zählers 24 gelegt werden. Ein Beispiel eines solchen Analogsubtrahierglieds 105 ist in der Fig. 5B dargestellt.
Wenn übrigens das Subtrahierglied 105 der Fig. 6 durch den Addierer 10 ersetzt werden soll, kann eine Schaltungskonfiguration gemäß Fig. 6A vorgesehen werden.
Die Fig. 1A zeigt eine Modifikation des V/F-Wandlers gemäß Fig. 1. Bei diesem V/F-Wandler werden die Ausgänge e22 und e20 an den Aufwärts- bzw. Abwärtszählanschluß U bzw. D des Zählers 24 gelegt. Der Ausgang e26 des D/A-Wandlers 26 wird durch einen Umkehrverstärker (Inverter) 100 einer Phasenumkehr unterworfen, bevor er an den Analogaddierer 10 gelegt wird.
Bei einem V/F-Wandler gemäß Fig. 8 ist ein Zwischenspeicher 25 an der Ausgangsseite des Zählers 24 vorgesehen, so daß der Ausgang d24 des Zählers 24 für jeden Zyklus des Frequenzteilerausgangs e16 zwischengespeichert wird (Fig. 2C). Ein zwischengespeicherter Ausgang d25 wird an den D/A-Wandler 26 gelegt.
Die Fig. 9A bis 9H bilden eine die Funktionsweise des V/F- Wandlers gemäß Fig. 8 erläuternde Impulsübersicht. Der Zählerausgang d24 wird an der ansteigenden Flanke des Ausgangs e16 (Fig. 9G) des Frequenzteilers 16 zwischengespeichert, die am Ende (t100, t101, t102 und t103) der Aufwärtszählung des Zählers 24 vorliegt. Der Ausgang d25 des Zwischenspeichers 25 (d24&sub0;, d24&sub1;, d24&sub2; in der Fig. 9H) ist somit während jeder Zeitspanne festgelegt, in der kein Zählerausgang zwischengespeichert ist.
Bei dieser Anordnung kann der D/A-Wandler 26 vom Ausgang d24 des Zählers 24 frei bleiben, der sich während der Zählung rasch ändert. Statt dessen wird der zwischengespeicherte Ausgang d25, der während der Zählung fest bleibt, in den D/A- Wandler 26 eingespeist. Somit ist es möglich, den Ausgleichsausgang ej mit gleichförmiger Pegeländerung zu erhalten. Dieses gleichförmig geänderte ej bewirkt einen Effekt zur Verringerung geringer Frequenzschwankungen von eo (Zittern) und stellt ein vorteilhaftes Merkmal des V/F-Wandlers gemäß Fig. 8 dar.
Obwohl der V/F-Wandler gemäß Fig. 8 als Zähler 24 einen Aufwärtszähler verwendet, der sowohl Aufwärts- als auch Abwärtszähloperationen durchzuführen in der Lage ist, ist es auch möglich, einen voreinstellbaren Zähler zu verwenden, der nur Aufwärts- oder Abwärtszähloperationen vornimmt.
Die Fig. 10 zeigt einen V/F-Wandler, der einen solchen voreinstellbaren Zähler verwendet. Bei dem V/F-Wandler gemäß Fig. 10 ist der obere Grenzwert des Umfangs des Driftausgleichs vorgegeben. Es ist angenommen, daß die diesem Grenzwert entsprechende Frequenz durch fj angegeben ist. Der voreingestellte Wert Ko, welcher eine Zählung entsprechend der Differenz (fo - fj) zwischen der Referenzfrequenz fo und der dem oberen Grenzwert für den Driftausgleich entsprechenden Frequenz fj darstellt, wird an einen Eingangsanschluß mit voreingestelltem Wert des Zählers 24 geliefert. Die Frequenz des Ausgangs e14 des Referenztaktoszillators 14 wird in einem Impulsgenerator 140 geteilt, um ein erstes Zwischenspeichersignal e141 zu erhalten, dessen Zyklusdauer fest ist. Dieses Signal e141 wird an den Zähler 24 gelegt. Der voreingestellte Wert Ko wird als Anfangswert der Zählung in den Zähler 24 geladen. Der voreinstellbare Zähler 24 ist ein Abwärtszähler, der bei geladenem Anfangswert Ko die Impulse des Ausgangs e12 von der V/F- Wandlereinheit 12 abwärtszählt.
Nach Ablauf einer vorgegebenen Zeitspanne (entsprechend einem Zyklus von e16) wird der Ausgang d24 des Zählers 24 im Zwischenspeicher 25 unter der Steuerung eines zweiten vom Impulsgenerator 140 gelieferten Zwischenspeichersignals e142 zwischengespeichert. Der Zwischenspeicher 25 liefert dann den Ausgang d25, der als Parameter Informationen hinsichtlich der Frequenz fc des V/F-Wandlerausgangs e12, der oberen Grenzfrequenz fj und der Referenzfrequenz fo enthält. Der Ausgang d25 wird durch den D/A-Wandler 26 in einen Analogwert e26 (fo - fj
- fc) gewandelt, der an einen Analogakkumulator 27 gelegt wird. An den Analogakkumulator 27 wird außerdem ein Vorspannungswert K1 gelegt, der fj entspricht. Danach hat der Ausgang ej des Analogakkumulators 27 ein der Differenz (fo - fc) zwischen der Referenzfrequenz fo und der Ausgangsfrequenz fc der V/F-Wandlereinheit 12 entsprechendes Potential. Dieser Ausgang ej wird als ein Driftausgleichswert an den Analogaddierer 10 geliefert, so daß der Gleichspannungspegelversatz des Eingangssignals ei ausgeglichen ist, wodurch sich die Beziehung fc = fo für den Ausgang (eo, e12) der V/F-Wandlereinheit 12 ergibt.
Die Fig. 11A bis 11G zeigen eine die Funktionsweise des V/F- Wandlers gemäß Fig. 10 erläuternde Impulsübersicht. Wenn das fo - fj entsprechende Datum Ko unter Steuerung des ersten Zwischenspeichersignals e141 im Zähler 24 voreingestellt wird (t200 in der Fig. 11C), so beginnt der Zähler 24 mit der Abwärtszählung der Impulse des Ausgangs e12 (fc) von der V/F- Wandlereinheit 12, wobei Ko ein Anfangswert ist. Während eines Zeitraums, in dem fc = fo gilt, wird das zweite Zwischenspeichersignal e142 generiert, wenn der Zählausgang d24 des Zählers 24 einen Wert entsprechend -fj annimmt (t202 in den Fig. 11D und 11E) Da in diesem Fall der zwischengespeicherte Ausgang d25 -fj entspricht, hat der Ausgang d26 des D/A-Wandlers 26 ein -fj entsprechendes Potential (t202 in der Fig. 11F). Der so erhaltene Ausgang e26 (-fj) wird im Analogakkumulator 27 mit K1 = +fj kombiniert, und der Driftausgleichsausgang ej wird Null (t202 in der Fig. 11G).
Das Datum Ko wird das nachfolgende erste Zwischenspeichersignal e141 erneut im Zähler 24 voreingestellt (204 in der Fig. 11C). Wenn zu diesem Zeitpunkt fc > fo gilt, wird die Zählung d24 des Zählers 24 auf einen Wert entsprechend -fj - -δf1 vermindert, bis das nachfolgende zweite Zwischenspeichersignal e142 generiert wird (t206 in der Fig. 11E). (δf1 steht für fc - fo , wenn fc > > fo). Aus diesem Grund ist das Potential des D/A-Wandlerausgangs e26 um einen δf1 entsprechenden Betrag niedriger als der Wert, den man erhält, wenn gilt fc = fo (t206 in der Fig. 11F). Der Ausgleichsausgang ej wird demgemäß um einen δf1 entsprechenden Betrag verringert, um fc zu vermindern (d. h., fc zu veranlassen, sich fo zu nähern).
Das Datum Ko wird noch einmal durch das anschließende erste Zwischenspeichersignal e141 voreingestellt (t208 in der Fig. 11C). Wenn zu diesem Zeitpunkt fc > fo gilt, wird die Zählung d24 des Zählers 24 auf einen Wert entsprechend -fj - -δf2 vermindert, bis das nachfolgende zweite Zwischenspeichersignal e142 generiert wird (t210 in der Fig. 11E). (δf2 steht für fc
- fo , wenn fc > fo). In diesem Fall wird im Akkumulator 27 ein Wert entsprechend -δf2 in t206 zu e26 addiert und das Potential von e26 weiter gegenüber dem bei t206 erhaltenen Potential verringert (t210 in der Fig. 11F. Demzufolge verringert sich der Gleichspannungspegel des Ausgleichsausgangs ej weiter (t210 in der Fig. 11G), was bewirkt, daß sich fc weiter fo nähert.
Wenn die Beziehung fc = fo in t210 erhalten wird, wird die Drift in der V/F-Wandlereinheit 12 in diesem Moment durch den Pegel von ej ausgeglichen, und der V/F-Wandlerausgang eo wird bei der Frequenz fo festgelegt (nach t210 in den Fig. 11A bis 11G).
Der Zählerausgang d24 kann übrigens bei den jeweiligen V/F- Wandlern in Form eines Einer-Komplements, eines Zweier-Komplements, eines Offset-Binärcodes etc. vorliegen. Die Daten in der Fig. 3 liegen in Form eines Einer-Komplements vor. Wird der Offset-Binärcode verwendet, beträgt der Anfangswert des Zählers nicht "0", sondern wird auf etwa die Hälfte des Skalenendzählwerts des Zählers eingestellt. In diesem Fall kann das Codeformat des D/A-Wandlers 26 so gewählt werden, daß der dem zentralen Wert der Skalenendzählung entsprechende Ausgleichswert ej "0" beträgt.
Obwohl die obigen V/F-Wandler unter der Annahme von 8 als N des N-Bit-Zählers 24 und von 4 als M des M-Bit-D/A-Wandlers 26 beschrieben worden sind, sind N und M nicht auf diese Anzahlen begrenzt, sondern können jede spezifische Anzahl annehmen.
Die entsprechenden Schaltungselemente der V/F-Wandler gemäß den Fig. 1, 6, 8 und 10 können aus diskreten IC's aufgebaut sein.
Demgegenüber zeigt die Fig. 12 einen anderen Typ V/F-Wandler, bei dem ein Mikrocomputer 240 zur Durchführung einer ähnlichen Driftausgleichsverarbeitung mittels Software eingesetzt ist. Insbesondere wird der Ausgang e12 der V/F-Wandlereinheit 12 an einen Port P1 des Mikrocomputers 240 gelegt, so daß die Impulse von e12 während einer vorgegebenen Zeitdauer gezählt werden. Außerdem wird der Referenzfrequenzausgang e14 (fo) vom Taktoszillator 14 an einen Port P2 gelegt, so daß die Impulse von e14 während einer vorgegebenen Zeitdauer gezählt werden. Danach werden die Zählungen (fo, fc) für e12 und e14 verglichen und ihr Differenzdatum d240 (fo - fc) an den D/A-Wandler 26 gelegt. Diese Prozesse werden softwaremäßig implementiert.
Die Fig. 13A zeigt eine Flußdiagramm eines Beispiels der im Mikrocomputer 240 gemäß Fig. 12 programmierten Routine. Diese Routine wird zur Durchführung der Signalverarbeitung herangezogen, die ähnlich der des V/F-Wandlers gemäß Fig. 1 ist. Dies bedeutet konkret, daß die Frequenz fc des V/F-Wandlerausgangs e12 durch einen im Mikrocomputer 240 (ST10) enthaltenen Zähler (nicht dargestellt) gezählt wird. Anschließend daran wird die Referenzfrequenz fo in ähnlicher Weise gezählt (ST12). (Die Reihenfolge von ST10 und ST12 kann umgekehrt werden). Danach werden die Zählungen von fo und fc verglichen (ST14), und ein die Differenz (fo - fc) darstellendes Datum d240 wird erzeugt (ST16).
Wenn der Absolutwert des Datums d240 größer ist als ein vorgegebener Schwellenwert fx, welcher zur Entscheidungsfindung, ob ein Driftausgleich zu starten ist (JA in ST18) dient, wird fc durch die Änderung des Gleichspannungspegels des Eingangs ei ausgeglichen, wobei der Ausgleichswert ej d240 entspricht (ST20). Die Schritte ST10 bis ST20 werden so oft wiederholt, bis der Absolutwert von d240 kleiner wird als fx. Wenn der Absolutwert von d240 kleiner als fx wird (NEIN in ST18), entscheidet der Mikrocomputer 240, daß fc im wesentlichen fo entspricht. Danach beendet der Mikrocomputer 240 die Verarbeitung gemäß Fig. 13A. Zu diesem Zeitpunkt ist das Datum d240 (d. h. das Potential von ej) auf einem bestimmten festen Wert entsprechend der Zähldifferenz (fo - fc) festgehalten. Die Verarbeitung gemäß Fig. 13A wird periodisch wiederholt.
Die Fig. 13B zeigt ein Flußdiagramm eines anderen Beispiels für die im Mikrocomputer 240 gemäß Fig. 12 programmierte Routine. Diese Routine wird zur Durchführung der Signalverarbeitung herangezogen, die ähnlich der des V/F-Wandlers gemäß Fig. 6 ist. Dies bedeutet konkret, daß zunächst entweder der V/F-Wandlerausgang e12 (fc) am Eingangsport P1 oder das Referenzfrequenzsignal e14 (fo) am Eingangsport P2 in den Mikrocomputer 240 übernommen wird (ST30). Handelt es sich bei dem übernommenen Signal um e12 (JA in ST32), so wird die Zählung (N) eines (nicht dargestellten) Zählers im Mikrocomputer 240 um Eins erhöht (ST34). Handelt es sich bei-dem übernommenen Signal nicht um e12 (NEIN in ST32), sondern um e14 (JA in ST36), so wird die Zählung (N) des Zählers um Eins vermindert (ST38). Wird weder Signal e12 noch e14 übernommen (NEIN in ST32 und ST36), so ändert sich der Zählwert des Zählers nicht.
Die Zählung N liegt als das Datum d240 vor, das die Differenz zwischen fc (e12) und fo (e14) darstellt (ST40). Ist die Größe (oder der Absolutwert) des Datums d240 größer als ein den Referenzpegel für den Start des Driftausgleichs darstellender gegebener Schwellenwert Nx (JA in ST42), so wird der Gleichspannungspegel des Eingangs ei durch ej entsprechend d240 geändert (ST44), so daß fc näher an fo gebracht wird. Die Schritte ST30 bis ST44 werden so oft wiederholt, bis der Wert von d240 kleiner wird als Nx.
Wenn der Wert von d240 kleiner als Nx wird (NEIN in ST42), bestimmt der Mikrocomputer 240, daß fc im wesentlichen fo entspricht und beendet die Verarbeitung des Ablaufs gemäß Fig. 13B. Zu diesem Zeitpunkt wird das Potential ej auf einem dem vorliegenden Inhalt von d240 entsprechenden konstanten Wert festgehalten. Die Verarbeitung des Ablaufs gemäß Fig. 13B wird periodisch wiederholt.
Bei den obigen V/F-Wandlern wird der Ausgang ej des D/A- Wandlers 26 mit dem Eingang ei für den Driftausgleich kombiniert. Der Driftausgleich kann jedoch durchgeführt werden, indem der Betriebsvorspannungspunkt der V/F-Wandlereinheit 12 durch ej geändert wird. Dies bedeutet speziell, daß der Betriebsvorspannungspunkt der Einheit 12, wobei diese Vorspannung stets im Betrieb der Einheit 12 wirksam ist, gemäß dem Umfang einer entstandenen Drift geändert werden kann.
Die Fig. 14 zeigt einen V/F-Wandler, bei dem der Driftausgleich durch Änderung des Betriebsvorspannungspunktes erfolgt. Insbesondere heißt das, daß die an den Operationsverstärker A10 angelegte Gleichstrom-Vorspannung durch selektives Kurzschließen von Festwiderständen R101 bis R105 mittels Schaltelementen SW1 bis SW4 (z. B. MOSFETs) als Reaktion auf den Inhalt der Zählung d24 vom Zähler 24 variiert wird.
Widerstände R100 bis R105 und Schalter SW1 bis SW4 des V/F- Wandlers gemäß Fig. 14 haben eine D/A-Wandlerfunktion, so daß es demnach möglich ist, den in anderen Ausführungsformen verwendeten D/A-Wandler 26 wegzulassen. Der Ausgang eo der V/F- Wandlereinheit 12 kann übrigens eine Dreieckwelle, eine Sägezahnwelle, eine Sinuswelle, eine Rechteckimpulswelle oder jede andere beliebige Welle sein, das heißt, daß die Wellenform in keiner Weise begrenzt ist.
Des weiteren kann eine Konfiguration, bei der der Ausgang ej des D/A-Wandlers 26 durch einen Komparator überwacht wird, und bei der ein Alarm generiert wird, wenn der Pegel von ej einen gegebenen Vergleichspegel überschreitet, an eine Konfiguration angepaßt werden, bei der der Gleichspannungspegel des Eingangs ei durch Einspeisen des Ausgangs ej des D/A-Wandlers 26 in den Analogaddierer 10 ausgeglichen wird.
Oder es kann außerdem eine Konfiguration vorgesehen werden, bei der der Zählerausgang d24 durch einen Komparator geprüft und ein Alarm generiert wird, wenn der Wert von d24 einen gegebenen Vergleichspegel erreicht.
Die Fig. 15 zeigt eine Ausführungsform der Erfindung. Diese Ausführungsform ist eine Modifikation des V/F-Wandlers gemäß Fig. 14 und ebenfalls vorzugsweise in die Praxis umsetzbar, wie dies beim V/F-Wandler gemäß Fig. 6 der Fall ist. Wie aus der Fig. 15 zu ersehen ist, sind Zwischenspeicher 23A und 23B mit dem Aufwärts- bzw. und Abwärtszählanschluß U bzw. D des Zählers 24 verbunden. Der Zwischenspeicher 23A speichert den Signalpegel des V/F-Wandlerausgangs e12 (fc), während der Zwischenspeicher 23B den Signalpegel eines Referenzfrequenzsignals e160 (fo) zwischenspeichert. Zwischenspeicherimpulssignale e140 und e150 für die entsprechenden Zwischenspeicher 23A und 23B haben dieselbe Frequenz (fo*), welche sehr viel höher ist als fc oder fo in der Fig. 6, jedoch haben die Signale e140 und e150 eine einander entgegengesetzte Phasenlage. Aus diesem Grund weicht der Zwischenspeicherungstakt des Zwischenspeichers 23A um einen halben Zyklus des Impulssignals e140 vom Zwischenspeicherungstakt des Zwischenspeicher 23B ab. Ein Effekt dieser Zwischenspeicherungstaktabweichung besteht in der Verhinderung des gleichzeitigen Anlegens von Zählimpulsen e23A und e23B an die Anschlüsse U und D des Zählers 24. Anders ausgedrückt, in der Ausführungsform gemäß Fig. 15 wird der Zähler 24 niemals eine unzutreffende Zähloperation aufgrund des gleichzeitigen Vorliegens der Zählimpulse e23A und e23B ausführen.
Die Fig. 16A bis 16H zeigen eine die Funktionsweise der in der Fig. 15 dargestellten Schaltung erläuternde Impulsübersicht. Liegt keine Frequenzabweichung oder kein Frequenzversatz aufgrund einer Drift vor und hat der Ausgang e12 (fc) der V/F- Wandlereinheit 12 dieselbe Frequenz (fc = fo) wie der Referenztakt e160 (fo), so wechselt der Zähler 24 unmittelbar nachdem er einen Takt aufgrund des unter Steuerung von e140 (Fig. 16B) zwischengespeicherten e23A (fc) hochgezählt hat, auf Abwärtszählung aufgrund des unter Steuerung von e150 (Fig.
16A) zwischengespeicherten e23A (fc). Somit beträgt der Zählausgang d24 des Zählers 24 entweder "0" oder "1", so daß der Pegel von ej (fc - fo) im wesentlichen Null ist.
Wenn gilt fc > fo (t300 bis t304 in den Fig. 16C und 16D), so zählt der Zähler 24 mehr Impulse aufwärts als abwärts, so daß die Zählung d24 allmählich ansteigt. (t300 bis t302 in der Fig. 16G). Wenn die unteren 4 Bits des Ausgangs d24 des Zählers 24 aufgefüllt sind, wird beispielsweise ein Übertrag für das fünfte Bit generiert, und die Spannung V1 wird als ej als Reaktion auf den Wert von d24 geliefert (t302 in der Fig. 16H). Da in diesem Moment (t302) immer noch die Beziehung fc > fo gilt, d. h. da die Anzahl der aufwärtsgezählten Impulse die der abwärtsgezählten Impulse überschreitet, nimmt die Zählung d24 weiter zu, um das Potential von ej auf V2 anzuheben (t304 in den Fig. 16G und 16H). Als Ergebnis wird fc durch ej entsprechend der Differenz zwischen fc und fo korrigiert, und die Zählung d24 wird auf einem fc = fo entsprechenden Wert stabilisiert.
Wie oben beschrieben, kann eine in einer Schaltung, einschließlich der V/F-Wandlereinheit, erzeugte Frequenzdrift ausgeglichen werden. Es ist somit möglich, im wesentlichen jede im Ausgang des V/F-Wandlers vorliegende Drift aus zugleichen. Während außerdem die einer Drift entsprechende Zählung des Zählers 24 als ein analoger Ausgleichswert über den D/A-Wandler 26 eingespeist wird, wird nur eine bestimmte Drift, die Frequenzabweichungen über ein vorgegebenes Ausmaß hinaus mit sich bringt, langsam ausgeglichen (in der Größenordnung von Sekunden, Minuten oder mehr), da nur einige obere Bits des Zählers 24 in den D/A-Wandler 26 eingespeist werden. Auf diese Weise kann der V/F-Wandlerausgang (eo) ohne Auftreten von Ziffern ausgeglichen werden, wie es sonst beim Ausgleich einer geringen Drift vorkommen kann.
Obwohl die Erfindung in Zusammenhang mit der derzeit für unter praktischen Gesichtspunkten als am günstigsten erachteten und bevorzugten Ausführungsform beschrieben worden ist, versteht es sich von selbst, daß die Erfindung nicht auf die beschriebene Ausführungsform beschränkt ist.

Claims

Spannungs-/Frequenzwandler, der folgendes umfaßt:

eine Spannungs-/Frequenzwandlereinrichtung (12) zur Erzeugung eines Spannungs-/Frequenzwandlerausgangs (eo, e12) mit einer dem Potential eines Spannungs-/Frequenzwandlereingangs (e10, e10s) entsprechenden Frequenz (fc);

eine Signalgeneratoreinrichtung (140 bis 160) zur Generierung eines Referenzsignals (e160) mit einer vorgegebenen Referenzfrequenz (fo), zur Generierung eines ersten Zwischenspeicherimpulses (e140) mit einer höheren als die Referenzfrequenz (fo) Frequenz (fo*) und zur Generierung eines zweiten Zwischenspeicherimpulses (e150), der mit dem ersten Zwischenspeicherimpuls (e140) synchronisiert ist, jedoch zu diesem einen anderen Generierungstakt aufweist;

eine erste Zwischenspeichereinrichtung (23A) zur Zwischenspeicherung des Signalpegels des Spannungs-/Frequenzwandlerausgangs (e12) durch den ersten Zwischenspeicherimpuls (e140) zur Lieferung eines ersten Zählsignals (e23A);

eine zweite Zwischenspeichereinrichtung (23B) zur Zwischenspeicherung des Signalpegels des Referenzsignals (e160) durch den zweiten Zwischenspeicherimpuls (e150) zur Lieferung eines zweiten Zählsignals (e23B);

eine Zählereinrichtung (24) zur Lieferung eines digitalen Zählausgangs (d24), der der Differenz zwischen der innerhalb einer vorgegebenen Zeitdauer erhaltenen Anzahl von Schwingungen des ersten Zählsignals (e23A) und der innerhalb der vorgegebenen Zeitdauer erhaltenen Anzahl von Schwingungen des zweiten Zählsignals (e23B) entspricht, wobei der digitale Zählausgang (d24) durch eines der beiden ersten und zweiten Zählsignale (e23A, e23B) erhöht und durch das andere erniedrigt wird;

eine Digital-/Analogwandlereinrichtung (26) zur Wandlung des digitalen Zählausgangs (d24) in ein analoges Ausgleichssignal (ej) mit einem dem Inhalt des digitalen Zählausgangs (d24) entsprechenden Potential; und

eine Signalmischeinrichtung (10, 105) zum Mischen des analogen Ausgleichssignals (ej) mit dem Wandlereingangssignal (ei) zur Erzeugung des Spannungs-/Frequenzwandlereingangs (e10, e10S) dadurch gekennzeichnet, daß die Zählereinrichtung (24), die Digital-/Analogwandlereinrichtung (26), die Signalmischeinrichtung (10, 105), die erste und zweite Zwischenspeichereinrichtung (23A, 23B) und die Spannungs-/Frequenzwandlereinrichtung (12) einen Gegenkopplungskreis bilden, der bewirkt, daß der Wert der Frequenz (fc) des Spannungs-/Frequenzwandlerausgangs (eo) der Referenzfrequenz (fo) folgt.