DE3685499T2

DE3685499T2 - Zentralisiertes fernsprech-zeitkanalvermittlungssystem mit netzabbildungsansprechverhalten.

Info

Publication number: DE3685499T2
Application number: DE8686101282T
Authority: DE
Inventors: Thomas R Eames; Gordon Macginitie
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1985-01-31
Filing date: 1986-01-31
Publication date: 1992-12-24
Anticipated expiration: 2006-02-01
Also published as: DE3685499T3; AU5261286A; EP0190679A3; ES551414A0; US4688212A; EP0190679B2; DE3685499D1; EP0190679B1; ATE77029T1; ES8800548A1; AU577751B2; EP0190679A2

Description

Diese Erfindung betrifft Zeitschlitz-gemultiplexte Kommunikationssysteme.

HINTERGRUND DER ERFINDUNG

Zeitschlitz-gemultiplexte (TDM) Telefonsysteme weisen typischerweise eine zentrale Verarbeitungseinheit (CPU) auf, welche die TDM-Verbindungen zwischen Port- Peripheriegeräten steuert. Dies wird typischerweise dadurch bewerkstelligt, daß ein adressiertes oder empfangendes Peripheriegerät in Reaktion auf ein sendendes oder Quellen-Peripheriegerät direkt adressiert wird, und die TDM-Pulscodemodulationswörter (PCM) wahlweise zwischen den verbundenen Peripheriegeräten umgeleitet werden. Diese Art der Verbindung erfolgt auf der Grundlage einer statistischen Adressierung und mit dem Zeitablauf, der durch die unmittelbaren Anforderungen der Peripheriegeräte gesteuert wird.
Ein TDM-Telefonsystem dieser Art ist in der GB-A-2 022 366 beschrieben.
Der Nachteil dieser Anordnung ist die verteilte Bearbeitung, die zum Steuern des Adressierens und des Dekodierens sowie des Status innerhalb jeder Peripherieeinheit erforderlich ist. Darüber hinaus erfordern derartige Geräte eine sequentielle Adressierung, die entweder mehr Adressiereinrichtungen oder schnellere Adressiereinrichtungen benötigt.
Entsprechend der Grundlagen der Erfindung, wie sie in den unabhängigen Patentansprüchen 1 und 10 festgelegt ist, sind mehrere Ports, die an verschiedene Peripheriegeräte angeschlossen sind, so angeordnet, daß eine Kommunikation von Port zu Port möglich ist, über ein Telefonzeitschlitz- Vermittlungssystem (TTIS). Das TTIS kann Ports in jeder Kombination verbinden. Gemäß der Grundlagen der Erfindung wird eine Verringerung der Größe des TTIS-Schaltnetzwerkes erreicht durch ein Echtzeit-Abtastschema von Modulen, welche Gruppen von Ports repräsentieren, anstatt davon abzuhängen, getrennt jeden Port auf einer Anforderungs- oder Erfordernisbasis zu adressieren.
Gemäß den Grundlagen der Erfindung werden die Ports über ein zeitabhängiges Abtastschema adressiert, wodurch vermieden wird, daß statistisch adressierende Einrichtungen erforderlich sind, innerhalb der peripheren Einheiten. Stattdessen wird gemäß erfindungsgemäß Grundlageninformation, beispielsweise Dateninformation und Signalinformation, innerhalb eines zentralisierten Speichers gespeichert. Der zentralisierte Speicher dient als ein Abbild der Peripheriegeräte, also der Daten- und Signalinformation, die an jedem Port produziert wird, und des Status oder des Zustandes jedes Ports. Die Zeitschemaadressierung stellt sicher, daß der Speicher immer die jüngste Information des Ports enthält, ob nun Information signalisiert wird, die für Betriebsabläufe verwendet wird, oder Daten an einen ausgewählten, adressierten Port von einem QuellenPort übergeben werden. Das Abbild ist in einem zentral angeordneten Bild-RAM enthalten, zur Verwendung bei der gegenseitigen Verbindung sämtlicher TTIS-Ports. Die TTIS-Ports weisen in bezug auf Daten zwei Funktionen auf: (1) als ein Sender oder eine Quelle dieser Daten zu dienen (Quellenport) und (2) der Empfänger dieser Daten oder des Adressortes dieser Daten zu sein (Adressenport). Bei der bevorzugten Ausführungsform sind Quellen- und Adressports in Gruppen angeordnet und werden als getrennte Quellen- und Adress- Module bezeichnet. Jede der getrennten Gruppen der Adress- Ports innerhalb jedes Adress-Moduls hat gleichzeitigen Zugang zu allen Quellenports während eines Abtastzyklus. Dies wird bei der bevorzugten Ausführungsform dadurch erreicht, daß ein Quellenspeicher für einen kompletten Satz von Quellenmodulen bereitgestellt wird, der die Fähigkeit aufweist, sämtliche Daten zu speichern, die während eines Abtastrahmens für jedes der festgelegten Adressmodule erhalten wurden. Entsprechend der Modularität der Adressports sind, wie voranstehend angegeben, die Quellenportgruppen in jeweilige Quellenmodule aufgeteilt, und ein vollständiger Satz von Quellenspeichermodulen, der sämtliche Quellenmodule repräsentiert, ist für den Zugriff durch irgendein Adressenmodul bereitgestellt. Die Verbindung der Quellenports durch die Quellenspeicher zu den Adressenports erfolgt in Reaktion auf ein Echtzeit- Abtastschema, anstatt durch statistisches Adressieren. Die Echtzeitabtastung als solche führt zu einer Bildspeicherung, die zum Teil durch den voranstehend erwähnten Quellenspeicher repräsentiert wird, und zum Teil durch einen Speicher, der die Signalinformation repräsentiert, wie nachstehend erläutert wird.
Die Anzahl der Quellenspeicherplätze für jedes Modul der Adressenports ist gleich der Gesamtanzahl der Ports, oder 2048 bei der bevorzugten Ausführungsform. Die Verbindungskapazität für jedes Modul der Adressenports wird dadurch redundant gemacht, daß ein vollständiger Quellenspeicher zur Verfügung gestellt wird, der sämtliche Quellenports repräsentiert, und zwar für jedes Modul der Adressenports. Beispielsweise wird bei der bevorzugten Ausführungsform für 2048 Peripheriegeräte, die vier Quellenmodule mit jeweils 512 Ports repräsentieren, ein Quellenspeicher mit vier Speichermodulen, die jeweils 512 Ports bedienen, oder insgesamt 2047 Ports, für jedes Adressenmodul mit 512 Adressenports zur Verfügung gestellt. Die Quellenmodularität bei der bevorzugten Ausführungsform ist dann so ausgebildet, daß vier Speichermodule, die einen Quellenspeicher für sämtliche Quellenports in dem System repräsentieren, für jedes Adressmodul zur Verfügung gestellt werden, die jeweils 512 Adressenports repräsentieren. Der Zugriff auf jegliche Quellenspeicherdaten für jeden Adressport innerhalb dieses Adressmoduls wird durch einen Zeigerwert in dem Adressenspeicher bewerkstelligt, der einen Ort innerhalb des Quellenspeichers dieses Adressenmoduls anzeigt, der diese Daten enthält. Auf diese Weise können Daten von einem angegebenen Quellenport mit einem bestimmten Adressenport verbunden werden, der diesem Adressenspeicher-Zeigerort zugeordnet ist. Dies wird durch Zuordnung von Zeigerorten in dem Adressenspeicher zu den jeweiligen Adressenports erreicht. Bei der bevorzugten Ausführungsform enthält jeder der Quellenspeicher für jeden zugehörigen Adressenspeicher die identische Nachricht von irgendeinem Quellenport, wenn der Modularitätsgrad die Gesamtanzahl von 2048 Ports in Gruppen von jeweils 512 Ports unterteilt. Allerdings kann nur ein Adressenspeicher-Zeigerwertort, der einen Zeigerwert aufweist, der zum Zugriff auf den Quellenspeicherort gesetzt ist, der diese Nachricht enthält, auf diese Nachricht zugreifen und die Daten innerhalb dieses Quellenspeicherorts mit dem ausgewählten Adressenport für den jeweiligen Zeigerwertort und Adressenspeicher verbinden.
Wie voranstehend beschrieben, sind die Adressenspeicher in bezug auf Adressenmodule angeordnet. Bei der bevorzugten Ausführungsform liegen Module in Gruppen von jeweils 512 Ports vor. Innerhalb der Echtzeit-Abtastsequenz greift jedes dieser getrennten Module, welches getrennte Adressenports repräsentiert, auf die Speicher zu, die Daten für sämtliche 2048 Quellenports enthalten. Weiterhin sind die Quellenports in Quellenmodule unterteilt, und es ist ein Speichermodul für jedes Quellenmodul für den getrennten Zugriff durch jedes getrennte Adressmodul vorgesehen. Auf diese Weise kann bei der bevorzugten Ausführungsform derselbe Adressenport eine Datennachricht von jedem Quellenport innerhalb eines der vier getrennten Module und innerhalb eines Echtzeit-Abtastrahmens empfangen. Schließlich können die getrennten Adressmodule dazu veranlaßt werden, daß sie rechtzeitig auf das Abtastschema reagieren, so daß sämtliche Daten gleichzeitig an die getrennten Adressmodule übertragen werden können, wodurch die Abtastzeit verringert wird.

TTIS-Organisation

Bei der bevorzugten Ausführungsform ist das TTIS-System so organisiert, daß es drei Komponenten umfaßt: das Rufprozessorsystem (CPU); das Telefonsteuersystem (TCU); und die Ports, die an Peripheriegeräte angeschlossen sind. Alle Leitungs/Kanal-Fernsprech- und Dateneinheiten sind mit dem TCU über einen Fernsprechbus verbunden, der weiterhin das Multiplexen modularer Gruppen von Fernsprechgeräten zur Verfügung stellt, wie nachstehend erläutert wird.
Das Rufbearbeitungssystem (CPU) besteht aus der Serviceeinheit, die Takte und einen Prioritätsfunktionsgeber zur Verfügung stellt, ein Zustandsregister und Interrupts für die aktiven und Bereitschaftszustände, sowie aus einer (nicht gezeigten) Umschaltsteuerung auf ein redundantes System im Fehlerfall. In diesem Zusammenhang ist bei der bevorzugten Ausführungsform ein redundantes TTIS vorgesehen, welches parallel zu dem aktiven TTIS arbeitet, abgesehen von der aktiven TTIS-Funktion der Verwendung der Quellen- und der Adressenports. Im Fehlerfall wird das redundante TTIS aktiv gemacht, so daß kein Kommunikationsverlust auftritt. Zusätzlich ist die Schnittstelle zu dem TCU vorgesehen. Das CPU stellt die Steuerbefehle für das TCU zur Verfügung. Das TTU sorgt für die Zeitvorgabe für das TCU, was zu wiederholten Abtastungen in Echtzeit führt und das Leiten einer Nachricht von einem Quellenport, die Speicherung dieser Nachricht in einem ersten Zeitschlitz, und dann den Austausch dieser Nachricht mit einem Adressenport in einem zweiten, unterschiedlichen Zeitschlitz veranlaßt, in bezug auf den voranstehend erwähnten ersten Zeitschlitz.
Das Fernsprech-Steuersystem (CPU), einschließlich der Zeitschalteinheit (TSU) und der Scannersignaleinheit (SSU) vermittelt sämtliche Verbindungen zwischen dem CPU und den Ports, tastet die Ports für Serviceanforderungen ab, stellt die Schaltverbindungen bezüglich Sprache/Daten zwischen Ports zur Verfügung, stellt Tongenerator- und Konferenzfunktionen zur Verfügung, und stellt den Zeitablauf für die Pulscodemodulation der Fernsprechsignale und der Daten zur Verfügung. Bei der bevorzugten Ausführungsform erscheint die TCU dem CPU als ein Bildspeicher mit 32 Kb RAM, unterteilt in 2048 Blöcke mit jeweils 16 Byte, mit einem Block für jeden Port. Sämtliche Funktionen, die irgendeinem der 2048 Ports zugeordnet sind, erscheinen in dem Block von 16 Byte als ein Bild jedes jeweiligen Ports, und in einem Ort, der diesem bestimmten Port zugeordnet ist. Der 16-Byte-Block wird nachstehend als der Portschnittstellenaufbau beschrieben.
Der Fernsprechbus ist eine Bus-Verbundanordnung, die einen Multiplex-Baum ausbildet, und beeinflußt bei der bevorzugten Ausführungsform maximal 32 Ports für jeden Multiplex-Pegel. Allerdings wird darauf hingewiesen, daß die Modularität des Multiplexens geändert werden kann, ohne hierbei die Grundlagen der Erfindung zu beeinflussen. Diese Modularität wird weiter dadurch verringert, daß jedes einzigartige Paar von Ports, welches 32 getrennte Abtastintervalle repräsentiert, auf einen einzigen Bus gemultiplext wird. Die Multiplex-Stufen bei der bevorzugten Ausführungsform sind ein erster Pegel, der jeweils 32 Ports in einen einzigen Multiplexkanal multiplext. Es liegen dann 16 dieser einzelnen Multiplex- Kanäle vor. Jeder dieser 16 gemultiplexten Kanäle ist in zwei Gruppen von jeweils 8 unterteilt. Diese zwei Gruppen von jeweils 8 Multiplex-Kanälen, insgesamt 256 Ports, werden dann durch einen Seriell/Parallel-Wandler bearbeitet, der Bytes auf serielle Weise ändert oder transformiert, wobei jedes aufeinander folgende Byte seriell zur Verfügung gestellt wird, in parallele Bytes, wobei aufeinander folgende Bytes in serieller Form dargestellt werden. Jeder Wandler in einem getrennten Zeitschlitz, in bezug auf einen Abtastrahmen, stellt ein paralleles Byte für einen getrennten jeweiligen Port zur Verfügung. Auf dem endgültigen Multiplex-Pegel wird das Ausgangssignal jedes Wandlers, welches 256 Ports repräsentiert, zu einem zeitunterteilten Multiplex-Kanal kombiniert, der die getrennten Zeitschlitze für die jeweiligen Ports der 512 Ports innerhalb eines Quellenmoduls repräsentiert.
Wie voranstehend erläutert, stellt jeder der Ports Daten mit einer Bitrate von 64 K und Signalinformation mit einer Bitrate von 64 K zur Verfügung. Das Multiplexen für die Signalinformation ist ebenso wie für die Daten, und bei der bevorzugten Ausführungsform wird innerhalb eines Quellenmoduls die Signalinformation von jeder der beiden Gruppen von 256 Ports kombiniert, um ein zeitunterteiltes Multiplex-Ausgangssignal der Signalinformation für ein Quellenmodul von 512 Ports zu erhalten, und ein zeitunterteiltes Multiplex-Ausgangssignal für die Dateninformation in bezug auf dasselbe Modul von 512 Ports.

Multiplexen der Peripheriegeräte

Entsprechend den Grundlagen der Erfindung sind die Zeitschlitze entsprechend dem Abtastschema angeordnet, anstatt Ports zugeordnet zu werden, die durch Gespräche identifiziert werden. Die Daten- und Signalinformation wird nicht gesendet oder empfangen auf eine statistische Anforderung des CPU, sondern wird kontinuierlich empfangen, zugegriffen und bearbeitet entsprechend einem Echtzeit-Abtastschema, welches bei der bevorzugten Ausführungsform 2 ms umfaßt. Die Daten mit der Rate von 64 Kb und die Signalinformation der Rate von 64 Kb von sämtlichen Quellenports werden in das TCU gemultiplext, in einen festen Multiplex-Baum, wie voranstehend beschrieben wurde, und die aus dem TCU zu den adressierten Ports herausfließende Information wird auf symmetrische Weise demultiplext. Der Wandler führt eine Seriell/Parallel- Byte-Wandlung in dem Multiplex-Baum und auf symmetrische Weise in dem Demultiplex-Baum durch. Die Status- und Steuerregister von 16 Byte mit dem TCU sind jedem Port zugeordnet, befinden sich nicht an den Ports, sondern sind - gemäß der Grundlagen der Erfindung - Bilder, die in einem zentralen Ort gehalten werden, der durch RAM in dem TCU repräsentiert wird. Die Daten- und Steuerinformation für jeden Port wird in dem TCU in getrennten Speichern gehalten und repräsentiert ein Bild jedes Speichers innerhalb jedes Abtastzyklus. Dieses Bild wird durch die Information in dem TCU repräsentiert und wird bei jedem Echtzeit-Abtastzyklus aufgefrischt. Alle Ports werden innerhalb jedes Zyklus abgetastet, und die programmierten Funktionen, die während des Zyklus durch die Signalabtasteinheit (SSU) durchgeführt werden, werden einmal für jeden Port durchgeführt. Die von den Port- Peripheriegeräten zur Verfügung gestellte Signalinformation umfaßt ein Byte für die Geräteidentifizierung, eine Ein-Bit-Anzeige- "Serviceanforderung", die durch den Ereignisscanner innerhalb der SSU überwacht wird, und 7 Bits für zusätzlichen Status, wie nachstehend genauer erläutert wird. Zwei Bytes, die an die Ports geschickt werden, werden in ein "Besetzt/frei-" Anzeigebit, ein Ausgangsimpuls- oder Läutebit (soweit anwendbar) und 14 Bits für weitere Steuerung unterteilt. Jeder Port stellt Typidentifizierung und irgendwelche anderen Funktionen zur Verfügung, wie sie für den bestimmten Service erforderlich sind.
Gemäß der Grundlagen der Erfindung wird das Statusbyte, das zuletzt bei dem letzten Abtastzyklus von jedem jeweiligen Port empfangen wurde, kontinuierlich durch einen Ereignisscanner innerhalb des TCU überwacht. Es sind Vorkehrungen getroffen, daß sich dieses Bit ändert, wenn irgendein signifikanter Zustand sich an dem Port ändert, wobei die Bedeutung dieses Bit von Gerät zu Gerät und entsprechend dem Zustand des Ereignisscanners variiert. Bei einfachen Einheiten ist es das einzige verwendete Statusbit und bedeutet "abgehoben". Der Scanner, der auf eine Änderung des Statusbits reagiert, übergibt die Portnummer an das CPU, welches die Portnummer in einem FIFO-Register hält ("Zuerst hinein, zuerst heraus"). Eine Logikzustandseinrichtung, die auf dem jeweiligen Abtastregister in zugehörigen Ports gemultiplext ist, reagiert auf ein Muster mit 16 Bit, welches in das Abtastregister durch das CPU eingeschrieben wird, für jeden zugehörigen Ort, um das Zustandsregister zu initialisieren und freizuschalten, so daß es eine bestimmte gewünschte Funktion für jeden Port durchführen kann. Die Zustandseinrichtung wird durch das Codemuster gesteuert, welches in das Abtastregister für jeden zugehörigen Port eingeschrieben wird, und veranlaßt die Zustandseinrichtung, eine Änderung des Statusbits zu erkennen.
Bei der bevorzugten Ausführungsform weist das Abtastregister drei unterschiedliche Betriebszustände auf: (1) einen Flankendetektor, der ein einstellbares Prellfilter zur Verfügung stellt, welches dann, wenn es freigeschaltet ist, das Auftreten einer Änderung des Status eines Peripheriegerätes berichtet; (2) einen Wählimpulsammler; und (3) einen Gabel-Diskriminator.
Ein vollständiger Satz von Signalregistern ist für jeden Port zur Verfügung gestellt, einschließlich derer, die Ton- und Konferenzfunktionen zugeordnet sind.
Wie voranstehend erwähnt, wird, anstatt Verbindungen zwischen einem Quellenport und einem Adressport je nach Erfordernis auszubilden, der Status jedes der Ports kontinuierlich über wiederholte, aufeinander folgende Abtastrahmen überwacht. Sämtliche erforderliche Information zur Durchführung der zeitgemultiplexten Verbindung zwischen jedem Paar und jeder Gruppe von Ports wird innerhalb des TCU durch das voranstehend erwähnte Bild-RAM innerhalb des TCU und innerhalb der SSU durchgeführt. Es wird darauf hingewiesen, daß die Begriffe "Quellen-"Ports und "Adressen-"Ports bei der Erläuterung der Erfindung verwendet werden, und ebenso bei jedem der 2048 Ports bei der bevorzugten Ausführungsform verwendet werden können. Das Wort "Quellen-"Port wird dazu verwendet, irgendeines der 2048 Peripheriegeräte anzugeben, wenn er eine Funktion des Aussendens von Information durchführt. Das Wort "Adressen-"Port wird dazu verwendet, irgendeinen der 2048 Ports zu bezeichnen zu dem Zeitpunkt, wenn er Information als der Adressat des jeweiligen Quellenports empfängt.
Entsprechend dem zentralisierten Schema der Erfindung wird eine Abschwächungssteuerung für den Datenweg an einem einzelnen Ort innerhalb des Quellenzeigerregisters für jeden Port zur Verfügung gestellt, wie nachstehend erläutert ist. Die Abschwächung wird aus einem Satz von 16 unabhängigen Abschwächungscodes ausgesucht, in Reaktion auf das Quellenzeigerregister, welches, wie voranstehend erwähnt, für jeden Port eingerichtet ist. Die Abschwächung wird durch eine Tabelle von Ausgangszeichen implementiert, als eine Funktion von Eingabezeichen, die in einem bipolaren PROM enthalten sind. Auf diese Weise wird ein zentraler Ort für die Abschwächung jedes der Peripheriegeräte zur Verfügung gestellt, die an jeweilige Ports angeschlossen sind.
Entsprechend den Grundlagen des Betriebsablaufs wird der Schalter für 2048 Ports implementiert innerhalb eines Satzes von vier Bildspeichermodulen, die parallel arbeiten, und jeweils 512 Ports bedienen. Auf diese Weise kann jedem Port ein vollständiger Service von einem zentralen Ort zur Verfügung gestellt werden, und die Modularität sorgt für eine gleichzeitige Abtastung von Adressenspeichermodulen und für eine Verringerung der Bearbeitungszeit. Jeder Quellenspeicher ist 32 Bit breit, so daß in ihn vier Proben von 8 Bit gleichzeitig eingeschrieben werden können, und eine Probe von jeder der 2048 möglichen Quellen in 512 Zyklen eingeschrieben werden kann. Der Quellenspeicher ist mit einer Redundanz organisiert, die in Beziehung zur ausgewählten Nummer der Modularität steht. Zwar führt die modulare Redundanz zu zusätzlichen Kosten für die Einheit, jedoch werden diese Kosten ausgeglichen durch die Einfachheit, die direkte zentralisierte Steuerung, und den Vorteil der Modularität, der durch diese Organisation bereitgestellt wird.
Tonmuster werden über 64 unabhängige PCM-Sequenzen erzeugt, jede mit ihrer eigenen Peripherienummer. Jede Anzahl von Fernsprech-Peripheriegeräten kann an jeden Ton angeschlossen werden, durch Einschreiben der Peripherienummer des Tons in das adressierte Peripheriegerät. Jeder Ton wird dadurch erzeugt, daß eine ausgewählte Sequenz von PCM-Proben von einem EPROM gelesen wird, und dann ihre Sequenz unbestimmt ausgewählt wird. Jeder Ton weist einen Startadressenzähler auf, der durch Software eingestellt wird, um eine der Sequenzen in dem PROM auszuwählen. Die Startzeiger können auch geändert werden, und es ist möglich, Tonmuster an den Tonports dadurch zu erzeugen, daß die Startzeigerwerte in einer geeigneten, zeitlich festgelegten Sequenz geändert werden. Das Rufaktionsbearbeitungs-Untersystem innerhalb des CPU (CAP) interpretiert Aktionen von Anrufern und zeichnet sie auf, und verfolgt wartende Parteien. Es sammelt und interpretiert Signalinformation, einschließlich des Niederdrückens von "Tasten" und des Gabelaufblitzens, und legt fest, was zu tun ist, wenn innerhalb eines vorbestimmten Zeitraums keine Aktion erfolgt ist.
Die Erfindung wird im einzelnen unter Bezug auf eine bevorzugte Ausführungsform und die Zeichnungen erläutert, wobei
Fig. 1 in Blockform das TTIS zeigt, einschließlich der Telefonsteuerung, welche die Telefonzeitgebereinheit (TTU) umfaßt, die Konferenz- und Toneinheit (CTU), die Zeitschalteinheiten (TSU), und die Abtast- und Signaleinheit (SSU), sowie die Rufbearbeitungseinheit (CPU), welche Steuerfunktionen für die TCU zur Verfügung stellt.
Fig. 2 zeigt in Blockform und schematisch die Unterteilung der Ports in Quellen- und Adressenmodule sowie die redundante Anordnung des Quellenspeichers für jedes Adressmodul, gemäß der Grundlagen der Erfindung.
Fig. 3 zeigt die Art und Weise, auf welche die Datenleitungen mit 64 Kb und die Signalleitungen mit 64 Kb von ihren jeweiligen Signal- oder Datenpaaren getrennt sind, und mit gleichen Daten- und Signalpaaren verbunden werden.
Fig. 4 zeigt in schematischer und repräsentativer Form ein Bild-RAM, welches die TCU-Quelle und die Portspeichereinrichtungen umfaßt, die auf Abtastlogik reagieren, um ein Bild der Status- und Dateninformation zu speichern, die von den peripheren Einheiten erzeugt wird.
Die Grundlagen der Erfindung werden am besten unter Bezug auf die hier gezeigte und beschriebene Ausführungsform erläutert. Fig. 1 zeigt als Blockschaltbild das TTIS und insbesondere die CPU und die TCU. Die Ports sind an die TCU über den Fernsprechbus angeschlossen. Der Fernsprechbus stellt mehrere Pegel des Multiplexens der zeitunterteilten, gemultiplexten Ausgangssignale jedes der an den Fernsprechbus angeschlossenen Ports zur Verfügung, wie nachstehend noch weiter beschrieben wird.
Die zentrale Schaltfunktion des TTIS, welche die Verbindung des Quellenports mit dem Adressport hervorruft, tritt innerhalb der Fernsprechsteuerung auf, insbesondere innerhalb der Zeitschalteinheit (TSU) der Fernsprechsteuerung. Die TSU stellt einen nichtblockierenden Zugriff für bis zu 2048 Peripheriegeräte zur Verfügung bei der bevorzugten Ausführungsform. Allerdings wird darauf hingewiesen, daß die modulare Natur der TSU die Ausdehnung der Maximalanzahl von Peripheriegeräten gestattet, ohne irgendwelche Änderung der Grundlagen der Erfindung. Wie in Fig. 1 gezeigt ist, umfaßt das TTIS die Telefonzeitgebereinheit (TTU), die Konferenz- und Toneinheit (TCU), die Zeitschalteinheit (TSU), und die Abtast- und Signaleinheit (SSU). Der Fernsprechbus, wie er nachstehend beschrieben wird, stellt ein gemultiplextes Eingangssignal von den Peripheriegeräten zur Fernsprechsteuerung sowie ein demultiplextes Ausgangssignal von der Fernsprechsteuerung zurück zu den Peripheriegeräten zur Verfügung. Bei der bevorzugten Ausführungsform ist eine vollständige Redundanz (nicht gezeigt) für den Fall eines Ausfalls irgendeines Teils des Systems vorgesehen.
Das voranstehend erwähnte Multiplexen wird durch einen Multiplex-Baum erreicht, der für jedes Quellenport-Modul ein zeitunterteiltes, gemultiplextes Ausgangssignal (TDM) mit aufeinander folgenden Bytes zur Verfügung stellt. Bei der bevorzugten Ausführungsform sind vier Module vorgesehen, wie jeweils 512 Ports umfassen. Innerhalb eines Moduls von 512 Ports wird ein gleichzeitiges Multiplexen durchgeführt, um 16 Gruppen von 32 Ports zu erzeugen. Innerhalb jeder Gruppe von 32 Ports weist jeder Port eine feste Zeitzuordnung auf. Die 16 Gruppen von 32 Ports werden gemultiplext, um 16 Ausgangskanäle zu erzeugen, wobei jeder Kanal in serieller Form das zeitunterteilte, gemultiplexte Ausgangssignal für jeweilige 32 Ports zur Verfügung stellt. Diese 16 Ausgangskanäle werden dann in zwei Gruppen von jeweils 8 Kanälen gemultiplext, die dann durch einen Seriell/Parallel-Wandler bearbeitet werden, um 8 aufeinander folgende, parallele Bytes von Daten aus den seriellen Daten zu erzeugen, und am Ausgang jedes Wandlers aufeinander folgende Bytes von 256 Ports zu erzeugen. Diese 256 Informationsbytes werden dann so kombiniert, wie dies in Fig. 3 gezeigt ist, daß ein einzelnes, gemultiplextes Ausgangssignal von 512 aufeinander folgenden Informationsbytes erzeugt wird. Das Demultiplexen aus dem TTIS heraus wird auf symmetrische Weise erreicht. Bei der bevorzugten Ausführungsform treten das Multiplexen und das Demultiplexen im wesentlichen auf dem Fernsprechbus auf.
Die Elemente des TTIS sind redundant, um die Möglichkeit eines einzelnen Fehlers zu verringern, der einen Betriebsausfalls des gesamten Systems hervorruft. Das TTIS ist als zwei unabhängige Steuerhälften ausgelegt, von denen jede Hälfte das System steuern kann. Nur eine Hälfte des TTIS ist zu jedem Zeitpunkt aktiv; die andere Hälfte kann sämtliche Funktionen ausführen, mit der Ausnahme der Übertragung von Daten und von Signalinformation an Ports. Auf diese Weise ist die redundante Hälfte immer dazu bereit, zu jedem Zeitpunkt die aktive Steuerung des Systems zu übernehmen.
Jeder übliche Fehler des Steuersubsystems in den Elementen des TTIS veranlaßt eine Übertragung der Steuerung von der aktiven an die inaktive Steuerhälfte. Während der Übertragung der Steuerung werden sämtliche Verbindungen, die sich bereits in einem stabilen Zustand befinden, in diesem Zustand gehalten.
Die redundante Hälfte des TTIS ist durch drei kreuzvernetzte Datenbusse angeschlossen, einen IBUS, einen Statusbus, und einen Zeitgeberbus. Der IBUS stellt einen Pfad zur Verfügung, durch welchen relevante Daten geleitet werden können. Der Statusbus stellt eine Einrichtung für die Umschaltsteuerung und die momentane Information zur Verfügung, die sich auf den funktionellen Zustand jeder der redundanten Hälften des Systems bezieht, und der Zeitvorgabebus sorgt für die Synchronisierungssteuerung zwischen den redundanten Hälften, so daß in dem Falle einer Umschaltung der Zeitablauf anderer kritischer Funktionen aufrechterhalten wird.
Eine schematische Darstellung der Datenverbindungswege in dem TTIS und insbesondere innerhalb der TCU ist in Fig. 2 gezeigt. Wie dort gezeigt ist, konzentrieren Modul- Multiplexer, die als M&sup0; bis M³ dargestellt sind, jeweils 512 Daten- und Signalpaare in jedem Quellenmodul in ein paralleles Ausgangssignal von 8 Bits, welches durch die jeweiligen einzelnen Kanäle jedes Multiplexers repräsentiert wird. Für jeden der Modul-Multiplexer wird die Zeitvorgabe durch die TTU über "CLK" gesteuert.
Wie in Fig. 2 gezeigt ist, richtet der X-Bus die Daten von jedem Quellenmodul (beispielsweise M&sup0;) an sein jeweiliges Quellenspeichermodul innerhalb jedes der Quellenspeicher (SS&sup0;). Wie gezeigt, werden beispielsweise über den X-Bus die Daten von einer Quelle 511, dem Source-Modul M&sup0;, in dem Speichermodul SM&sup0; im Quellenspeicher SS&sup0; gespeichert, im Quellenmodul SM¹ im Quellenspeicher SS¹, im Speichermodul SM² im Quellenspeicher SS², und im Quellenmodul SM³ im Quellenspeicher SS³. Die Verwendung des X-Busses ersetzt einen Multiplexer und verringert die Kompliziertheit der Einheit.
Das Ausgangssignal der Quellenspeicher (SS&sup0;-SS³) wird einem Selektor für jeweilige Quellenspeicher zur Verfügung gestellt. Beispielsweise wird der Selektor SL&sup0; für den Quellenspeicher SS&sup0; zur Verfügung gestellt, der Selektor SL¹ für den Quellenspeicher SS¹, usw. Der Selektor dient zum Koppeln der Information, die innerhalb eines Quellenspeicherortes enthalten ist, der durch einen Zeigerwert innerhalb eines Adressenspeicher-Zeigerorts ausgewählt wird, an ein Adressenmodul, welches diesem Zeigerort zugeordnet ist. Jeder der Demultiplexer M0', M1', M2', M3' verteilt dann die Daten an die jeweiligen Ports über den Fernsprechbus. Wenn beispielsweise Daten von einem Peripheriegerät, das an den Port 1000 angeschlossen ist, für den Adressport 500 zur Verfügung gestellt werden sollen, dann wird entsprechend der Zeitvorgabe des Abtastschemas die Adresse der Daten für den Port 1000 aus dem Zeigerwertort im Adressenspeicher A&sup0; ausgewählt, der dem Adressenport 500 zugeordnet ist. Diese Daten, auf die von dem Quellenspeicher SS&sup0; zugegriffen wird, dem Speichermodul SM¹, entsprechend dem voranstehend genannten Zeigerwertort innerhalb des SL&sup0;-Adressenspeichers A&sup0; für den Adressenport 500, wurden dann entsprechend diesem Tastschema ausgewählt, und dem Selektorausgang zur Verfügung gestellt, sowie dem zugehörigen Demultiplexer M&sup0;, und dem zugehörigen Adressenport 500.
Wie voranstehend erwähnt, enthalten die Adressenmodule (A&sup0;, A¹, A², A³) die Zeigerwertspeicherorte, die den jeweiligen Adressenports innerhalb jedes Adressmoduls zugeordnet sind. Wie für die bevorzugte Ausführungsform gezeigt ist, kann jeder Speicher eines Adressenmoduls (A&sup0; - A¹) eine Nachricht lesen, die von einem der 2048 Quellenports für einen der 512 Adressports gesendet wird, die diesem bestimmten Adressenspeicher zugeordnet sind. Für den Adressenspeicher A&sup0;, der Peripheriegeräten 0 bis 511 zugeordnet ist, würde ein Zeiger innerhalb des Adressenspeichers, in einem Ort, der einem Adressenport zugeordnet ist, beispielsweise dem Port 500, den Ort der Nachrichteneinheit von dem Quellenport 1000 enthalten, der innerhalb des Quellenspeichers SSO vorgesehen ist, dem Speichermodul SM¹. Ein Zugriff auf diesen Ort über diesen Zeigerwert unter Steuerung der Zeitvorgabe des Systems würde dazu führen, daß diese Nachricht über SL&sup0; und MO¹ an den Port 1 verteilt wird. In jedem Echtzeit-Abtastzyklus weist jedes Speichermodul innerhalb jedes Quellenspeichers (SS&sup0;, SS¹, SS², SS³) 512 Schreibzyklen für eine Probe und 512 Lesezyklen für eine Probe auf, entsprechend 512 Zeigerwerten innerhalb jedes Adressmoduls, welches diesem zugehörigen Quellenspeicher zugeordnet ist (also A&sup0; für SS&sup0;, A¹ für SS¹, A² für SS², und A³ für SS³). Die Abtastung durch alle Adressenspeicher kann gleichzeitig erfolgen, da die Bereitstellung eines kompletten Quellenspeichers für jedes Adressmodul es jedem Adressenspeicher ermöglicht, auf jeden der Quellenports des Gesamtsystems zurückzugreifen.
Gemäß der Grundlagen dieser Erfindung ist die Adressierung so strukturiert, daß jede Nachrichteneinheit von irgendeinem Quellenport auf eine Weise gespeichert wird, auf welche von jedem Adressenport in dem System, einschließlich dem Quellenport selbst, zugegriffen werden kann. Wie voranstehend gezeigt und beschrieben, erfolgt dies auf einer modularen Grundlage durch Auswahl modularer Gruppen bestimmter und getrennter Ports, und durch redundantes Speichern dieser Daten innerhalb redundanter, modularer Speicherbereiche in redundanten Quellenspeichern. Weiterhin sind die Ports darüber hinaus dadurch modular aufgebaut, daß ausgewählte Ports jeweiligen Adressenzeiger-Wertorten in jedem Adressenspeicher zugeordnet werden, mit dem Ergebnis, daß jede Nachricht zu ihrem ausgewählten Adressenport dadurch geleitet werden kann, daß der Adressenspeicher ausgewählt wird, der diesem Adressenport entspricht, und ein Zeigerwert innerhalb dieses Adressenspeicherorts für das jeweilige Speichermodul gespeichert wird, der die Quellenportdaten für die Übertragung an diesen Adressenport startet.
Unter der Steuerung der CPU und durch die von der TTU bereitgestellte Zeitvorgabe werden Informationsbytes in Speichermodulen (SM¹, SM², SM³) in Quellenspeicherorten (S&sup0;, S², S², S³) angeordnet, zum Zugriff durch ausgewählte Adressenports über den Adressenspeicher-Zeigerwert, der in Adressmodulen (A&sup0;, A¹, A², A³) gespeichert ist. Die Anordnung der Daten erfolgt für jeden Port, der innerhalb eines Abtastzyklus Daten überträgt. Der Zugriff auf die Daten für einen Adressenport findet innerhalb eines Abtastzyklus statt. Die Übertragung der Information durch das TTIS erfolgt, ohne daß es erforderlich ist, eine bestimmte oder statistische Adressierung vorzunehmen, und wird durch einen Zeitsequenz-Abtastvorgang durchgeführt, statt der Verwendung von Adressiertechniken.
Jeder Adressenspeicherzeiger enthält 2 Bits, die das Speichermodul (SM&sup0;, SM¹, SM², SM³) innerhalb jedes Quellenspeichers (SS&sup0;, SS¹, SS², SS³) lokalisieren, welcher die Information enthält, auf die von dem Quellenspeicher zugegriffen werden soll. Bei der bevorzugten Ausführungsform wird dies durch ein exklusives ODER-Gatter erreicht, jedoch kann dies, wie Fachleuten auf dem Gebiet bekannt ist, durch irgendein anderes geeignetes Verfahren erreicht werden. Eine 9 Bit-Adresse greift dann auf den korrekten Ort in dem ausgewählten Quellenspeicher (SM&sup0;-SM³) innerhalb des jeweiligen Quellenspeichers (SS&sup0;-SS³) für diesen Adressenspeicher (A&sup0;-A³) zu. Weiterhin kann jeder der Quellenspeicher (SS&sup0;, SS¹, SS², SS³) seinen jeweiligen Adressenspeicher (A&sup0;, A¹, A², A³) innerhalb der vier Zugriffsvorgänge adressiert werden, die gleichzeitig auftreten, wodurch ein Entblockungsvorgang während irgendeines Unterzyklus zur Verfügung gestellt wird. Wenn die Adressenports getrennten Adressenspeichern zugeordnet sind, so können vier derartige adressierte Ports, die Information empfangen, gleichzeitig einen oder mehrere Quellenports abfragen.
Zur weiteren Erläuterung der Grundlage der Erfindung zeigt Fig. 4 in Blockdarstellung die Verbindungen der CPU und der TCU innerhalb des TTIS, über den Fernsprechbus zu den an dem Port angeschlossenen Peripherieeinheiten. Wie dargestellt, umfaßt das TTIS die CPU mit sämtlichen CPU- Funktionen, wie in Fig. 1 gezeigt, und die TCU umfaßt sämtliche Funktionen, die innerhalb von Fig. 1 dargestellt sind. Das Bild-RAM, welches innerhalb des TTIS gezeigt ist ist nachstehend weiter erläutert und umfaßt die Quellenspeicher S&sup0;, SS¹, SS², und SS³, ebenso wie den Speicherstrukturarray für jeden Port, der unten als die Portschnittenstellenstruktur gezeigt ist. Wie weiterhin dargestellt ist, umfaßt das Fernsprechsystemverzeichnis Portschnittstellenstrukturen für jeden der Ports. Die Portschnittstellenstrukturen speichern den Status, der von der Signalinformation bereitgestellt wird, den Adressenzeigerwert-Ort für den Quellenspeicher, und einen Abschwächungs-Leitungswert, zusätzlich zu anderer Information, wie nachstehend erläutert ist.
Das Bild-RAM, wie in Fig. 4 gezeigt, stellt eine Repräsentation des Quellenspeichers (SS&sup0;-SS³) dar, wie unten gezeigt ist.
Weitere Einzelheiten der Abtast- und Signaleinheit (SSU), der Zeitschalteinheit (TSU), der Fernsprechzeitgebereinheit (TTU), und der Konferenz- und Toneinheit (CTU) sind nachstehend angegeben.

FERNSPRECHZEITGEBEREINHEIT (TTU)

Die Fernsprechzeitgebereinheit (TTU) präsentiert eine Mikroprozessor-artige, asynchrone Schnittstelle (den RBUS) dem Rufbearbeitungs-Computersystem ("CPU"), durch welche das CPU sämtliche Register lesen oder beschreiben kann, die Fernsprechfunktionen steuern und/oder überwachen; das Fernsprechsteuersystem ist ein Peripheriegerät für das CPU.
Die TTU implementiert Initialisierungssteuerungen für das Fernsprech-Subsystem und eine Warteschlange (FIFO) in der Reihenfolge "zuerst herein - zuerst heraus" für Ereignisnachrichten von Signalabtastern.
Die TTU enthält den Master-Oszillator, der sämtliche Fernsprecheinheiten taktet, und eine Einrichtung zum Synchronisieren dieses Oszillators in bezug auf eine externe Referenz oder eine redundante Steuerung; das Fernsprech-Steuerungsystem stellt eine Zeitvorgabe für die PCM-Codes und Datengeräte zur Verfügung und ist selbst eine synchrone Vorrichtung.

CPU-Schnittstelle

Die Register der TCU werden über den RBUS der allgemeinen Steuerserviceeinheit (CSU) (vgl. Fig 1) als ein zusammenhängender Block mit 16.384 Wörtern von 16 Bits (32 KB) dargeboten. Die von der CPU abgeschickte Adresse der Fernsprechsteuerung wird durch Logikelemente in der CSU festgelegt.
Sämtliche Register der TCU sind entweder lesbar und beschreibbar oder nur lesbar; es gibt keine nur beschreibbaren Register. Die von irgendeinem Register gelesenen Daten, welches nicht als nur lesbar festgelegt ist, sind die Daten, die zuletzt in das Register eingeschrieben wurden. Das Schreiben in die nur lesbaren Register ist zulässig, jedoch werden die eingeschriebenen Daten unberücksichtigt gelassen.
Bei den nachfolgenden Beschreibungen werden sämtliche Adressen in hexadezimaler Notation angegeben (Basis 16, angedeutet durch einen Präfix "$"), und sind in bezug auf den Blockursprung angegeben, der durch die CSU implementiert wird, die Bits in einem Wort sind Nummer $F (15) für das höchstwertige Bit bis 0 für das niedrigstwertige Bit; und die Logikwerte werden beschrieben aus dem Gesichtspunkt der CPU heraus, nicht in bezug auf den Bus oder die interne Logik.

Portstruktur-Array

Die Adressierung der Fernsprech-Steuerregister wurde so ausgelegt, daß sie so weit wie möglich einem Array von Strukturen entspricht, der durch die Portanzahl indexiert wird, wobei die verschiedenen Registerfunktionen für jeden Port als eine Gruppe von sechzehn aufeinander folgenden Bytes angeordnet sind, wie nachstehend gezeigt ist. TABELLE I PORT-SCHNITTSTELLENSTRUKTUR Bit: Byte Konferenz-, Tongenerator- und Fernsprechsystem-Steurung (frei) PCM-Quellenadresse Verzweigungsleitung Abtastregister Ausdehnen Typ Steuerung AUS IN Status
Die Register für den Port N sind die Bytes $10*N+$00 bis $10*N+$ OF; beispielsweise die Register für
Port 0 ($000) sind $0000 bis $000F
Port 1 ($001) sind $0010 bis $001F
Port 16 ($010) sind $0100 bis $010F
Port 256 ($100) sind $1000 bis $100F
Port 2.047 ($7FF) sind $7FF0 bis $7FFF

Steuereinheit-Adressierung

Die verschiedenen Bytes in dem Portstruktur-Registerarray werden durch die verschiedenen Einheiten des TCU-Systems implementiert; die Korrespondenz der verschiedenen Teile des Arrays zu den Einheiten, welche die verschiedenen Teile des Arrays implementieren, und zu den Einheiten, welche die jeweiligen Funktionen implementieren, ist durch das nachstehend dargestellte Fernsprechsystemverzeichnis gezeigt.
Die vier niedrigstwertigen Bits der RBUS-Adresse sind decodiert als "Byte" (der Portstruktur) oben quer über dem Verzeichnis dargestellt; die elf höchstwertigen Bits der RBUS-Adresse sind decodiert gezeigt als "Port" (von 2048) entlang der Seiten; der Kartenschlitz im Apparateschrank für jede Einheit ist dargestellt als "#nn". TABELLE II Telefonverzeichnis Byte: Port

Signalabtaster-Register

Die Bytes #$0 bis 7 der Portstruktur werden durch die Signalabtastereinheiten (SSU) implementiert und sind nachstehend beschrieben.

Zeitschaltregister

Die Bytes #$8 bis B der Portstruktur werden durch die Zeitschalteinheiten (TSU) implementiert und sind nachstehend beschrieben.
Jede Zeitschalt- oder Signalabtastereinheit implementiert die Register und entsprechenden Funktionen für nur ein Modul von 512 aufeinander folgenden Ports; ein, zwei, drei oder vier Paare dieser Einheiten können installiert sein.

Konferenz- und Tonregister

Die Bytes #$C bis F der Portstruktur für die Ports 0 bis 1023 werden durch die Konferenz- und Toneinheit (CTU) implementiert und sind nachstehend beschrieben.
Diese Register werden nur von den Ports 0 bis 127 verwendet; die Bytes $C bis $F für die Ports 128 bis 1.023 sind frei.
Die Konferenz- und Tonregister bilden keinen Teil der vorliegenden Erfindung und sind nicht weiterhin beschrieben.

Telefonzeitgeberregister

Die Bytes #$C bis F der Portstruktur für die Ports 1024 bis 2047 werden durch die Telefonzeitgebereinheit (TTU) implementiert; diese 4.096 Byte umfassen:
3.568 Bytes freies RAM Ports 1.024=$400 bis 1.791=$6FF und 1.920=$780 bis 2.043=$7FB
512 Bytes FIFO-Warteschlangenpuffer Ports 1.792=$700 bis 1.919=$77F
16 Bytes Systemsteuerregister Ports 2.044=$7FC bis 2.047=$7FF
Diese Register stehen in keiner Funktionszuordnung zu den Ports; sie wurden willkürlich innerhalb der Portstruktur angeordnet, um eine Ausdehnung des Adressenraums sowie eine weitere Verkomplizierung der Adressendekoder zu verhindern.
Der Puffer FIFO ist normalerweise nur lesbar; die Bytes #$C bis F für die Ports 1.792 bis 1.919 können von Software nicht benutzt werden, abgesehen von Hardware- Diagnosen in einem Offline-System. Der Betriebsablauf des FIFO ist nachstehend beschrieben.

Systemsteuerregister

Die Funktionen des TTIS-Systems werden durch vier Bytes und vier Registerwörter gesteuert, die über die letzten vier Bytes jedes der letzten vier Ports verteilt wurden, die nachstehend gezeigt sind. TABELLE III TTIS-SYSTEM-STEUERREGISTER Byte: Port INIT CONFIG Seriennummer Q-WPTR Q-GRÖSSE FIFO-DATEN FREQUENZ ZYKLUS-ÜBERWACHUNG *nicht implementiert*
Es wird darauf hingewiesen, daß alle diese Register implementiert sind, und sich an diesen Adressen befinden, selbst wenn weniger als 2.048 Ports in dem System vorhanden sind.
Die vier Bytes für den Port 2.044 ($7FCC-$7FCF) sind für zukünftige Benutzung reserviert; in diesem Modell sind sie nur lesbar, und sämtliche Bits sind 1, da sie für diskrete Steuerregister dekodiert wurden, die nicht implementiert wurden.

RBUS-Zugriffszeitvorgabe

Sämtliche Portregister sind gemultiplext zwischen dem Prozessorzugriff und ihren internen Funktionen durch den Fernsprechsystemtakt; da der Rufprozessor gegenüber diesem Takt asynchron ist, fügt die Schnittstelle jedem Zugriff eine sich statistisch ändernde Synchronisierungsverzögerung hinzu.

Portnummer-Zuordnungen

Bei der bevorzugten Ausführungsform wurden die ersten 128 Portnummern den Alarm- und Hilfssprachfunktionen zugeordnet, und die verbleibenden 1.920 Ports bedienen die Peripheriegeräte, die in den Fernsprechapparate-Schränken installiert sind.
Einhunderzweiundneunzig Ports sind jedem Fernsprechapparate-Schrank mit 24 Karten zugeordnet, wie nachstehend angegeben: PORTNUMMER-ZUORDNUNGEN TSU/SSU Paar-Nummer Port-Nummer Von-Bis Geräte Angeschlossen Töne und Alarme Konferezen Apparateschrank

Fernsprechsystem-Steuerung

Die Systemsteuerung stellt Voreinstellungs- Ursprungszustände für die Fernsprechfunktionen zur Verfügung, diagnostische Fähigkeiten, und Zugriff zur Konfiguration, dem Status, und der Seriennummer des Systems. Die Initialisierungsfunktion wird nur in bezug auf das FIFO beschrieben, da alle anderen Funktionen bekannt sind und keinen Teil dieser Erfindung bilden.

Initialisierungsregister

Die Initialisierungsfunktionen werden durch Bits in dem Byte $7FFF (Byte #F für den Port 2.047) gesteuert: TABELLE IV INITIALISIERUNGSREGISTER (INIT) Bit: Sperren Tochter-Zeitvorgabe Freischalten Diagnose Freischalten FIFO-Warteschlange Initialisiert
Dieses Register ist ein Lese/Schreibregister, jedoch werden alle Bits auf Null zurückgesetzt durch das Stromeinschalt-Rücksetzsignal von der CSU.

Freischalten FIFO-Warteschlange

Bit #9 (EFQ) steuert die Ereignisberichts-FIFO- Warteschlange, die in bezug auf das Ereignisberichts-FIFO beschrieben wurde.
Das EFQ-Bit wird auf 0 gesetzt durch das Rücksetzen beim Einschalten und muß auf 1 gesetzt werden, nach dem das Q- GRÖSSEN-Register initialisiert wurde, für den Normalbetrieb.
Wenn dieses Bit auf 0 zurückgesetzt wird, wird das FIFO gesperrt, in die Q-GRÖSSEN- und die Q-Wptr-Register und in den Warteschlangenpuffer kann eingeschrieben werden, der Interrupt für ein nicht leeres FIFO tritt nicht auf, und die SSU-Abtastregister halten ihre Berichte.
Wenn dieses Bit auf 1 gesetzt wird, arbeiten das FIFO und sein Interrupt normal, und die Q-Größen und Q-Wptr- Register und der Warteschlangenpuffer sind nur lesbar.
Dieses Bit hat keine Wirkung auf den Betriebsablauf des FIFO-Datenregisters, abgesehen von dem RAM-Untersuchungs- Diagnostikmodus (vgl. 2.2.2.4).

Ereignisbericht-FIFO

Dies stellt eine einzelne Hardware-Warteschlange des Typs "zuerst herein - zuerst heraus" dar, welche die Berichte sammelt, die von den Signalabtastereinheiten bezüglich der Peripheriegeräte erzeugt werden, die an die Ports angeschlossen sind; wenn ein Abtastregister ein Ereignis feststellt, so wird dessen Portnummer in diese Warteschlange eingegeben; wenn das FIFO-Datenregister gelesen wird, so wird der gelesene Eintrag aus der Warteschlange entfernt.
Das FIFO ist als ein zirkulärer Puffer implementiert, der 256 Wörter RAM und zwei 8-Bit-Zähler verwendet, und hält bis zu 255 Einträge.
Ein Ereignis, welches auftritt, wenn die Warteschlange voll oder nicht freigeschaltet ist, wird nicht vernachlässigt, sondern wird durch das Abtastregister gehalten (in seinem WF-Bit), bis in der Warteschlange Platz verfügbar ist, wie nachstehend beschrieben wird; sämtliche Serviceanforderungen erscheinen irgendwann in der Warteschlange, sie können jedoch statistisch verteilt sein, wenn man zuläßt, daß das FIFO volläuft.

Interrupt für nicht leeres FIFO

Die TTU stellt ein Signal, genannt /QMPTY auf dem RBUS zur Verfügung, das von der CSU verwendet wird, um einen CBUS- Interrupt zu erzeugen; dieses Signal wird auf HI getrieben (um einen Interrupt zu veranlassen), wenn das FIFO freigeschaltet und nicht leer ist, und wird sonst auf LO getrieben.
Logisch: /QMPTY := (EFQ = 1) UND (Q-Größe > 0)
oder: QMPTY := (EFQ = 0) ODER (Q-Größe = 0)

FIFO-Datenregister

Die FIFO-Einträge können von dem Wort $7FEC (Bytes #C und D für den Port 2.046) gelesen werden: TABELLE V FIFO-DATEN Bit: Portnummer Marken Wartete auf FIFO Gültiger Bericht
Die zwölf höchstwertigen Bits dieses Registers sind die Nummer eines Ports, und die vier niedrigstwertigen Bits sind Qualifizierungsmarken. Dieses Register ist nur lesbar; eingeschriebene Daten gehen verloren.
Das Lesen entweder des gesamten Wortes oder des ungeraden Adressen-Bytes entfernt den aus der Warteschlange gelesenen Eintrag und schaltet das FIFO vor. Wenn das FIFO leer wird, so ist das gesamte Wort Null, und dies ist die Marke für "leer" und die Portnummer für Ruhe.

Gültiger Bericht

Bit #0 (V) ist: 0, wenn das FIFO leer ist, und 1, wenn die Portnummer und die Marken gültig sind.
Es ist zu beachten, daß das ganze Wort 0 ist, wenn das FIFO leer ist.

Auf FIFO gewartet

Bit #1 ist: 0 für Berichte in der Ereignissequenz, und 1 für Berichte, die verzögert wurden.
Dieses Bit ist eine Kopie des WF-Bits des Abtastregisters, welches den Bericht machte, in dem Zustand, in dem es sich befand, als dieser Eintrag angefordert wurde; das Abtastregister löscht sein WF-Bit, wenn der Bericht von dem FIFO akzeptiert wird.

Port-Nummer

Die Bits #E bis 4 der FIFO-Daten sind die Port-Nummer eines Peripheriegeräts, welches den Service anfordert, wenn V=1, und sind sämtlich Null, wenn V=0.

[Unbenutzt]

Die Bits #2 und 3 sind für zukünftige Verwendung reserviert und sind in dem momentanen Modell beide 0. Das Bit #F ist ebenfalls 0, da sich höchstens 2.047 ($7FF) Ports in dem System befinden.

Warteschlangen-GRÖSSEN-Register

Die Anzahl der Einträge, die sich momentan in dem FIFO befinden, kann von dem Byte $7FEE (Byte #E für den Port 2.046) abgelesen werden. TABELLE VI Q-GRÖSSE Bit: Anzahl der Einträge
Dieses Register muß auf Null gesetzt werden, bevor das FIFO freigeschaltet wird; das Rücksetzen beim Einschalten initialisiert das FIFO nicht.
Wenn das FIFO gesperrt ist (EFQ=0), so ist dieses Register lesbar/beschreibbar; das FIFO kann durch Löschen dieses Registers freigemacht werden, vorher aus dem FIFO gelesene Daten können durch Inkrementieren dieses Registers wiedergewonnen werden, und Daten können aus dem FIFO durch Dekrementieren dieses Registers entfernt werden.
Wenn das FIFO freigeschaltet ist (EFQ=1), so ist dieses Register nur lesbar, und eingeschriebene Daten werden ignoriert.

Warteschlangen-Schreibzeigerregister (Q-WPTR)

Die Zellennummer des nächsten freien Wortes in dem FIFO- Puffer kann aus dem Byte $7FEF (Byte #F für den Port 2.046) gelesen werden. TABELLE VII Q-WPTR Bit: erste freie Zelle
Dieses Register wurde für Hardware-Diagnostikzwecke vorgesehen, und es ist lesbar/beschreibbar nur dann, wenn das FIFO gesperrt ist; ist das FIFO freigeschaltet, so ist dieses Register nur lesbar, und eingeschriebene Daten werden ignoriert.

Warteschlangenpufferbereich

Die 256 Wörter des RAM, die für die FIFO-Warteschlange verwendet werden, erscheinen in letzten vier Bytes (#C-F) der vorletzten Gruppe von 128 Ports (Ports 1.792=$700 bis 1.919=$77F).
Die Korrespondenz zwischen den Q-WPTR- und den Q-GRÖSSEN- Register und der Zelladresse ist: FIFO-PUFFERADRESSIERUNG RBUS Adressen-Bit: TTU-Auswahl =: Q-Puffer-Auswahl=: Größenregisterbit: Schreibzeigerbit :
Wenn das FIFO freigeschaltet ist, so ist das RAM, welches für die Warteschlange verwendet wird, nur lesbar, und eingeschriebene Daten werden ignoriert; das FIFO sollte dadurch gesperrt werden, daß EFQ=0 gesetzt wird, wenn ein Lese/Schreib-RAM-Diagnostikversuch durchgeführt werden soll.

Implementierung

Wenn ein Bericht in die Warteschlange eingefügt wird, werden die Port-Nummer und die Marken in die Zelle eingeschrieben, die durch [Q-WPTR] festgelegt ist, und dann werden der Zeiger und die Größenregister beide inkrementiert; wenn das FIFO-Datenregister gelesen wird, so werden die Daten von der Zelle erhalten, die festgelegt ist durch [(Q-WPTR minus GRÖSSE) Modulo 256], und dann wird nur das Größenregister dekrementiert.
Ist das FIFO voll oder gesperrt (GRÖSSE=255 {$FF} oder EFQ=0), so werden keine Einträge in den Puffer eingeschrieben; wenn das FIFO leer ist ((GRÖSSE=0), so werden keine Daten von dem Puffer ausgelesen; in diesen beiden Fällen ändern sich der Schreibzeiger und die Größe nicht.
Sämtliche sechzehn Bit der FIFO-Daten, einschließlich des V-Bits (immer 1) und unbenutzter Bits (immer 0), werden immer in die Pufferzellen eingeschrieben und aus diesen ausgelesen, außer dann, wenn das FIFO leer ist.

Taktverteilung

Das Ausgangssignal des Kristalloszillators der TTU beträgt 49.152 kHz. Dieser Oszillator treibt einen ECL-Flip-Flop- Teiler, dessen Ausgänge direkt an die Rückwandplatine des Systems angeschlossen sind, um einen sauberen und exakten "Takt" von 24.576 KHz und PCM-Bitratentakte von 2.048 MHz zur Verfügung zu stellen; sämtliche Einheiten der Fernsprechsteuerung, einschließlich der TTU selbst, leiten ihre gesamte Zeitvorgabe von diesen Signalen ab.
Der TTU-Mutterzykluszähler stellt TTL-Ausgangssignale für die Rückwandplatine zur Verfügung, bei der PCM-Abtastrate von 8.000 Hz und der Signalmultiplexrate von 500 Hz für die Systemsynchronisierung, und bei 409.600 Hz für die Abtastregisterzeitgeber von 10 ms.

ZEITSCHALTEINHEIT

Die Zeitschalteinheit (TSU) implementiert das TTIS, welches einen einfachen, reinen Zeitschalter darstellt, der vollständigen Zugriff ermöglicht und nicht blockierend ausgebildet ist. Die Matrix kann für 512, 1.024, 1.536 oder 2.048 Ports ausgelegt sein; in der Maximalkonfiguration enthält sie das Äquivalent von 4.194.304 Kreuzungspunkten.

Steuerung des Schalters

Das CPU steuert den Schalter durch Einschreiben von Port- Nummern in die Quellenzeigerregister. Es gibt nur ein Quellenzeiterwertregister für jeden Port, wie voranstehend erläutert, unter Bezug auf Fig. 2. TABELLE VIII QUELLENZEIGERWERTREGISTER Bit: Byte (frei) Quelle: Port-Nummer Leitungsauswahl
Diese Register sind Teil der voranstehend beschriebenen Portschnittstellenstruktur; die Bytes #$B und A sind freies RAM.

Quellenzeiger

Jeder Quellenzeiger ist 12 Bit lang und teilt ein Wort mit der Verzweigungsleitungs (Abschwächungs-) Steuerung. Der Inhalt des Quellenzeigerregisters gibt die Port-Nummer der Quelle der Sprache oder der Daten an, die von dem Gerät an dem Port empfangen wird, welchem das Register gehört. Das Bit #$F des Quellenzeigers wird ignoriert, da die höchste Port-Nummer 2.047 ($7FF) ist.
Die Quelle für jeden Port kann jeder Port sein, einschließlich er selbst, unabhängig für jeden Port. Das Ziel für einen Port wird nur indirekt festgelegt, nämlich dadurch, daß irgendein Port oder irgendwelche Ports so eingestellt werden, daß sie ihn als Quelle haben; jeder Port kann an jede Anzahl von Ports oder keinen senden.
Die meisten Sprachverbindungen sind konventionelle Zwei- Wege-Gespräche, bei welchen die Quelle für jede Partei die andere Partei ist, aber es sind auch gewisse andere Konfigurationen nützlich; wenn beispielsweise eine Partei einen Wählton oder Ruhe empfängt und an einen Berührungston-Dekodierer [Touch-Ton T.M, AT&T] sendet, haben wir eine Kette, und wenn mehrere Parteien einem Besetztton zuhören, haben wir eine Sendung. Eine Konfiguration, in welcher jeder Port in einem Satz seinem Vorgänger in dem Satz zuhört (der erste Port hört dem letzten zu), ist ein Ring und kann durch ein Paketdaten- Netzwerk verwendet werden.

Schaltbare Abschwächung (PAD)

Ein Abschwächer ist in dem Sprachpfad von dem Schalter zu jedem Fernsprechgerät vorgesehen. Der Abschwächer wird unabhängig aus einem Satz von sechzehn für jeden Port ausgewählt durch die vier Bits des Leitungsauswahlregisters benachbart dem Quellenzeiger.
Ein Wert von Null wählt eine Nullabschwächung für Sprache und Transparenz für Daten aus; die anderen fünfzehn Abschwächer sind verfügbar für die Behandlung von Abschwächungsplänen und Tonpegeln. Die Abschwächer beeinträchtigen nicht das Polaritätsbit des PCM, sondern nur die sieben Größen-Bits, und sollen nicht für irgendetwas anderes als PCM-Gespräche verwendet werden.
Die Abschwächer in dem TSU-Prototyp sind für ein Verstärkungsgesetz gedacht und weisen die nachstehend angegebenen Verluste auf: LEITUNGSWERTE Leitung Verlust ** [** = nicht programmiert, nicht verwenden]
Jeder Abschwächer ist äquivalent einer Kombination eines idealen Dekodierers, eines linearen Abschwächers, und eines idealen Kodierers, wird jedoch implementiert durch eine Tabelle des Ausgangszeichens als Funktion des Eingabezeichens, welche in einen bipolaren Nur-Lese- Speicher enthalten ist, dem PAD PROM. Die Tabellen in dem PAD PROM können unabhängig programmiert werden, für jeden Abschwächungswert (oder Verstärkungswert, falls erforderlich), und für entweder eine Verstärkungs-Gesetz- oder A-Gesetz-PCM, oder für eine Wandlung zwischen Gesetzen durch die im Anhang D angegebenen Prozeduren.

Implementierung

TCU ist ein einfacher Zeitschlitzwechsler: die PCM- und Datenzeichen von sämtlichen Ports werden zusammen gemultiplext, in dem Quellenspeicher (SS&sup0;-SS³) gespeichert, aus diesem zurückgeholt entsprechend der Adressen, die in dem Adressenspeicher (A&sup0;-A³) gehalten werden, und über einen Demultiplexer zurück an die Ports geschickt. Jedem Port gehört eine Zelle in jedem Speicher; der Adressenspeicher präsentiert sich dem CPU als der Array der Quellenzeigerregister, jedoch kann der Quellenspeicher nicht durch das CPU adressiert werden.

Vier-Modul-T-Schalter

Der vorliegende Schalter für 2.048 Ports wurde implementiert als ein Satz von vier Modulen von 512 Ports zur Erleichterung der Konstruktion, und so, daß die vollen Kosten des großen Schalters nicht durch kleinere Systeme getragen werden müssen.
Der Quellenspeicher in einem einfachen T-Schalter muß 8.000 Zeichen pro Sekunde für jeden Port sowohl schreiben als auch lesen, so daß der Quellenspeicher in einem Schalter für 2.048 Ports mit 2*2.048*8.000 oder 32.768.000 Bytezyklen pro Sekunde laufen muß. Statt zu versuchen, ein einziges RAM bei dieser enormen Geschwindigkeit zu betreiben, haben wir uns entschieden, vier Quellenspeicher parallel arbeiten zu lassen, von denen jeder 512 Ports bedient, und jeden Quellenspeicher 32 Bit breit auszubilden, so daß in ihn vier Probenwerte gleichzeitig eingeschrieben werden können. Jeder Quellenspeicher weist seinen eigenen Adressenspeicher auf; der aus dem Adressenspeicher ausgelesene Zeiger adressiert eines der 512 Wörter in dem Quellenspeicher und wählt einen Probenwert aus den vier Werten in dem Wort durch einen Multiplexer aus.
Sowohl die Quellenspeicher als auch die Adressenspeicher sind aus 2149-RAM-Chips und 74LS374-Pipeline-Registern aufgebaut und laufen bei 1.024 Zyklen pro Rahmen mit einer komfortablen Toleranz (bei 8.192 MHz mit Zyklen von 122 ns). In jedem Rahmen weist der Quellenspeicher 512 Schreibzyklen für vier Probenwerte und 512 Lesezyklen für einen Probenwert auf, und jeder Adressenspeicher weist 512 Adressenlesezyklen und 512 Zyklen auf, die dem CPU-Zugriff gewidmet sind, die durch die Prozessorschnittstelle gesteuert werden und lesbar oder schreibbar sein können, jedoch meist nichts tun. Jeder der vier Adressenspeicher weist 1.024 Wörter mit 16 Bits auf; das gesamte RAM ist für die CPU-Schnittstelle verfügbar, aber es werden nur 512 Wörter zum Adressieren des Quellenspeichers verwendet. Jedes Adressenwort weist ein freies Bit auf, 11 Bits für den Quellenzeiger, und 4 Bits für die Leitungskontrolle, die an das PAD-ROM mit dem Probenwert von dem Quellenspeicher übergeben werden.
Dieser Speicher weist viermal soviel RAM-Chips auf wie in einem Schalter gefunden werden, der auf irgendeine andere Weise aufgebaut ist, jedoch sind die Kosten für RAM nicht hoch, und werden durch die Einfachheit, direkte Steuerung, und Modularität dieser Organisation gut ausgeglichen.

X-Bus-PCM-Bus

Der X-Bus, wie er in Fig. 3 dargestellt ist, wird nachstehend weiter beschrieben. Die PCM wird zwischen den Schaltmodulen auf einem 32 Bit breiten Bus übertragen, der bei 4.096 MHz arbeitet, der Rate der Quellenspeicher- Schreibzyklen. Dieser Bus ist mit sämtlichen Karten in der Ansprechsteuerung, abgesehen von der Fernsprechzeitgebereinheit verbunden und ist in vier Bytes aufgeteilt; damit die vier TSUs identisch sein können, sind die vier Bytes nicht gerade herüber verdrahtet, sondern werden zwischen den Paaren herumlaufend geteilt.
Jede Zeile in dem nachstehenden Diagramm repräsentiert ein Byte (acht Drähte); die offenen Zahlen stellen das TSU/SSU-Paar dar, welches die Drähte treibt, und die Zahlen in Klammern stellen die Bank für den Quellenspeicher dar, in welchem die Bytes gespeichert werden. TABELLE IX INTERNE BUSVERDRAHTUNG DES PCM Paar:
Die Steuerung des Selektors am Ausgang des Quellenspeichers wird durch zwei exklusive ODER-Gatter modifiziert, um die Kreuzverdrahtung zu korrigieren: TABELLE X BYTEAUSWAHL-LOGIKFUNKTION Quellen-Zeiger-MS-Bits (Paar) CDAD-1,2 (Paar) Bankauswahlbits (Byte)

SIGNALABTASTEREINHEIT

Die Signalabtastereinheit (SSU) stellt die Identifizierung, den Status, die Steuerung, und serielle Signalfunktionen für sämtliche Peripheriegeräte zur Verfügung, die an die Ports angeschlossen sind, sowie einen Mechanismus, der Drehwählimpulse sammelt oder Serviceanforderungen von den Peripheriegeräten feststellt.

Signalisierungsregister

Der SSU-Speicher erscheint dem Rufbearbeitungssystem (CPU) als acht Byte der voranstehend beschriebenen Port- Schnittstellenstruktur.
Sämtliche SSU-Register werden in der TCU und in einem Speicher gehalten, auf den von dem CPU unmittelbar zugegriffen werden kann, getrennt und jedem Port zugeordnet. TABELLE XI SIGNALISIERUNGSREGISTER-AUFBAU Bit: Byte Abtastregister-Speicherort Ausweiten Typ Steuerung AUS IN Status * Serviceanforderungsbit

Peripherieeinheiten

Die Bytes #$0 bis 5 (Status, IN, AUS, Steuerung, Typ und Ausweitung) repräsentieren Register der Peripheriegeräte; abgesehen von dem Serviceanforderungsbit findet durch die SSU keine Interpretation, Modifikation oder sonstige Bearbeitung irgendeines dieser Daten statt.

Serviceanforderungsbit

Das Bit #0 des Bytes #$0 von jedem Fernsprechgerät, das niedrigstwertige Bit von Status, wird Serviceanforderung (SRQ) genannt; Das SRQ-Bit, und zwar nur dieses Bit, wird durch die nachstehend beschriebene Abtasterfunktion überwacht.
Die Port-Peripheriegeräte sind so angeordnet, daß sich dieses Bit ändert, immer wenn eine signifikante Änderung des Zustands des Peripheriegeräts auftritt, und so, daß 0 bedeutet Leerlauf, aufgehängt, außer Betrieb, oder "unzufrieden", und 1 bedeutet aktiv, abgehoben, im Betrieb oder "glücklich".

Typ-Byte

Das Byte #$4 (Typ) wurde für die Geräteidentifizierung reserviert und muß von jedem Fernsprechperipheriegerät geliefert werden; von dem Muster der Bits in diesem Byte wird erwartet, daß es einzigartig für jede Art eines Peripheriegerätes ist.
Der Wert des Typs ist normalerweise konstant für eine vorgegebene Einheit, kann jedoch Bits umfassen, die wahlweise Konfigurationen anzeigen, wenn dies geeignet erscheint.
Die Werte sämtlich Null ($00) und sämtlich eins ($FF) vom Typ sind durch Festlegung für leere Schlitze bzw. kurzgeschlossene Busse reserviert.

Andere Register

Die Bedeutung sämtlicher anderer Bits in diesem Byte kann durch das bestimmte Gerät festgelegt werden, welches an dem entsprechenden Port angeschlossen ist, und ist in dem Spezifikationsdokument für das Port-Peripheriegerät angegeben.
Analoge Fernsprech-Peripheriegeräte dürfen jede Definition der Bytes für IN, AUS, und Ausweitung weglassen; jede Einheit, die keine andere Angabe macht, ignoriert die Bytes für AUS und Ausweiten, und reproduziert die Typ- Information in dem Byte für IN.

Unbenutzte Ports

Ein voller Satz an Signalisierungsregistern ist für jede Geräteadresse vorgesehen, einschließlich derer, die der Konferenz- und Toneinheit zugeordnet sind, welche keine Signalisierungsfunktionen aufweist.
Bei allen Ports, bei welchen kein Gerät an die Signalisierung angeschlossen ist, kann angenommen werden, daß Status, IN und Typ sämtlich Null sind; daß Steuerung, AUS und Ausweitung keine Wirkung haben; und daß die Abtastfunktionen so wie beschrieben arbeiten, jedoch nur Zeitauflauf-Berichte und Störflankenberichte erzeugen können, da SRQ immer 0 sein wird.
In dem TTIS wird das Signalisieren für Geräteadressen #0 - 31 (Töne) von den Systemalarmfunktionen (Stromversorgungs- und Alarmplatine) verwendet, und das Signalisieren für die Geräteadressen #32 - 63 (Töne) und 64 - 127 (Konferenz) ist nicht an irgendetwas angeschlossen.

Abtastung

Sämtliche Teile des gesamten TTIS-Signalisierungssystems arbeiten kontinuierlich mit 500 Zyklen pro Sekunde; jede Funktion wird einmal für jeden Port in jedem Zyklus von zwei Millisekunden ausgeführt (mit der Ausnahme von IN & AUS, die zweimal pro Zyklus durchgeführt werden).
Der Signalisierungszyklus wird auch als ein "Superrahmen" bezeichnet und fällt mit einem Satz sechzehn aufeinander folgender PCM-Rahmen zusammen. Die verschiedenen Funktionen für die mehreren Ports können an unterschiedlichen Zeiten in dem Zyklus durchgeführt werden, mit einem Schema für solche Funktionen, die keinen Teil des Korrekturkonzepts bilden, und dies ist hier nicht beschrieben.

Steuerung, AUS und Ausweitung

Die Bytes #$2, 3 und 5 werden aus dem RAM durch die SSU ausgelesen und in jedem Superrahmen an die Port- Peripheriegeräte geschickt. Die SSU schreibt niemals in die Bytes hinein, aber das CPU kann sie auslesen; die gelesenen Daten sind die Daten, die zuerst durch das CPU eingeschrieben wurden.

Status, IN und Typ

Die Bytes #$0, 1 und 4 werden von den Port- Peripheriegeräten empfangen und in das RAM durch die SSU in jedem Superrahmen eingeschrieben. Das CPU kann in diese Bytes schreiben, die SSU allerdings liest niemals aus ihnen und überschreibt sämtliche Bytes in jedem Zyklus von zwei Millisekunden.

Serielles Signalisieren

Das AUS-Byte wird gelesen und zweifach geschickt, und das IN-Byte wird empfangen und zweifach geschrieben, durch die SSU in jedem Zyklus von zwei Millisekunden. Das AUS-Byte kann durch die gemeinsame steuer-Serviceeinheit beschrieben und das IN-Byte durch diese gelesen werden.

Das ABTAST-Register

Die Bytes #$6 und 7 steuern und überwachen verschiedene Funktionen, die das SRQ-Bit bearbeiten, welches von den Peripheriegeräten empfangen wird, und werden als das Abtastregister bezeichnet. Wie voranstehend erläutert, steuert das Abtastregister eine Zustandseinrichtung und speichert, in Reaktion auf den Port, einen den Portstatus anzeigenden Wert.
Das Abtastregister wird durch die SSU sowohl beschrieben als auch gelesen und soll durch das CPU sowohl beschrieben als auch gelesen werden. Die normale Verwendung dieses Registers ist wie folgt:
1. das CPU schreibt ein bestimmtes 16-Bit-Muster in das Abtastregister, um eine bestimmte Funktion zu initialisieren und freizuschalten;
2. die SSU führt die Funktion durch;
3. die SSU signalisiert, daß die Funktion fertig ist, durch Eingabe ihrer Port-Nummer in die TTU-FIFO- Warteschlange (vgl. Kapitel 2);
4. und das CPU liest die Ergebnisse aus dem Abtastregister.
Durch das CPU zu dem Status-Byte hinzugeschriebene Daten beeinflussen nicht die Abtastregisterfunktion auf irgendeine Weise.

Lese/Schreibvorgang

Die Logik, welche die Funktionen des Abtastregisters implementiert, wird durch Hultiplexen zwischen Modulen von 512 Geräten geteilt; der vorhergehende Zustand wird aus dem RAM gelesen, der geeignete nächste Zustand wird durch die Logik der Zustandseinrichtung festgelegt, die Portadresse wird - falls erforderlich - in das FIFO geschrieben, der nächste Zustand wird in das RAM zurückgeschrieben, und dieser Vorgang wird einmal für alle Ports in jedem Signalisierungszyklus wiederholt.
Die SSU benötigt 2,7 µs, um jedes Abtastregister zu lesen, aktualisieren, zu berichten und erneut zu beschreiben; dieser Vorgang kann nicht durch das CPU unterbrochen werden und erscheint vollständig ununterteilbar und praktisch augenblicklich. Die Wahrscheinlichkeit, ein Abtastregister in der Mitte seiner Aktualisierung zu treffen, beträgt nur 1 : 819,2 (0,0012).
Wenn das CPU zufällig in das Abtastregister während dessen Verarbeitung einschreibt (nach dem Lesen und vor dem erneuten Einschreiben), so überschreibt der berechnete nächste Zustand nicht die durch das CPU eingeschriebenen Daten; in der Wirkung überschreiben die Daten des CPU die Aktualisierung. Im normalen Gebrauch wird das gesamte Wort mit einem einzigen Zugriff geschrieben, aber ein Schreiben in eines der Bytes unterdrückt das erneute Einschreiben beider Bytes, wenn es während einer Aktualisierung erfolgt.

Abtaststeuerbits

Die fünf höchstwertigen Bits des Abtastregisters steuern alle Abtasterfunktionen. TABELLE VII ABTASTSTEUERBITS Bit: Abtastung freischalten FIFO-Marke Modenauswahl Dauerzustand

Abtastung freischalten

Das Bit #$F (EN) kann auf 0 zurückgesetzt werden, um die Abtastregisterfunktionen zu sperren, und muß auf 1 gesetzt werden, um den Abtaster dafür freizuschalten, Berichte an das FIFO abzugeben; wenn der Abtaster den ausgewählten Zustand feststellt, gibt er die Adresse des Ports in das FIFO ein und setzt EN auf 0 zurück, um weitere Berichte zu verhindern.

FIFO-Marke

Das Bit #$E (WF) wird intern für die Behandlung des FIFO verwendet und sollte auf 0 zurückgesetzt werden, wenn irgendeine Funktion initialisiert wird; WF wird durch die SSU auf 1 gesetzt, wenn ein Bericht an das FIFO abgegeben werden soll und das FIFO entweder voll oder nicht freigeschaltet ist.
Ist WF=1, so versucht die SSU, an das FIFO in jedem Zyklus zu berichten; in dem ersten Zyklus, in welchem sich herausstellt, daß das FIFO sowohl freigeschaltet und nicht voll ist, berichtet die SSU die Portadresse an das FIFO, wobei der verzögerte Berichtsindikator gesetzt ist (FIFO- Bit W=1), und setzt WF auf 0 zurück. Der Betriebsablauf von WF wird nicht durch irgendein anderes Bit in dem Abtastregister beeinflußt.

Moden-Auswahl

Die Bits #$D und C (F1 und F0) wählen den Betriebsmodus aus, sowie die Konfiguration und die Bedeutung der Bits #$A bis 0, des Abtastregisters.
Vier Moden können ausgewählt werden, jedoch haben bei der bevorzugten Ausführungsform nur drei eine Verwendung.

Dauerzustand

Das Bit #$B (SS) ist die entprellte Version von SRQ; dieses Bit weist dieselbe Polarität und Bedeutung auf wie die, die durch das installierte Peripheriegerät dem Bit #0 seines Status gegeben wird.
Änderungen im Status des Peripherigerätes werden verzögert und können durch den Entprellmechanismus sogar ignoriert werden, dessen Betriebsablauf von dem ausgewählten Modus abhängt.

Modus 00 - Flankendetektor

Sind F1, F0 = 00, so steuert das Abtastregister einen variablen Entpreller, der dann, wenn er freigeschaltet ist, das Auftreten einer Änderung bei SRQ berichtet.
Der Flankendetektor kann entweder eine "Flanke" oder einen "Impuls" berichten, also entweder die erste Änderung von SRQ oder die korrespondierende zweite, komplementäre Änderung.
In diesem Modus ist die Bedeutung des Bits #$A bis 0 wie folgt: TABELLE XIII ABTASTREGISTER - FLANKENDETEKTORMODUS Bit: Probenwerte INTEGRATOR Probenwerte GRENZE FLANKE

Integrator

Die Bits #$A bis 6 (I4 - I0) sind ein binärer Aufwärts/Abwärts-Zähler mit fünf Bit, der SRQ filtert; das Ergebnis der Entprellung wird in SS aufgezeichnet. Der Integrator zählt herunter, wenn SRQ=0 ist, und herauf, wenn SRQ=1 ist, wird alle 2 ms aktualisiert, läuft so lange wie der Modus 00 ausgewählt ist, und ist unabhängig von EN.
Der Bereich des Integrators wird durch Grenze gesteuert: der minimale Zählwert ist Null, und der maximale Zählwert ist gleich dem Wert, der in Grenze eingestellt ist (und der auch Null sein kann). Ist SRQ=0 und ist Integrator gleich 0, dann wird SS auf 0 zurückgesetzt, und der Integrator bleibt 0. In entsprechender Weise wird, wenn SRQ=1 und der Integrator gleich Grenze ist, SS auf 1 gesetzt, und der Integrator bleibt gleich Grenze.
Wird der Integrator auf einen höheren Wert als Grenze gesetzt, so zählt er herauf und herunter, bis er entweder von 31 oder 0 aus überfließt, oder herunterzählt, so daß er gleich Grenze ist, und nimmt dann seinen normalen Betrieb auf.
Wird Grenze auf 5 gesetzt, so arbeitet der Integrator so, wie bezüglich des Modus 01 nachstehend beschrieben ist, jedoch befinden sich die Bits in unterschiedlichen Positionen in dem Register.

Grenze

Die Bits #5 bis 1 (L4-L0) sind ein statisches 5-Bit- Register, welches dadurch die Geschwindigkeit des Integrators einstellt, daß dessen Zählbereich gesteuert wird; die Anzahl aufeinander folgender Probewerte, die gezählt werden, bevor SS sich ändert, ist gleich dem binärgewichteten Wert von Grenze. Grenze wird nicht durch die SSU modifiziert.
Sämtliche Werte in dem Bereich von 0 bis einschließlich 31 sind gültig; die Verzögerung von einer prellfreien Änderung von SRQ zur Änderung von SS kann auf jeden Wert zwischen 0 und 31 Probenwerten (0 bis 62 ms) eingestellt werden, in Erhöhungsschritten von einem Probenwert (2 ms). Wenn Grenze auf Null gesetzt ist, dann ist SS gleich SRQ, und Änderungen werden erkannt mit nur der statistischen Verzögerung von 0-2 ms, die für die Abtastung eigentümlich ist.

Flanke

Das Bit #0 (E/P) wählt den Bericht bei der ersten (E/P=1) oder zweiten (E/P=0) Änderung von SS aus.
Wenn SS durch den Integrator geändert wird, entweder von 1 auf 0 oder von 0 auf 1, dann wird, wenn EN=E/P=1 ist, die Portadresse an das FIFO berichtet, und EN wird auf 0 zurückgesetzt, oder, falls E/P=0 ist, wird E/P auf 1 gesetzt.

Initialisierung

Wenn F1=0 und F0=0 ausgewählt wird, so sollte SS auf gleich SRQ gesetzt werden, und der Integrator sollte auf Null gesetzt werden, wenn SS=0 ist, oder gleich Grenze, wenn SS=1 ist; anderenfalls wird eine Störflanke oder zu frühe Flanke ermittelt.
Wenn der Modus 00 mit einer geeigneten Grenze gelaufen ist, kann er durch Setzen von EN auf 1 erneut freigeschaltet werden, wobei wahlweise E/P auf 0 gesetzt und keine weiteren Bits gestört werden.

Beispiele:

1. Schnelles Entprellen von vier Millisekunden, abgenommen und Warten auf aufgelegte Flanke; Bit Wert
2. Ringverlauf mit Entprellung von dreißig Millisekunden, aufgelegt und Warten für abgenommene Flanke; Bit Wert

Modus 01 - Wählimpulskollektor

Durch irgendeine Änderung von SS wird der Zeitgeber auf 0 zurückgesetzt, selbst wenn EN=0 ist, so daß das Auftreten eines Impulses nach Beendigung der Ziffernaufnahme - ein Fehlerzustand - aus dem Inhalt des Zeitgebers ermittelt werden kann.
Sind F1, F0 = 01, so nimmt das Abtastregister einen Wählimpuls von einem üblichen Drehtelefon oder einem äquivalenten Gerät auf. Der Wählimpulskollektor berichtet eine vollständige Ziffer, wenn ein Gabelblitz oder ein Einhängen ermittelt wird, oder bei einem Ziffernüberlauf, und berichtet wahlweise den Beginn des Wählens.
Die Leistung dieser Einrichtung in bezug auf die RS-464- Spezifikation ist durch den Graphen im Anhang E gezeigt.
In diesem Modus ist die Bedeutung der Bits #$A bis 0 wie folgt: TABELLE XIV ABTASTREGISTER - WÄHLIMPULS-KOLLEKTORMODUS Bit: Proben INTEGRATOR Millisekunden ZEITGEBER Impulszählung ZIFFER
Es wird darauf hingewiesen, daß das Bit #4 (*) zwei unabhängige Funktionen aufweist.

Integrator

Die Bits #$A bis 8 (I2-I0) sind ein binärer Aufwärts/Abwärtszähler mit 3 Bit, der SRQ entprellt; das Ergebnis der Integration wird in SS aufgezeichnet und dazu verwendet, die Ziffern- und Zeitablaufzähler zu steuern.
Der Integrator zählt herunter, wenn SRQ=0 ist, und herauf, wenn SRQ=1 ist, folgt einer Sequenz mit sechs Zuständen mit einem Minimalzählwert von 0 und einem Maximalzählwert von 5, und läuft kontinuierlich so lange, wie der Modus 01 ausgewählt ist, abhängig von EN.
Wenn der Integrator auf 6 oder 7 gesetzt wird, setzt er das Heraufzählen und Herunterzählen fort, bis er entweder von 7 oder 0 aus überfließt oder auf 5 herunterzählt, und nimmt dann seinen normalen Betrieb auf. Abgesehen von der festen Grenze und der unterschiedlichen Position der Bits arbeitet der Integrator so, wie dies für den Modus 00 beschrieben wurde.
Da SRQ mit 500 Hz abgetastet wird und SS sich bei der sechsten Zählung ändern kann, wird eine rauschfreie Änderung mit einer Verzögerung von 10 bis 12 Millisekunden erkannt. Eine Änderung eines geräuschbehafteten Eingangssignals wird mit einer größeren Verzögerung erkannt, abhängig von dem Ausmaß des Rauschens; jeder "falsche" Probenwert muß durch einen "wahren" Probenwert korrigiert werden und fügt daher der Erkennungsverzögerung 4 ms zu.

Zeitgeber

Die Bits #7 bis 4 (T3-T0) sind ein binärer Zähler mit 4 Bit, der die Ziffernsammlung beendet, wenn innerhalb eines voreingestellten Intervalls keine Impulse empfangen werden.
Der Zeitgeber wird auf Null zurückgesetzt immer dann, wenn SS durch den Integrator geändert wird, und zählt dann 100 Hz für die Dauer des folgenden Unterbrechungs- oder Einschaltintervalls, abgesehen dann, wenn EN=0 oder Ziffer=0 ist; der Zeitgeber erkennt eine Pause zwischen den Ziffern oder ein Gabelblitzen, wenn er auf 15 heraufzählt (sämtlich eins, $F), was 150±6 ms erfordert, und dann wird die Geräteadresse an das FIFO berichtet, EN wird auf 0 zurückgesetzt, und falls SS=0 ist (aufgelegt, Unterbrechung), dann wird auch der Wert für Ziffer auf Null gesetzt, um einen Gabelblitz oder das Aufhängen anzuzeigen.
Die von dem Zeitgeber gezählten Impulse sind nicht mit SRQ oder SS synchronisiert, so daß eine gewisse Willkür in seinem Zeitablauf auftritt; ein Intervall von weniger als 144 ms wird als ein Wählimpuls gezählt, ein Intervall von mehr als 156 ms wird als eine Pause zwischen Ziffern oder ein Gabelblitzen erkannt, und ein Intervall zwischen 144 und 156 ms kann auf die eine oder andere Weise interpretiert werden.
Der Zeitgeber zählt nicht, wenn EN=0 ist oder wenn Ziffer=0 ist; ist EN=0, so hat der Ziffernkollektor seine Funktion beendet und kann auf Service warten; wenn Ziffer=0 ist, so wartet der Ziffernkollektor auf den ersten Impuls, für den kein Zeitablauf vorgesehen ist, und das Bit 1 des Zeitgebers (TO) hat eine unterschiedliche Funktion.

Wähltonauslösung

Das Bit #4 (TO) schaltet die Erzeugung eines Extraberichts an das FIFO zu Beginn des Wählens frei; dieser Bericht zeigt an, daß der Wählton entfernt werden kann, nur zur Information dient, und nicht die Ziffernaufnahme beendet. T0 bedeutet "Wähltonauslösung" nur dann, wenn EN=1 und Ziffer=0 ist, und wird auf Null zusammen mit T1 bis T3 immer dann zurückgesetzt, wenn eine Flanke festgestellt wird.
Wenn der Integrator SS ändert, wenn T0=1, EN=1, und Ziffer=1 ist, dann wird die Adresse des Ports in das FIFO eingegeben, und der Zeitgeber (T0-T3) wird auf Null zurückgesetzt, jedoch bleibt EN auf 1 eingestellt, und die Ziffernaufnahme geht weiter. Wenn der Ziffernkollektor in dem aufgelegten Zustand initialisiert wird, so wird der zusätzliche Bericht erzeugt, wenn das Peripheriegerät abgenommen wird, jedoch beginnt der Zeitgeber nicht mit seiner Zählung, bis Ziffer inkrementiert wird, an der nächsten Gabelauflegungsflanke.

Ziffer

Die Bits #3 bis 0 (D3-D0) sind ein Binärzähler von 4 Bit, der die Wählimpulse zählt; ist EN=1, so wird Ziffer inkrementiert, wenn der Integrator SS von 1 auf 0 ändert, also an der Vorderflanke jedes Unterbrechungsimpulses.
Ziffer muß auf Null initialisiert werden, wird nicht inkrementiert, wenn EN=0 ist, und wird durch die SSU nur dann zurückgesetzt, wenn der Zeitgeber einen Gabelblitz oder ein Aufhängen feststellt.
Ziffer zählt höchstens 15 Impulse; wenn ein sechzehnter Impuls ermittelt wird, bleibt Ziffer auf einem Wert gleich 15, die Geräteadresse wird an das FIFO berichtet, EN wird auf 0 zurückgesetzt, um die Ziffernaufnahme zu beenden, und der Zeitgeber geht auf Null, um einen Überlauf anzuzeigen.

Initialisierung

Wenn F1=0 und F0=1 ausgewählt werden, so sollte SS auf SRQ gesetzt werden; der Integrator sollte auf 0 gesetzt werden, wenn SS=0 ist, oder auf 5, wenn SS=1 ist; der Zeitgeber sollte auf 1 gesetzt werden, wenn der Zähltonauslösungsbericht gewünscht ist, und sonst auf 0 zurückgesetzt werden; und Ziffer muß auf 0 zurückgesetzt werden.
Die Standard-Initialisierung für den Ziffernkollektor ist: Bit Wert
Ist * die Vorderflanke, so ist ein Bericht gewünscht ($9D10), und sonst 0 ($9D00).

Interpretation

Der Schleifenzustand bei der Beendigung kann aus dem Inhalt der Ziffern-Bits #3-0: ermittelt werden:
* Ziffer = 0: aufgelegter Zeitablauf - Gabelblitz oder aufgehängt
* Ziffer > 0: abgehobener Zeitablauf - Ziffer gültig
Der Ziffernkollektor unterscheidet nicht zwischen Gabelblitz und Aufhängen; für diesen Zweck wurde der Gabeldiskriminator vorgesehen.
Das Auftreten eines zusätzlichen Impulses nach der gewählten Ziffer kann aus dem Inhalt des Zeitgebers - Bits #7-4 - ermittelt werden:
* Zeitgeber = 15: Normal - keine zusätzlichen Impulse,
* Zeitgeber = 0: Überlauf - Flanke nach Zeitablauf oder dem sechzehnten Impuls.
Bei Beendigung steht der Zeitgeber entweder auf 0 oder auf 15 ($F); andere Werte treten nur im Betrieb auf, oder beim Einschreiben durch das CPU.

Modus 10 - Gabeldiskriminator

Sind F1, F0 = 10, so steuert das Abtastregister einen einfachen Zeitgeber, der nach einem voreingestellten Intervall oder bei Feststellung einer Flanke einen Bericht abgibt, je nachdem, was zuerst passiert.
In diesem Modus ist die Bedeutung der Bits #$A bis 0 wie folgt: TABELLE XV ABTASTREGISTER - GABELDISKRIMINATORMODUS Bit: Proben INTEGRATOR Millisekunden ZEITGEBER

Integrator

Die Bits #$A bis 8 (12-10) sind ein binärer Aufwärts/Abwärtszähler mit 3 Bit, der SRQ entprellt und das Ergebnis in SS aufzeichnet; der Integrator arbeitet so, wie dies im Abschnitt 4.2.5 1 für den Modus 01 beschrieben wurde, und läuft kontinuierlich so lange, wie der Modus 19 ausgewählt ist, unabhängig von EN.
Wenn der Integrator SS ändert (entweder von 1 -> 0 oder von 0 -> 1), wenn EN=1 ist, dann wird die Geräteadresse an das FIFO berichtet, und EN wird auf 0 zurückgesetzt.

Zeitgeber

Die Bits #7 bis 0 (T7-T0) sind ein 8-Bit-Zähler, der 100 Hz zählt, wenn EN=1 ist. Wenn der Zeitgeber von $FF auf $00 überfließt, wird die Geräteadresse an das FIFO berichtet, und EN wird auf 0 zurückgesetzt.
Ist der Zeitgeber auf 255 ($FF) eingestellt, so tritt ein Bericht innerhalb von 10 ms auf; ist der Zeitgeber auf 1 voreingestellt, so tritt der Zeitablaufbericht nicht vor 2.540 bis 2.550 Sekunden auf. Der Zeitgeber sollte ursprünglich nicht Null sein, da dies ein zweifelhaftes Ergebnis ergeben würde, wenn nämlich sofort eine Flanke festgestellt würde.
Der Zeitgeber wird nicht durch die SSU zurückgesetzt und zählt nicht zur selben Zeit, zu welcher SS sich ändert, oder wenn EN=0 ist.

Initialisierung

Wenn F1=1 und F0=0 ausgewählt ist, so sollte SS gleich SRQ gesetzt werden; der Integrator sollte auf 0 gesetzt werden, wenn SS=0 ist, oder auf 5, wenn SS=1 ist, und der Zeitgeber sollte auf das Zweier-Komplement der ganzen Zahl eingestellt werden, die dem Produkt von 100 Hz und der gewünschten Zeitgrenze am nächsten kommt.

Beispiel:

Gabelblitz/Aufhängungs-Unterscheidung - Telefon abgenommen, Zeitgeber auf 750 ms eingestellt: Bit Wert (dezimal 75 = 0100 1011 binär, $4B dezimal -75 = 1011 0101 binär, $B5)

Interpretation

Ausgenommen, wenn der Zeitgeber ursprünglich auf Null gesetzt und sofort eine Flanke festgestellt wird, kann der Grund der Beendigung aus dem Inhalt des Zeitgebers - Bits #7-9 ermittelt werden:
* Zeitgeber = 0: Zeitablauf - keine Änderung von SRQ,
* Zeitgeber > 0: SRQ-Änderung - kein Zeitablauf.
Die verstrichene Zeit kann dadurch erhalten werden, daß der Anfangswert des Zeitgebers von seinem Endwert subtrahiert wird, und die verbleibende Zeit kann als das Zweier-Komplement des endgültigen Werts des Zeitgebers erhalten werden.

Modus 11 - frei

Sind F1, F0 = 11, so hat das Abtastregister keine nutzbare Funktion; dieser Modus wurde für zukünftige Anforderungen reserviert.
Bei der vorliegenden Implementation gilt folgendes: ist EN=1, so wird die Geräteadresse an das FIFO berichtet, und EN wird auf 0 zurückgesetzt, der Integrator arbeitet wie in den Moden 01 und 10, und die Bits #7 bis 0 haben keine Bedeutung, sondern können als RAM gelesen und beschrieben werden.
In diesem Modus ist die Bedeutung der Bits #$A bis 0 wie folgt: TABELLE XVI ABTASTREGISTER - FREIER MODUS Bit: (frei) Probenwerte INTEGRATOR
Das erfindungsgemäße Prinzip, welches hier beschrieben wurde, kann mit sämtlichen geeigneten Datensystemen in der Praxis ausgeführt werden, seien sie momentan erhältlich oder erst in der Zukunft. Die hier beschriebenen Datensystemkonzepte zur Implementierung dieser erfindungsgemäßen Grundlagen sollten nicht so verstanden werden, daß sie diese Grundlagen der Erfindung begrenzen. Darüber hinaus wurden Einzelheiten der Implementierung des Systems weggelassen, da sie vermutlich Fachleuten auf diesem Gebiet wohlbekannt sind.

Claims

1. Verfahren zum Ermitteln und Berichten des Auftretens eines zufälligen Ereignisses in Peripherieeinheiten, die mittels jeweiliger Ports angeschlossen sind und durch ein Zeitmultiplex-Abtastscheina angesprochen werden,

gekennzeichnet durch die Schritte:

(a) Erzeugen eines Taktsignales;

(b) auf das Taktsignal hin Anschließen der Ports und von Signalgebungsinformation, die an den Ports erzeugt wird, gemäß dem Abtastschema, an einen Zentralspeicher;

(c) Speichern der Signalgebungsinformation, die an den Ports gemäß dem Abtastschema erzeugt wurde, in dem Zentralspeicher;

(d) auf die Signalgebungsinformation hin, welche ein zufälliges Ereignis an einem der Ports anzeigt, Speichern der Identifikation des jeweiligen Ports, welcher das Ereignis erzeugt, in dem Zentralspeicher, oder Antworten auf die Signalgebungsinformation.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es den Schritt einschließt:

(e) Aufbauen einer Prioritätsreihenfolge in der Zentralspeichereinrichtung, um den Ports zu antworten.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es den Schritt einschließt:

(f) Empfangen eines Anweisungscodes für einen jeweiligen Port,

und dadurch, daß Schritt (d) den Schritt einschließt:

(g) auf den Anweisungscode hin Antworten auf das Zufallsereignissignal, oder Speichern der Portidentifikation in der Speichereinrichtung.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß Schritt (f) den Schritt einschließt:

(h) Vorsehen eines jeweiligen Anweisungscodes für jeden jeweiligen Port, und auf das Abtastschema hin, Verbinden einer Logikeinrichtung mit dem Anweisungscode, um den Betrieb der Logikeinrichtung auf die Signalgebungsinformation hin zu steuern.

5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß Schritt (e) den Schritt einschließt:

(j) Bestimmen des nächsten Zustandes des jeweiligen Ports auf die Signalgebungsinformation für einen jeweiligen Port hin,

sowie den Schritt

(k) Liefern eines modifizierten Anweisungscodes an die Registereinrichtung, welcher den nächsten Zustand anzeigt.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt (j) den Schritt einschließt:

(1) Speichern eines modifizierten Anweisungscodes, welcher den Portmodus anzeigt, auf die Signalgebungsinformation hin.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (c) den Schritt einschließt:

(c1) Wählen von Signalgebungsinformation, welche den Status einer Peripherieeinheit anzeigt, und

(c2) Speichern der gewählten Signalgebungsinformation in dem Zentralspeicher, um ein Bild des peripheren Status darzustellen.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt (c1) den Schritt einschließt:

(c3) Wählen der Signalgebungsinformation, welche eine Bedienungsanforderung von einer Peripheren anzeigt, und Identifizieren des Typs der Peripheren.

9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt (g) den Schritt einschließt:

(g1) Speichern der Antwort in dem Zentralspeicher, um ein Bild der von einer Peripherieeinheit empfangenen Antworten darzustellen.

10. Verfahren zum zufälligen Verbinden von Peripherieeinheiten, die mittels jeweiliger Ports mit einem System verbunden sind, mittels Zeitmultiplexverfahren, gekennzeichnet durch die Schritte:

(a) Vorsehen eines Zeitgebungstaktes zur Synchronisation;

(b) auf den Zeitgebungstakt hin Definieren eines Schemas von Abtastzyklen, um die Peripherieeinheiten wiederholt nach jeweiligen Daten oder Signalgebungsinformation abzutasten;

(c) auf Daten oder Signalinformation hin Identifizieren von Quellen und Adressenperipherieeinheiten, um Daten jeweils zu übertragen und zu empfangen;

(d) auf die Identifikation des Schrittes (c) hin Verbinden der Daten von den identifizierten Quellenperipherieeinheiten mit den identifizierten Adressenperipherieeinheiten; und worin der Schritt (d) des Verbindens den Schritt einschließt:

(e) Anordnen einer Stelle in einem Quellenspeicher, um die Daten der Quellenperipherieeinheit zu speichern, um für die Adressenperipherieeinheit zugänglich zu sein;

(f) Empfangen der abgetasteten Quellendaten an dem Quellenspeicher, und Speichern der Quellendaten an der angeordneten Stelle;

(g) auf das Abtastschema hin Zugreifen auf die Quellendaten an der angeordneten Stelle; und

(h) Liefern der Quellendaten an die Adressenperipherieeinheit.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt (d) des Verbindens den Schritt einschließt:

(i) Vorsehen einer Vielzahl von Adressenspeicherstellen für jeweilige Adressenperipherieeinheiten;

(j) Einschreiben eines Zeigerwertes entsprechend einer angeordneten Stelle in jeweilige der Adressenstellen; und

(k) Speichern der Quellendaten an der angeordneten Stelle.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (d) den Schritt einschließt:

(1) auf das Abtastschema hin Zugreifen auf die Quellendaten an der angeordneten Stelle entsprechend dem Zeigerwert für eine Übertragung zu der Adressenperipherieeinheit, die für die jeweilige Adressenstelle vorgesehen ist.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß es die Schritte einschließt:

(n) Einteilen der Peripherieeinheiten in Module, worin die Module eine Anzahl von Peripherieeinheiten aufweisen, welche geringer ist als die Gesamtzahl der Systemperipherieeinheiten;

(o) Vorsehen von Quellenspeicherstellen für im wesentlichen alle der Peripherieeinheiten für einen Zugriff durch die jeweiligen Peripherieeinheiten in dem Modul.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt (n) die Schritte einschließt:

(p) Einteilen der Peripherieeinheiten in Adressenmodule;

(q) Einteilen des Quellenspeichers in Quellenmodule, wobei jedes Quellenmodul eine Anzahl von Peripherieeinheiten aufweist, welche geringer ist als die Gesamtanzahl der Systemperipherieeinheiten;

(r) Vorsehen von Quellenspeicherstellen für im wesentlichen alle Quellenmodule für separate an die Adreßmodule.

15. Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch den Schritt

(s) Implementieren des Schrittes (1) nebeneinander für separate Adreßmodule.

16. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt (b) die Schritte einschließt:

(b1) Wählen von Signalgebungsinformation, welche den Status einer Peripherieeinheit anzeigt,

(b2) Speichern der gewählten Signalgebungsinformation in einem Zentralspeicher, um ein Bild des Status der Peripherieeinheit darzustellen.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt (b1) den Schritt einschließt:

(b3) Wählen der Signalgebungsinformation, welche eine Bedienungsanforderung von einer Peripheren anzeigt, oder Identifizieren des Typs einer Peripheren.

18. Verfahren nach Anspruch 17, gekennzeichnet durch den Schritt

(b4) auf die gewählte Signalgebungsinformation hin, welche ein zufälliges Ereignis an einer Peripherieeinheit anzeigt, Antworten auf die Signalgebungsinformation und Speichern der Antwort in dem Zentralspeicher, um ein Bild einer von einer Peripherieeinheit empfangenen Antwort darzustellen.