DD202223A5 - Zeitmultiplex-selbstwaehlvermittlungsanlage - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Zeitmultiplexvermittlungsanlage mit Steuerung durch Mikroprozessoren, die in einzelne Steuereinheiten (UC, UCP), Endgeraeteeinheiten (UT) und Markierer (MQ) aufgeteilt sind. Die Mikroprozessoren der Steuereinheiten sind miteinander und mit den Markierern ueber ein doppelt vorhandenes Informations-Austauschnetz (RIT) verbunden, vom seriellen Punkt-zu-Punkt-Typ, das nach dem Semaphor-Verfahren arbeitet. Der Zugriff wird auch von einem verdoppelten Verteiler (DR) ueberwacht. Bidirektionale Multiplexverbindungen (LX), deren Zeitkanaele auch nach dem Semaphor-Verfahren arbeiten, verbinden die Mikroprozessoren der Steuereinheiten (UC) mit den Mikroprozessoren der Endgeraeteeinheiten (UT) ueber das Austauschnetz (RX). Die Erfindung ist insbesondere auf die Telefon-Waehlvermittlung, aber auch auf die Durchschaltung von Datenleitungen und sonstigen Schaltkreisen anwendbar.

Description

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Titel der Erfindung ZEITMULTIPLEX-SELBSTWXHLVERMITTLUNGSANLAGE

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf eine Zeitmultiplex-Selbstwählvermittlungsanlage mit aufgeteiltem Steuerwerk, die insbesondere für die Durchschaltung von Schaltkreisen oder Teilnehmerleitungen eines Telefonnetzes oder eines Datennetzes verwendbar ist.

Charakteristik der bekannten technischen Lösungen

Zugleich mit dem Einzug großer und zuverlässiger Rechenanlagen in Telefonzentralen vor etwa zehn Jahren begann die Zentralisierung der Steuerfunktionen. Die Rechenanlagen ermöglichen nämlich die Echtzeitverarbeitung der Telefonvorgänge und lassen eine Software zu, die neue Dienstleistungen und umfangreiche betriebliche Möglichkeiten eröffnen.

Andererseits empfehlen sich Systeme mit aufgeteiltem Steuerwerk zunehmend wegen ihrer Anpassungsfähigkeit und ihrer Modularität; neue Faktoren, die in den letzten Jahren aufgetreten sind, sprechen besonders bei Zeitmultiplex-Selbstwählvermittlungsanlagen für ein verteiltes Steuerwerk. Hier sei etwa genannt :

-K adb 1939*0009

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- Das Auftauchen leistungsfähiger Mikroprozessoren, von zugeordneten LSI-Schaltkreisen und von Mitteln zur Entwicklung der Software für die Mikroprozessoren.

- Die Möglichkeit, das Vermittlungsnetz für die Herstellung der Steuerverbindungen auf digitalen multiplexierten Kanälen zu nutzen.

- Die Möglichkeit, für die Vermittlungsanlage .Übertragungsleitungen und Datendienste über Endstellen durchzuschalten, die von Mikroprozessoren gesteuert werden.

In diesen bekannten Systemen, bei denen mehrere Rechenanlagen zur Steuerung verwendet werden, sind diese Rechenanlagen oft über eine oder mehrere gemeinsame Busieitungen verbunden, an die außerdem eine gewisse Anzahl von gemeinsamen Datenquellen wie etwa periphere Speicher angeschlossen sind.

Diese Strukturen sind aber schwer zu steuern und recht verletzbar. Weiter ist die Anzahl der in einer Struktur verwendbaren Rechenanlagen sehr begrenzt. Daher ist eine solche Struktur nicht für eine Telefonzentrale brauchbar, die von einer größeren Gruppe von Mikroprozessoren gesteuert wird und die Endgeräteeinheiten mit Mikroprozessoren besitzt, da es notwendig sein kann, in diesem Fall, 30 oder mehr Prozessoren an hundert oder mehr Endgeräteeinheiten anzuschließen.

Ziel der Erfindung

Die Erfindung hat zum Ziel,eine Selbstwählvermittlungsanlage anzugeben, die von Mikroprozessoren gesteuert wird, welche untereinander über Botschaften in Dialog treten und weder einen Datenbus noch Datenquellen gemeinsam

nutzen. Ein anderes Ziel der Erfindung ist es, eine Vermittlungsanlage mit modularem Aufbau anzugeben, deren Bauteile eine berechnete und organisierte Redundanz besitzen, so daß Eingriffe in Notfällen außerordentlich selten notwendig werden.

Darlegung des Wesens der Erfindung

Dieses Ziel wird bei einer Zeitmultiplex-Selbstwählvermittlungsanlage mit einem Vermittlungsnetz, das in unabhängigen, von Markierern gesteuerten Ebenen organisiert ist,, mit Endgeräteeinheiten, die über Multiplexverbin-; düngen an das Vermittlungsnetz angeschlossen sind und die von Mikroprozessoren gesteuert werden, und mit einem Steuerwerk, das aus eine Steuerlogik enthaltenden allgemeinbar verwendbaren Mikroprozessoren und aus mit peripheren Geräten versehenen Mikroprozessoren besteht, dadurch erreicht, daß die Mikroprozessoren des Steuerwerks miteinander und mit den Markierern über ein Informationsaustauschnetz nach Art einer Serienverbindung von Punkt zu Punkt nach dem Semaphor-Verfahren verbunden sind, wobei der Zugriff zum Austauschnetz von einem Verteiler geregelt wird, daß die Mikroprozessoren des Steuerwerks an das Vermittlungsnetz über Multiplexverbindungen angeschlossen sind, deren Zeitkanäle nach dem Semaphor-Verfahren für die Steuerung der Mikroprozessoren der Endgeräteeinheiten benutzt werden und daß die Steuerlogik aus von den zugeordneten Mikroprozessoren unabhängigen Logikmaschinen gebildet wird.

Ausführungsbeispiel·

Die Erfindung wird nun anhand eines Ausführungsbeispiels mithilfe der Zeichnungen näh-er erläutert. Es zeigen

Fig. 1 ein allgemeines Diagramm einer Vermittlungsanlage mit einem Zeitmultiplex-Vermittlungsnetz gemäß der Erfindung;

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Fig. 2 ein Diagramm einer Einheit von Teilnehmer-Endgeräten;

Fig. 3 β in allgemeines Diagramm einer Ebene des Vermittlungsnetzes;

Fig. 4 ein allgemeines Schema eines Zeitmultiplex-Umschalters;

Fig. 5A das Schema eines Pufferspeicherschaltkreises aus Fig. 4;

Fig. 5B das Schaltbild eines Ausgangsverstärkers aus Fig. 4;

Fig. 6 die Prinzipdarstellungen der hauptsächlichen Schaltkreise eines Umschalters;

Fig. 7 das Schema eines Markierers und eines Zugriffsautomaten zu den Steuerverbindungen;

Fig. 8 ein Diagramm einer Steuereinheit;

Fig. 9 ein Diagramm einer Steuereinheit für periphere Datengeräte;

Fig. 10 ein vereinfachtes Schema einer Prozessorkarte der Steuereinheit ;

Fig. 11 ein vereinfachtes Schema der Verteiler, die den Zugriff zu den Austauschverbindungen zwischen den Prozessoren überwachen;

Fig. 12 ein vereinfachtes Schema eines Zugriffkopplers zu den Austauschverbindungen zwischen den Prozessoren;

Fig. 13 ein vereinfachtes Schema eines Zugriffskopplers zu Semaphorkanälen, die von den PCM-Verbindungen getragen werden.

Die Zeitmultiplex-Selbstwählvermittlungsanlage, die vereinfacht in Fig. 1 dargestellt ist, enthält folgende Elemente :

- Gruppen von Einheiten von Endgeräten GUT1 bis GUTm mit Teilnehmerendgeräten, analogen und digitalen Schaltkreisen und mit Hilf sendg.eräten zur Signalisierung, zur Ausgabe von Frei- und Besetztzeichen, für automatische Ansagedienste, für Leitungs- und Schaltkreisprüfung und für Konferenzschaltungen usw.

- Ein einstufiges zentrales Vermittlungsnetz, das in mehrere unabhängige Ebenen aufgeteilt ist, beispielsweise in vier Ebenen RXA bis RXD. Die hier und nachfolgend angegebenen Zahlenwerte sind lediglich Beispiele, mit denen eine Ausführungsform der Erfindung präzisiert werden kann oder mit denen die Darstellung vereinfacht wird.

- Eine Steuereinrichtung, die aus Gruppen GUCI bis GUCk von einander gleichen Steuereinheiten UC, beispielsweise in Form von Mikroprozessoren besteht. Diese Steuereinheiten UC1 bis UCq sind frei zuordenbar. Die Steuereinrichtung enthält außerdem noch Steuereinheiten UCP1 bis UCPf, die die Gruppen von peripheren Geräten PF1 bis PFf betreiben. Diese Einheiten können den vorerwähnten Einheiten gleichen, aber sie sind nicht vollständig frei zuordenbar aufgrund ihrer physischen Verbindungen mit den peripheren Geräten.

Die Verbindungen zwischen diesen drei Bestandteilen sind folgende :

- Die Einheiten von Endgeräten UT (UTI bis UTz) sind mit jeder Ebene RXA bis RXD des Vermittlungsnetzes über Multiplexverbindungen LX1A bis LXmD verbunden. Diese Multiplex-

Verbindungen besitzen 32 Kanäle von je 8 Bits und werden mit zwei Megabits pro Sekunde in jeder Übertragungsrichtung betrieben. Die Einheiten von Endgeräten UT einer Gruppe sind zueinander parallel mit denselben Multiplexverbindungen LX verknüpft.

- Die Steuereinheiten UC1 bis UCq sind ebenfalls mit dem Vermittlungsnetz über Multiplexverbindungen LX(m+1)A bis LXnD verknüpft, und zwar mit einer Verbindung "pro Gruppe GUC in Richtung auf jede Ebene. Die zwischen den Steuereinheiten und den Einheiten von Endgeräten ausgetauschten Nachrichten benutzen Zeitkanäle der Verbindunger. LX, die über das Vermittlungsnetz in halbpermanenter und nachvollziehbarer Weise verbunden sind. Auf diese Weise, erhält man Datenübertragungskanäle mit einer Übertragungsgeschwindigkeit von 64 Kilobits pro Sekunde, die nach dem HDLC - Verfahren gemäß der von CCITT definierten ISO-Norm betrieben werden.

- Die Steuereinheiten UC und UCP sind untereinander über eine Punkt-zu-Punkt-Verbindung verknüpft, die aus Sicherheitsgründen verdoppelt ist RIT1 und RIT2. Es handelt sich um eine Serienverbindung, die ebenfalls das HDLC-Verfahren benutzt. Der Zugang zu der Verbindung wird von einem verdoppelten Verteiler DR1, DR2 geregelt, der die Sendeermächtigungen ausgibt und die Benutzungsdauer überwacht.

Die Verbindung besteht aus fünf Drähtepaaren in Richtung auf jede der angeschlossenen Stationen für die Funktionen Ruf, Ermächtigung, Takt, Senden und Empfangen.

Die Verbindungen zwischen den Steuereinheiten UC und den Endgeräteeinheiten UT werden im Vermittlungsnetz mithilfe von halbpermanenten Durchschaltungen zwischen den PCM-Kanälen hergestellt.

Das zentrale Vermittlungsnetz RXA bis RXD wird von Markierern MQ1 bis MQd gesteuert, die ihrerseits von den Steuereinheiten UC ebenfalls über die Verbindungen RIT1, RIT2 gesteuert werden.

Alle oben erwähnten Einheiten UT, UC, UCP, MQ besitzen einen Sende/Empfangsschaltkreis für Botschaften der Art HDLC.

Für die Endgeräteeinheiten UT braucht man ebenfalls eine Umschaltstufe in jeder Einheit, um ein beliebiges Endgerät an einen Zeitkanal einer beliebigen Multiplexverbindung LX anschalten zu. können.

Ein Beispiel für eine Teilnehmer-Endgeräteeinheit ist in Fig. 2 gezeigt. Jedes Teilnehmer-Endgerät T1 bis Tp besteht aus einem Leitungsschaltkreis CL mit Stromversorgungsmitteln,mit Schutzmitteln, mit Schleifenüberwachungsmitteln und mit Mitteln zum Einspeisen der Klingelsignale, und aus einem Schaltkreis FCD zur Filterung und Analog/Digitalkonvertierung vom Codectyp.

Die Endgeräteeinheit UT wird von einem Mikroprozessor rap überwacht, der an vier Multiplexverbi-ndungen LX über einen Sende-Empfangsschaltkreis HDLC angeschlossen ist. Die Umschaltstufe ist in diesem Beispiel eine räumliche Weichenmatrix MCX.

Die Zeitkanalumschaltung erfolgt in Höhe der Filter- und Kodierschaltkreise FCD durch Synchronisation auf den gewählten Kanal unter Steuerung durch den.Mikroprozessor. Letzterer steuert ebenfalls die Leitungsschaltkreise CL über einen Schnittstellenschaltkreis IS zur Überwachung und Steuerung.

Das zentrale Vermittlungsnetz ist in Fig. 3 im einzelnen dargestellt. Es besitzt eine einzige Schaltstufe und ist in vier unabhängige Ebenen unterteilt. Jede Ebene des Vermittlungsnetzes hat eine Kapazität von 128 bidirektionalen Multiplexverbindungen LX, d.h. daß sie einen beliebigen Kanal einer der 128 Eingangsverbindungsleitungen LE an einen beliebigen Kanal einer der 128 Ausgangsverbindungsleitungen LS ankoppeln kann.

Eine Ebene des Vermittlungsnetzes besitzt vier Umschalter CX1 bis CX4, die je einen Markierer MQ1 bis MQ4 aufweisen und eine Kapazität von 128 Eingangsverbindungen LE und 32 Ausgangsverbindungen LS besitzt. Die Verbindungen LE sind auf die vier Umschalter der Ebene multiplexj erc.

Die Struktur eines Umschalters CX ist in Fig. 4 dargestellt. Die 128 Verbindungen LE sind auf vier Eingangsverstärkungsschaltkreise CAE1 bis CÄE4 aufgeteilt, die je 32 Verstärker AF und einen Synchronisationsschaltkreis SYN aufweisen. Die Eingangsverstärkungsschaltkreise sind für je vier Umschalter CX einer gemeinsamen Ebene da und bedienen je 32 der 128 in dieser Ebene ankommenden Verbindungen LE. Jeder Eingangsverstärkungsschaltkreis CAE ist an einen der Pufferspeicherschaltkreise CMT1 bis CMT4 in jedem Umschalter angeschlossen; diese Pufferspeicherschaltkreise bilden quadratische Vermittlungsmatrizen und enthalten je in Aufeinanderfolge einen Eingangssteuerschalt.kreis CE durch Probenentnahme, einen Serie-Parallel-Wandler CSP und einen Zugriffsschaltkreis CA zu einem Pufferspeicher MT. Der Zugriffsschaltkreis CA ermöglicht außerdem die Einspeisung von Proben zur aktiven Kontrolle des Vermittlungsnetzes.

Der Pufferspeicher MT besitzt eine Kapazität von 1024 Wörtern zu je 8 Bits, also von einem Wort für jeden Kanal von 32 betroffenen Eingangsverbindungen LE. Das Lesen und Schreiben erfolgt mit einer Geschwindigkeit von 8 MHz, d.h.

einer Geschwindigkeit, die nahe an die maximal mit der verwendeten TTL-Technologie erlaubten Taktgeschwindigkeit herankommt.

Die Adressierung ist vom Typ "Steuerung von unten", d.h.

von daß die Schreibadressexeinem Zähler CR und die Leseadresse von einem Steuerschal.tkreis CMC geliefert wird, der vom Markierer überwacht wird. Der Steuerspeicher MC liefert die Leseadresse der Speicher MT der vier Pufferspeicherschaltkreise CMT1 bis CMT4 und erhält selbst zyklisch seine Leseadresse und vom Markierer seine Speicheradresse, um jede neue Verbindung oder den Abbau einer Verbindung einschreiben zu können.

Der Markierer MQ besitzt einen Mikroprozessor mPC, der an die Verbindungen RIT1, RIT2 über Zugriffsschaltkreise AR1 und AR2 angeschlossen ist, die weiter unten erläutert werden.

Die Ausgänge der Pufferspeicher MT der vier Pufferspeicherschaltkreise CMT1 bis CMT4 einer Ebene sind parallel an einen Ausgangsverstärküngsschaltkreise CAS angeschlossen, der Pufferregister R besitzt. Diese Register sind an einen Parallel-Serienwandler CPS angeschlossen, der seinerseits zu einem Ausgangs-Probeentnahmes'chaltkreis CS führt. Dieser Schaltkreis bedient eine Gruppe von 32 Verstärkern AS, die je an eine-andere Ausgangsverbindungsleitung LS angeschlossen sind.

Die Gesamtheit der Taktsignale HR1 bis HRq, die für den Betrieb des Umschalters nötig sind, wird von einem Signalverteilermodul MD geliefert, der von nicht dargestellten Oszillatoren 01 bis Od der Vermittlunsanlage gesteuert wird.

Der modulare Aufbau des Netzes ergibt sich nach folgenden Regeln :

Bis zu 3 2 Gruppen G von Endgeräteeinheiten GUT oder von Steuereinheiten GUC pro Umschalter können mit einem einzigen Pufferspeicherschaltkreis CMT ausgerüstet sein.

Von 33 bis 64 Gruppen braucht man zwei Umschalter, die je zwei Pufferspeicher besitzen.

Von 6 5 bis 9 6 Gruppen braucht man drei Umschalter mit je drei Pufferspeichern.

Von 97 bis 128 Gruppen braucht man vier vollständig ausgerüstete Umschalter.

Die nachfolgende Beschreibung betrifft eine Ausführungsform der wesentlichen Schaltkreise des Umschalters.

Die Pufferspeicherschaltkreise CMT und die Ausgangsverstärkerschaltkreise CAS sind in den Figuren 5A und 5B dargestellt. Die Takt- und Synchronisationssignale werden von einem Taktgeber BT1 verteilt, der seinerseits von dem Signalverteilermodul MD des Umschalters (Fig. 4) synchronisiert wird. Der Taktgeber BT1 liefert Signale h, die hier nicht im einzelnen beschrieben werden, da sie dem Stand der Technik angehören und sich ohne weiteres aus der Beschreibung der Betriebsweise dieser Schaltkreise ergeben.

Die Entnahme des Signals "ce" aus den 3 2 Verbindungen LE des Zeitmultiplexumschalters erfolgt über einen Multiplexer MX1, der mit jeder der 32 Verbindungen verknüpft ist, wobei die Adresse "ACE" der zu überwachenden Verbindung vom Schaltkreis CMC dieses Umschalters CX stammt.

Der Umwandlungsschaltkreis CSP besteht aus vier integrierten. Schaltkreisen CSP1 "bis CSP4 vom Typ "MICSPA", die je an acht der 32 Eingangsverbindungen des Pufferspeicher-

Schaltkreises CMT über ebensoviele Tore P angeschlossen ist. Die Ausgänge der Schaltkreise CSP1 bis CSP4 sind je an eines von vier Registern R1 bis R4 angeschlossen. Die Weiterleitung der Tastproben zum Pufferspeicher sichert ein Multiplexer MX2, dessen einer Eingang der Einspeisung eines Kodes "Kontrolle aktiv ca" zugewiesen ist, wobei dieser Kode beispielsweise fest verkabelt ist.

UND-Tore, die global das Bezugszeichen P tragen, werden durchgeschaltet vom Taktgeber BT1 und steuern den Eingang der Register des Wandlerschaltkreises CSP, den Eingang des Pufferspeichers MT und ganz allgemein alle Übertragungen. Diese Tore werden später nicht mehr erwähnt, um die Beschreibung zu entlasten.

Will man den Pufferspeicher MT mit Höchstgeschwindigkeit betreiben, dann wird er in zwei Teile M1 und M2 verdoppelt, die gleichzeitig betrieben werden, und zwar ist der eine am Lesen, während der andere schreibt. Die Leseadressierung AL, die vom Steuerspeicher MC des Umschalters CX geliefert wird, wird über ein Register R5 und Multiplexer MX3 und MX4 geleitet. Die Schreibadressierung, die von einem Zähler CB1 mit einer Umlaufgeschwindigkeit von 8 MHz geliefert wird, wird über ein Register R6 und dieselben Multiplexer geleitet. Der Zähler besitzt eine doppelte Kapazität (11 Bits anstelle von 10 Bits, um 1024 Wörter zu adressieren), um den Wechselbetrieb der beiden Speicher zu ermöglichen, wobei das Binärelement geringster Wichtung direkt den Multiplexer MX3 und den Eingang des Speichers M1 steuert, sowie über einen Inverter 11, den Multiplexer MX4 und den Speicher M2. Der Zähler CB1 wird vom Taktgeber BT1 synchronisiert (verkabelte Einstellung eines Wertes K).

Der Ausgang der Speicher M1, M2 wird zum parallelen Ausgang S (8 Bits) des Pufferspeicherschaltkreises CMT über Register R7 und Rb und einen Multiplexer MX5 durchgeschaltet

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der vom geringstwertigen Binärelement des Zählers CB1 adressiert wird und von einer Kippstufe B1 gesteuert wird, die das Durchschaltsignal Vk für den Zugriff zum einem Umschalter CX zugeordneten Ausgangsschaltkreis CAS zugeführt erhält. Das Signal Vk (k = 1 bis 4) wird vom Steuerschaltkreis CMC dieses Umschalters geliefert und führt zur Auswahl desjenigen Speicherschaltkreises CMT, dessen Pufferspeicher MT die Tastprobe liefern soll, die zu diesem Zeitpunkt vom Umschalter CX übertragen wird.

Für die Abgabe des Signals "ca" (aktive Kontrolle) wird die Adresse der vom Steuerschaltkreis CMC gelieferten Eingangsverbindung vom Komparator CP1 mit den fünf höchstwertigen Bits des Zählers CB1 verglichen. Das Adressenregister R9 des Multiplexers MX2 erhält zwei Binärelemente höherer Wichtung des Zählers CB1 und ein Binärelement zugeführt, das von einem UND-Tor geliefert wird. Letzteres wird mit dem Ausgangssignal des Komparators CP1, einem vom Speichersteuerschaltkreis CMC zur Synchronisierung mit dem betroffenen Kanal gelieferten Nadelimpuls "ti" und einem Bewertungssignal des Schaltkreises Vck (k = 1 bis beaufschlagt, das vom selben Schaltkreis CMC stammt.

Am Eingang des Ausgangsverstärkungsschaltkreises CAS (Fig. 6B) empfängt ein Multiplexer. MX6 entweder den Ausgang S der vier Pufferspeicherschaltkreise CMT1 bis CMT4 des Kommutators oder einen fest verkabelten Kode "Ruhe RE", der systematisch auf die nicht angeschlossenen Verbindungen LS ausgesandt wird. Das Steuersignal CRE für die Einspeisung dieses Kodes wird vom Steuerschaltkreis CMC gebildet und über Synchronisationskippstufen B2, B3 an den Adresseingang des Multiplexers MX6 übertragen.

Am Ausgang des Multiplexers MX6 werden die Tastproben nacheinander auf vier Register R11 bis R14 unter Steuerung durch eine Schieberegister mit vier Stellungen R10

verteilt, das Impulse eine Frequenz von 8 MHz zugeführt erhält und mit den Ausgangsverbindungen synchronisiert ist. Die Tastproben_% laufen schließlich durch Zwischenregister R15 bis R19, den Umwandlungsschaltkreis CPS, der aus vier MIC-SPA-Schaltkreisen CPS1 bis CPS4 besteht,.. und die Parallel-Serienumwandlung bewirkt, sowie durch vier Ausgangspufferregister R19 bis R22.

Der Eingang der Schaltkreise CPS1 bis CPS4 wird von einer Kippstufe B4 aktiviert, die ihrerseits mit jedem Ausgangszeitkanal synchronisiert ist.

Die Signalentnahme zur Ausgangskontrolle CS erfolgt über einen Multiplexer MX7, dessen Adresse AC5 von fünf Bits vom Steuerschaltkreis CMC geliefert wird.

Dieser Steuerschaltkreis ist in Fig. 6 dargestellt. Er enthält im wesentlichen einen Steuerspeicher MC mit einem Pufferregister RT für die Adressierung der Pufferspeicher, Steuerschaltkreise für die Passivkontrolle PRE, PRS und für die Aktivkontrolle b5 sowie Eingangs- und Ausgangsregister RE1 bis RE5 und RS1 bis RS3, die an den Datenbus BD des Mikroprozessors mPC des Markierers angeschlossen sind (siehe auch Fig. 7) .

Die Schaltkreise werden von einem Taktgeberschaltkreis BT2. synchronisiert, der seinerseits mit dem Signalverteilungsmodul MD des Umschalters CX synchronisiert ist.

Die die Übertragung zwischen den Registern und dem Bus BD bewirkenden Signale werden einerseits durch Dekodierung von drei' Bits des Adressenbus BA des Mikroprozessors mPC vom Dekodierer DEC2 geliefert, der seinerseits die Signale v1 bis v5 erzeugt, und andererseits durch die Schreibsteuerdrähte EC und die Lesesteuerdrähte Lee geliefert, die aus demselben Mikroprozessor stammen.

Der Steuerspeicher MC besitzt eine Kapazität von 1024 Wörtern zu je 13 Bits, so daß die Steuerung von 32 χ 32 Kanälen auf den 3 2 Ausgangsverbindungen LS möglich ist : zehn Bits werden am Ausgang des Registers. RT für die Adresse AL der Pufferspeicher verwendet, zwei Bits werden für die Auswahl Vk eines Pufferspeicherschaltkreises CMT durch einen Dekodierer DEC1 verwendet, und ein Bit dient der Steuerung CRE der Ausgabe des Ruhekodes.

Die nachfolgende Beschreibung betrifft die durch die Befehle des Mikroprozessors bewirkten Funktionen und das Realisationsprinzip der Schaltkreise.

Das Einschreiben in den Speicher MC geht folgendermaßen :

- Laden des Registers RE1 (Steuersignale v1 und Ec),

- Laden des Registers RE2, das die Adresse des zu schreibenden Wortes enthält (Steuersignale v2 und Ec),

- Einschreiben : Der Speicher wird vom Zähler CB2 adressiert, und ein Komparator CP2 aktiviert eine Kippstufe B6, die das Einschreiben zuläßt, wenn der Zähler den im Register RE2 enthaltenen Wert erreicht.

Das Auslesen aus dem- Speicher MC durch den Markierer zur Prüfung des' Schaltkreises CMC durch Vergleich mit einem im Speicher des Markierers eingeschriebenen Bild des Speichers MC läuft folgendermaßen ab :

- Laden der Adresse (Steuersignale v2 und Ec) ,

- Auslesen aus dem Speicher zum Laden des durch den Komparator CP2 und eine Kippstufe B7 aktivierten Registers RS1, . .

- Übertragung des Inhalts des Registers RSI auf den Bus BD (Steuersignale v1 und Lee).

Die Entnähme auf der Eingangsseite läuft folgendermaßen ab :

- Laden einer Adresse von 12 Bits in das Register RE5

(Steuersignale v5 und Ec), .

. wobei zwei Bits einen Multiplexer MX8 adressieren, der die Tastproben von den Schaltkreisen GMT zugeführt erhält (Ce 1 bis "Ce4) ,

. fünf Bits die Adresse ACE liefern, d.h. die iMummer der Eingangsverbindung LE,

. fünf Bits schließlich die Kanaladresse liefern. Die Synchronisierung auf den zu überprüfenden Kanal erfolgt im Schaltkreis PRE durch Vergleich der Adresse mit dem Inhalt eines Komparators CB-3, der vom Taktgeber synchronisiert ist. Die Tastprobe wird im Rhythmus der Eingangsverbindung LE, d.h. mit zwei MHz. in ein Schieberegister RD1 übertragen. Die Übertragung in das Ausgangsregister RS3 wird durch eine Kippstufe B8 gesteuert, die am Ende einer Tastprobe aktiviert ist.

Die Entnahme auf der Ausgangsseite erfolgt nach einem gleichen Prinzip, wobei die Register RE4 und RS2 sowie ein Schaltkreis PRS ähnlich dem Schaltkreis PRE Verwendung finden.

Die aktive Kontrolle läuft folgendermaßen ab :

- Laden des Registers RE5, wobei das Aktivierungssignal des Schaltkreises Vck durch Dekodierung der zwei Adressenbits des Schaltkreises. CMT im Dekodierer DEC3 geliefert wird,

- Laden des Registers RE3. Dieses Register.ist ein Steuerregister, das die Ausgabesteuerung "Ica" des Kodes "Ca", die Steuersignale für die Aktivierung, das Lesen und das

Schreiben durch die Kippstufen B6 und B7 und die Steuersignale für die Nullsetzung liefert. Eine Kippstufe B5, die vom Ausgangssignal des Komparators CP3 aktiviert wird, liefert einen Nadelimpuls "ti", sobald das Signal "Ica" vorliegt.

Der Markierer MQ1 und der Zugriff zu den Punkt-zu-Punkt-Verbindungen RIT sind in Figur 1 dargestellt.

Der Markierer besitzt einen Mikroprozessor mPC. Fin interner Bus B versorgt den Adressenbus BA über ein Adressenregister PJUD sowie einen Datenbus BD über einen gerichteten Anpassungsschaltkreis IN, der vom Mikroprozessor mPC gesteuert wird (gerichtetes Signal "s", verfügbar am Ausgang DT/R des Mikroprozessors, und Eingangs-Ausgangs-Adressen, verfügbar an einem ODER-Tor von einem Dekodierer DEC4).

Der Mikroprozessor mPC ist einem Programmspeicher MP, beispielsweise vom Typ "reprom" und einem Lebendspeicher MV für die Daten zugeordnet.

Das Zugriffsorgan zu den Verbindungen RIT besiezt einen Schaltkreis HDLC1 für die Verwaltung der Austauschvorgänge gemäß dem HDLC-Verfahren, einen Steuerautomaten AU und Zwischenpufferspeicher auf der Sendeseite MEM und auf der Empfangsseite MRE.

Der Automat AU besteht in bekannter Weise aus einer Festspeicherlogik, die einem die Eingangsinformationen empfangenden Adressenregister und einem Ausgangsregister zugeordnet ist, wobei die beiden Register durch an den Eingang E vom Ausgang OSC des Mikroprozessors gelieferte Taktsignale gesteuert werden und der Mikroprozessor außerdem den Schaltkreis HDLC1 steuert. Am Eingang des Zugriffsorgans

wird der Bus BD durch ein Zugriffstor PA aktiviert, das von einer Adresse "bj" am Ausgang des.Dekodierers DEC4 gesteuert wird.

Die Zugriffe gleichen denen, die schon für die Steuerspeicherschaltkreise CMC beschrieben worden sind :

-Verwendung der Steuersignale WR und RD (Drähte EC und Lee) des Mikroprozessors und eines Auswahlsignais (v6 bis v10), das der Dekodierer DEC5 liefert,

- multiplexierte Adressierung der Speicher MEM und MRE durch den Mikroprozessor über den Bus BA, durch den Automaten AU über die Zähler CB4 -und CB5 sowie über die Multiplexer MX9 und MX10 gemäß einem weiter unten beschriebenen Verfahren,

- Benutzung der folgenden ergänzenden Schaltkreise :

. Eingangsdatenregister RDE, das zwischen dem Tor PA und dem Bus BH des Schaltkreises HDLC1 angeschlossen ist,

. Ausgangsdatenregister RDS zwischen dem Bus BH und dem Bus BD,

. Eingangspufferregister R23 des Speichers MRE,

. Steuerregister RC, das die Steuerbefehle für die NuIlsetzung der internen Register des Schaltkreises HDLC1 (Eingang A entsprechend den Steuersignalen R/W, RSO, RS1 des Schaltkreises 6854) enthält. Diese Steuersignale werden über einen Multiplexer MX11 geliefert, der vom Ausgang a des Automaten AU gesteuert wird. Der Schaltkreis HDLC1 kann damit entweder vom Mikroprozessor oder vom Automaten gesteuert werden;

. Rufregister RA1 und RA2 für den Zugriff zur Verbindung RIT, wobei der Mikroprozessor das Register RA1 lädt, die Taktsignale HR der Verbindung RIT die Informationsübertragung in das Register R7i2 und die Markierung des Drahtes DE sicherstellen und die Serideermächtigung AE zurück zum Automaten AU gelangt;

. Erkennungsschaltkreis für die Adresse der Steuereinheit AS; diese Adresse, die zur Identifizierung der an die Verbindungen RIT angeschlossenen Steuereinheiten dient, ist in diesem Schaltkreis fest verkabelt, sie wird beim Empfang mit der in den Nachrichten enthaltenen Adresse verglichen und bei der Aussendung in die Nachricht integriert ;

. ein programmierbarer Schaltkreis PIC für die Behandlung

von Unterbrechungen des Mikroprozessors; dadurch wird es möglich, die Dienstleistungsanforderungen an den Automaten auf der Sende- und Empfangsseite zu berücksichtigen. Sendeseitig wird ein Unterbrechungssignal ITE direkt vom Ausgang RTS des Schaltkreises HDLC1 über eine Kippstufe B9 geliefert. Auf der Empfangsseite wird ein Unterbrechungssignal ITR vom Automaten AU geliefert, das eine Kippstufe B10 aktiviert. Diese Kippstufen werden durch das Signal RZ, das vom Mikroprozessor über das Register RC geliefert wird, wieder auf Null gesetzt.

Die Betriebsweise dieser Schaltkreise v/ird nunmehr erläutert

Falls der Mikroprozessor mPC Daten ausgeben will,

- wird der Speicher MEM vom Mikroprozessor mPC geladen; dabei kann'der Speicher eine vollständige Nachricht mit η Oktetten enthalten, während die Adresse des letzten Oktetts in den Zähler CB4 übertragen wird,

- wird der Speicher vom Schaltkreis HDLC1 unter Steuerung durch den Automaten AU abgefragt,

- wird der Zähler CB4 unter Steuerung des vom Schaltkreis HDLC1 gelieferten Signals sendebereit "pe" zum Rückwärtszählen aktiviert, wobei das genannte Signal angibt, daß das Senderegister leer ist,

- wird der Zugriff zum Bus BH am Ausgang des Speichers vom Automaten aktiviert, dessen Ausgänge a und A einen Kode X für die Schreibsteuerung des Sendergisters des Schaltkreises HDLC1 liefert,

- macht ein das Ende einer Nachricht anzeigender Dekodierer FM den Automaten -'aufmerksam, wenn der Zähler bei Null angekommen ist, worauf der. Automat den Schaltkreis HDLC1

veranlaßt, die das Ende der Nachricht anzeigenden Kodes auszusenden.

Falls der Mikroprozessor eine Nachricht über die Verbindung RIT empfängt, markiert der Empfang des Beginns einer Nachricht den Ausgang FD des Schaltkreises HDLC1 und meldet dies dem Automaten, worauf letzterer das Auslesen des Empfangsregisters des Schaltkreises HDLC1 veranläßt und der Schaltkreis AS die Adresse des Markierers erkennt.

Für jedes empfangene Oktett aktiviert der Schaltkreis HDLC1 seinen Ausgang RDSR, der ein seine Empfangsbereitschaft anzeigendes Signal "pr" liefert. Dieses Signal aktiviert den Takteingang des Zählers CB5. Der Automat steuert das Auslesen aus dem Empfangsregister des Schaltkreises HDLC1 und das Einschreiben in den Speicher MRE über ein Signal X1. Der Automat ruft den Mikroprozessor mPC. Mehrere Nachrichten können im Speicher MRE auf Warteliste stehen.

Der Mikroprozessor liest nun den Inhalt des Zählers CB5 sowie jede der im Speicher enthaltenen Nachrichten.

Jede Nachricht führt zu einer Bestätigungsrneldung in umgekehrter Richtung.

Die vom Markierer übernommenen Funktionen bestehen im wesentlichen im Aufbau, im Abbau und in der Kontrolle der Verbindung.

Der Markierer vollzieht die von der ihm zugeordneten Steuereinheit UC gelieferten Befehle. Bestimmte Befehle führen zu einer Bestätigungsmeldung.

Der Aufbau der Verbindung erjfolgt in einer Richtung, d.h. zwischen einem Kanal einer Eingangsverbindung LE und einem Kanal "einer Ausgangsverbindung LS. Jede Verbindung kann mit drei Arten von Kontrollen verknüpft werden, nämlich einer Aktivkontrolle der Verbindung (Binärelement C der Nachricht), einem Ruhetest der Ausgangsverbindung LS vor dem Aufbau der Verbindung {Binärelement R) und einem Konformitätstest der vorhergehenden Verbindung (Binärelemenl: T)

Der Informationsteil der Nachricht besitzt sieben Oktette, nämlich :

- ein Funktionsoktett 0 0 0 0 1 T R C,

- drei Adressen mit zv/ei Oktetten (Eingangsadresse, Ausgangsadresse, frühere Eingangsadresse für den Konformitätstest) .

Beim Abbau der Verbindung unterscheidet man den einfachen Abbau, mit oder ohne Konformitätstest, sowie den globalen Abbau mehrerer Kanäle einer.gleichen Ausgangsverbindung LS.

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Die Nachricht umfaßt sechs Oktette, nämlich :

- Funktionskode (1 Oktett),

- Adresse der betroffenen Ausgangsverbindung LS (1 Oktatt),

- 32 Bits, d.h. je eines für einen der 32 Kanäle zur Be- , zeichnung der aufzutrennenden Kanäle.

Die Kontrollen umfassen eine aktive Kontrolle, eine passive Kontrolle und eine Kontrolle durch erneutes Auslesen einer Verbindung aus dem Steuerspeicher MC.

Die Steuereinheit UC ist schematisch in Fig. 8 dargestellt.

Eine Steuereinheit UC umfaßt folgende Organe, die an einen Systembus S-BUS angeschlossen sind :

- Eine Prozessorkarte CPU,

- Speicherkarten wie CM1 bis CM4,

- eine Schnittstellenkarte ARIT mit den Verbindungen RIT1 und RIT2,

- eine Schnittstellenkarte AMIC mit den PCM-Verbindungen, die beispielsweise die Einheiten der Telefonendgeräte bedienen.

Die Karten CPU, ARIT und der S-BUS werden weiter unten beschrieben ebenso wie der Verteiler DR1, der den Zugriff zu einer Verbindung RIT1 steuert.

Eine Steuereinheit UCP für Peripheriegeräte, die schematisch in Fig. 9 dargestellt ist, hat einen ähnlichen Aufbau wie die Steuereinheit UC1 und· besitzt Koppler für Peripheriegeräte, wie z.B.

- Koppler für Magnetbandgeräte CBM in Verbindung mit einer Logik für die Formatbildung FG, die vier Abwickler DB1 bis DB4 steuert,

- einen Koppler CD für Speicherplatten DM,

- einen programmierbaren Koppler CLP für digitale Verbindungen, der beispielsweise vier Verbindungen LP überwacht, die getrennt im synchronen oder asynchronen Modus betrieben werden können,

- einen Koppler CJ für Verbindungen LJ vom Typ LX25 gemäß der Definition des CCITT.

Die Prozessorkarte CPU und der Systembus S-BUS sind in Fig. 10 im einzelnen dargestellt.

Ein Mikroprozessor mPU hat Zugriff zum Systembus S-BUS und zu einem Residenzbus BRES für die Berücksichtigung von auf der CPU-Karte befindlichen Datenquellen : Festspeicher MLI mit der Startlogik, Arbeitsspeicher RAM, Register, Zeitverzögerung.

Für eine genaue Beschreibung der verwendeten Systemkomponenten wird auf die Druckschrift der Gesellschaft INTEL verwiesen "The 8086 family user's manual October 19 79", insbesondere'auf das Kapitel über den Systembus "Multibus".

Die Schnittstellen des Prozessorbusses BP (Ausgänge ADO bis AD19 des Schaltkreises 8086) sind folgende :

- Ein Busregister RBP gibt Zugriff zu einem Adressenbus BADR. Dieser Bus ist -an die Adressiereingänge des Arbeitsspeichers RAM und des Festspeichers MLI sowie an einen Dekodierer DEC7 der die Adressen Z, wie Z1 bis Zn, für die Aktivierung der Schaltkreise der Karte liefert, und an eine Gruppe von Aktivierungstoren. PVA angeschlossen, deren Ausgänge drei mögliche Zustände aufweisen können und die die Adressenleitungen LAO bis LA19 des Systembus bedienen.

- Gruppen von Toren PV1 bis PVo mit drei möglichen Ausgangszuständen bieten den Zugriff der Datenleitungen LDO bis LD15 des Systembus, nämlich

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. PV1 bis PV2 geben Zugriff zwischen ADO-7 und LDO-7 . PV3 und PV4 geben Zugriff zwischen AD8-15 und LDO-7 . PV5 und PV6 geben Zugriff zwischen AD8-15 und LD8-15

Die Angabe des Oktetts {höherwertige oder niedrigerwertige Datenbits), das über die Leitungen LDO-7 ausgesendet oder empfangen wird, wird von dem Ausgang BHE des Prozessors geliefert, der an das Register RBP und an die Leitung LHE des Systembus angeschlossen ist.

- Der Zugriff zum internen Datenbus mit sechzehn Drähten (BRES) erfolgt über Gruppen von Toren PV7, PV8 mit drei Äusgangszuständen.

Dieser Bus BRES bietet Zugriff zu folgenden Schaltkreisen :

- Arbeitsspeicher (Eingang/Ausgang) und Festwertspeicher

(Ausgang)

- Registergruppe GRG (Eingänge, einige über Eingänge und Ausgänge, insbesondere über einen Draht AF in Richtung auf nicht dargestellte Anzeigegeräte)

- dreifach programmierbarer Zähler PIT (beispielsweise ein Schaltkreis vom Typ 8253), der in folgender Weise benutzt wird :

. Ausgang Sl Kontrolle der Benutzungsdauer des Systembus, führt zur Busfreigabe bei Zeitüberschreitung.

. Ausgang S2 erzeugt die Unterbrechungen für die Markierung der Stunde.

. Ausgang S3 : Dieser Zähler wird zum Messen der Dauer verwendet.

Die Unterbrechungen, werden von einem programmierbaren Schaltkreis PIC2 überwacht (beispielsweise ein Schaltkreis vom Typ 8259), der die vom Zähler PIT und den Kopplern (Leitungen INTO bis INTo) kommenden Unterbrechungen empfängt. Der Schaltkreis PIC2 und die entsprechenden Schalt-

kreise in den Kopplern arbeiten nach dem Meister-Sklaven-Prinzip, wobei der Schaltkreis PIC2 der Meister ist. Dieser Schaltkreis ist direkt an die Drähte ADO bis AD7 des Bus BP angeschlossen.

Die Bus-Schienen und die Schaltkreise der Prozessorkarte CPU werden folgendermaßen betrieben :

- Die Ausgänge SO bis S2 der Steuerverbindungen des Mikroprozessors mPU sind an Bussteuerschaltkreise PB1 und PB2 (Typ 8288) und an einen Schaltkreis GB für die Zugriffssteuerung des S-Bus (Typ 8289) angeschlossen. Der Takt der Schaltkreise mPU, PB1, PB2, GB wird von einem Oszillator OS und von einem Taktgeberschaltkreis HP (Typ 8284) geliefert. Dieser Schaltkreis empfängt das Signal "Übertragungsbereit" PRT der an den S-BUS angeschlossenen Koppler und synchronisiert dieses mit dem Takt, um den Eingang "READY" des Schaltkreises mPU zu versorgen. Der Aktivierungsausgang AEN des Schaltkreises GB ist an den Schaltkreis PB1 und an die Tore PVA angeschlossen.

- Der Schaltkreis PB1 (Typ 8288) liefert

. die Schreib- und Lesesteuerungen im Speicherzugriffsmodus oder im Eingangs-/Abgangsmodus für den Systembus über die Drähte CT,

. die Steuersignale Y1 bis Yn der Torgruppen PV1 bis PV6 für den Zugriff zum Systembus : Die Steuersignale Y werden am Ausgang eines Dekodierers -DEC8 gegeben, der die Ausgänge DT/R und DEN des Schaltkreises PBl zugeführt erhält und den geringstwertigen Draht der Busschiene BADR.

Derjschaltkreis PB2 (Typ 8288) liefert die internen Steuersignale für die Aktivierung YR, wie z.B. YR1 bis YRn für die Schaltkreise PIT, PIC2, PV7 , PV8, RBP, RAM, MLI, GRG über einen Dekoder DEC9.

Die Benutzung des Systembus wird zwischen dem Mikroprozessor mPU und den Kopplern aufgeteilt, wie weiter unten erläutert wird, beispielsweise für einen direkten Zugriff zum Speicher (Modus DMA). Die Steuersignale des Systembus sind folgende :

- Anfrage DUB und Zuteilung AUB für die Benutzung der Busschiene : Die Verbindungen sind als Punkt-zu-Punkt-Verbindungen zu den Kopplern ausgebildet und werden von einem Schaltkreis zur Prioritätskodierung und zur Dekodierung CPD der Karte CPU gesteuert. Dieser Schaltkreis CPD empfängt an seinen Eingängen/Ausgängen größter Priorität (N⁰ 7) die Drähte, die den Prozessor der Drähte BREQ und BPRU des Schaltkreises GB betreffen.

- Der Takt H-BUS des Systembus wird von einem Taktgeber HB geliefert, der außerdem den Eingang BCLK des Schaltkreises GB beaufschlagt.

- Der Draht OC, der den Besetztzustand des Bus angibt,

ist an den Anschluß BUSY des Schaltkreises GB angeschlossen

In der erfindungsgemäßen Vermittlungsanlage erhält man eine schnelle und einfache Steuerung der Austauschvorgänge zwischen den Prozessoren, indem insbesondere die Koppler als Speicherplätze und die Informationen über die Zuordnung und über die Unterbrechungen im Punkt-zu-Punkt-Modus behandelt werden.

- Die Koppler AMIC der PCM-Verbindungen enthalten Austauschspeicher, die für den Mikroprozessor mPU zugänglich sind.

- Die Koppler ARIT der Verbindungen RIT1, RIT2 haben Zugriff zu den Systemspeichern im DMA-Modus.

Einer der Verteiler DR1, DR2 der Punkt-zu-Punkt-Verbindungen ist in Fig. 11 dargestellt. Die Verteiler sind modular aufgebaut. Ein Verteilermodul verbindet zwölf

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Einheiten UC , UCP oder Markierer MQ. Jede Markierereinheit ist mit jeder der Verbindungen RIT1 und RIT2 des Netzes RIT über fünf Drähtepaare folgender Funktionen verbunden :

- DE Zugriffswunsch zum verdoppelten Netz RIT1, RIT2,

- AE Zugriffsermächtigung,

- RD Datenübertragung (Strecke Station η zu den Verbindungen RIT1 und RIT2 des Netzes RIT), .

- DT Datenübertragung (Strecke RIT1, RIT2 zur Empfangsstation) , .

- HR Synchronisationstakt.

Der Verteilermodul besitzt Eingangs schnittstellen IE1 bis IE3 , die aus einem Adapter A und einem Dif f erentia.lempfanger RD bestehen, Ausgangsschnittstellen IS1 bis IS3 mit Differentialsendern ED, und mehrdrähtige Erweiterungsverbindungen IEX, mit denen die Module untereinander verbunden werden können.

Die Eingangsschnittstellen IE1 bis IE3 sind eingangsseitig je mit den Paarverbindungen von Zugriffsanforderungen DE1 bis DE12 und von Datenübertragungen RDI bis RD12 für zwölf Einheiten oder Markierer und mit Taktsignalen einer Frequenz von vier MHz, die von einem allgemeinen Taktgeber BT der Anlage geliefert werden, verbunden.

Die Ausgangsschnittstellen IS1, IS2 bedienen die Zugriffsermächtigungsverbindungen AE1 bis AE12 und die Datenübertragungsverbindungen DT1 bis DT12. Die Schnittstelle IS3 versorgt vier Paare von Verteilerdrähten des Takts HA, die je eine von drei Stationen parallel bedienen. Die Verbindungen DE1 bis DE12, AE1 bis AE12, RD1 bis RD12 werden nacheinander von einem Abtastzähler EX aktiviert, der die Multiplexer MX12 und MX13 und einen Demultiplexer •DX1 (Adresse AO bis A3) adressiert.

Die Daten DT und der Takt HR werden gleichzeitig an alle Einheiten UC, UCP, MQ ausgegeben. Das Signal HR hat eine Frequenz von 1 MHz, die sich durch Teilung der Taktsignale des Taktgebers BT in einem Zähler CRD ergibt. Der Basistaktgeber sendet außerdem ein Rahmensynchronisations signal SY1 aus, das an den Nullsetzungseingang des Zählers CRD gelangt. Das. Signal SY1 des ersten Moduls v/ird über ein Tor P und über den Draht SY2 der Verbindung IEX zum Eingang SY1 des anderen Moduls in Reihe zurückgeschickt.

Die Besetzung der Verbindung von einer Einheit.UC, UCP oder MQ wird von einer Aktivierungskippstufe BV registriert, die ein Signal LOCK aussendet, mit dem der Abtaster EX über den Zähler CRS angehalten wird und der Zugriff zum Demultiplexer DX1, der die Sendeermächtigung AE gibt, eröffnet wird.

Die auf den Drähten RD empfangenen Daten werden in einer Kippstufe BR regeneriert. Die von einem Modul empfangenen Daten können zu einer an einen beliebigen Modul angeschlossenen Einheit weitergegeben werden. Der Multiplexer MX13 hat einen Ausgang mit drei Zuständen, der über den Draht DE der Verbindung IEX mit dem entsprechenden Ausgang der anderen "Moduln vielfachgeschaltet ist.

Die Belegungsdauer einer Verbindung des Netzes durch eine Einheit oder einen Markierer ist auf zehn Millisekunden durch den Überwachungszähler CRS begrenzt, der durch ein Signal VA und über eine verdrahtete Logik mit Toren P, I, OR das Weiterschreiten des Abtasters EX im Falle einer Zeitüberschreitung veranlaßt.

Ein Ausgang Q2 des Zählers CRD liefert Taktsignale an die Schaltkreise EX, CRS und BV, im letzteren Fall in Phasenopposition. Die Sendetaktsignale, die von dem Aus-

gang Q1 des Zählers CRD stammen, aktivieren über einen Phaseninverter I die Regenerationskippstufe BR mit der Frequenz von 1 MHz.

Die Betriebsweise eines verdoppelten Verteilers DR1. DR2 wird nun beschrieben.

- Einschalten : Der erste Verteilermodul erhält ein Signal MM über eine Kippstufe BY sugeführt, die vom Ausgang Q2 des Zählers CRD gesteuert wird. Der Ausgang Q der Kippstufe BY stellt eine Ermächtigungskippstufe BW ein, dia den Abtaster EX freigibt.

. Berücksichtigung einer Sendeanforderung DE1 : Wenn der Abtaster EX den entsprechenden Schnittstelleneingang IEI adressiert, liefert die Kippstufe BV das Signal LOCK, das eine dreifache Wirkung besitzt : .. Öffnung des Zugriffstores P zum Demultiplexer DX1 und

Aussendung der Ermächtigung AE1, .. Fortschreiten des Überwachungszählers CRS .. Anhalten des Abtasters EX (das Tor P wird geschlossen)

- Sendeende : Unterdrückung des Signals DE1 vor dem Ablauf von 10 ms, wodurch die Signale AE1 und LOCK des Zählers CRS verschwinden und der Abtaster EX entsperrt wird.

- Ende der Zeitverzögerung vor dem Ende einer Aussendung : Der Ausgang des Zählers CRS öffnet das Tor P, das den Abtaster EX entsperrt.

- Ende der Abtastung : Der Ausgang des Zählendes C des Abtasters EX ist mit dem Eingang D einer Kippstufe BZ verbunden, die die Nullrücksetzung der Kippstufe B.W bewirkt. Letztere steuert über den Draht FEX der Verbindung IEX den Takteingang H der Kippstufe BN des folgenden Moduls. Am Ende der Abtastung aller Module beginnt der Zyklus von neuem.

Der Koppler ARIT der Verbindung zu dem Netz RIT ist in Fig. 12 dargestellt. Es handelt sich hier um eine Dialogvorrichtung zwischen den Prozessoren. Dieser Koppler ist auf einer Druckschaltungskarte untergebracht, die im Prozessoreinschub sitzt. Die Vorrichtung ist einerseits an den Systembus des.Prozessors für einen Austausch von Botschaften nach dem Verfahren des direkten Speicherzugriffs und andererseits an die Verbindungen RIT1 und RIT2 des Dialognetzes RIT für einen Dialog nach dem HDLC-Verfahren verbunden, und zwar in derselben Art wie es oben für den Fall der Markierer beschrieben worden ist.

Die erfindungsgemäße Vermittlungsanlage ermöglicht einen gleichzeitigen Zugriff zu den beiden Verbindungen RIT1 und RIT2 des Netzes RIT und gleichzeitige Übertragungsfunktionen über die Schaltkreise zum direkten Speicherzugriff DMM und zur Steuerung der Austauschvorgänge HDLO und HDL1, die weiter unten erläutert werden.

Die Anlage besitzt vier interne Kanäle, und jedem Kanal ist ein Speicherregister vom FIFO-Typ einer Kapazität von 64 Oktetten zugeordnet, d.h. . das Register FRO, das dem Empfangskanal VRO der Verbindung RITI zugeordnet ist, das Register FRI, das dem Empfangskanal VR1 der Verbindung RIT2 zugeordnet ist, das Register FTu, das dem Sendekanal VTO der Verbindung RIT1 zugeordnet ist und das Register FT1, das dem Sendekanal VTl der Verbindung RIT2 zugeordnet ist.

Diese Kanäle haben Zugriff zu den Schaltkreisen zum Austausch mit dem Prozessor, zu einem internen Bus BDC und zu Schaltkreisen HDLO, HDL1 über einen Bus BDH.

Die Übertragungen zwischen jedem Register FR oder FT und dem Bus BDC, BDH v/erden mithilfe eines Pufferregisters

»y Γ «7 ^ - 30 -

RTC, RTO/ RT1 für die Sendeseite und RRH, RRO, RR1 für die Empfangsseite synchronisiert.

Sende- und empfangsseitig gibt es eine allgemeine Austauschprozedur.

Für die Aussendung aktiviert der Prozessor die Schaltkreise DMM und HDLO und liefert das Signal DEO für einen Zugriffswunsch einer Verbindung wie z.B. RIT1 des Netzes RIT. Nach der Antwort A.30 der Verbindung RIT1 beginnt der Schaltkreis DMM die Übertragung vom Speicher des Prozessors zum Register FTO des Kanals VTO in Form von Paketen mit 16 Oktetten, bis zur vollständigen Auffüllung des Registers. Der Schaltkreis HDLO beginnt die Übertragung, sobald das erste Oktett verfügbar ist und setzt die Übertragung fort, bis der Schaltkreis DMM das Ende der Nachricht angibt und das Register leer ist. Der Schaltkreis HDLO beendet die Nachricht. Das Netz RIT1 wird freigegeben, und eine Unterbrechung wird zum Prozessor gesandt, der das Zustandsregister des Schaltkreises HDLO lesen kann.

Die verschiedenen Unterbrechungen werden auf der Karte von einem programmierbaren Schaltkreis PIC3, beispielsweise vom Typ 8259A, überwacht. Dieser Schaltkreis wird vom Schaltkreis 8259A des Rechners im Meister-Sklaven-Modus gesteuert. Der Dialog findet entweder durch Unterbrechung INT und Bestätigung INTA oder durch Abfrage der Sklavenschaltkreise durch den Meisterschaltkreis statt.

Beim Empfang aktiviert der Prozessor den Schaltkreis DMM und den Empfänger des Schaltkreises HDLO. Nach Feststellung eines Signals FLAG wird das nächstfolgende Oktett mit der Adresse der Vorrichtung verglichen. Bei Übereinstimmung werden sechzehn Oktette in das Register des Kanals

VRO übernommen, und eine Dienstanforderung wird an den Schaltkreis DMM aüsgesandt. Eine neue Anforderung wird bei jedem Paket von sechzehn Oktetten ausgesandt, bis zum ,Ende der letzten Nachricht FLAG, wenn das Register. FRO leer ist. Der Empfänger wird desaktiviert und ein. ünterbrechungssignal wird zum Mikroprozessor ausgesandt, damit das Zustandsregister des Schaltkreises HDLO und das Register des Schaltkreises DMM, das die Länge der Nachricht und ihre Speicheradresse angibt, ausgelesen werden.

Der Prozessor überwacht den Zugriff DMM für die Übertragung der Pakete von sechzehn Oktetten, aber der Schaltkreis DMM überwacht alleine die Übertragung jedes Pakets, und während dieser Übertragungen wird der Systembus S-BUS von ihm gesteuert.

Die Anordnung wird vom Prozessor wie ein Speicherplatz betrachtet und die einzigen benutzten Befehle, abgesehen von der Zugriffssteuerung DMM, sind die Lesebefehle Lee, die Schreibbefehle EC und die Antworten der adressierten Vorrichtungen, d.h. ein Signal "Bereit", das auf dem Draht PRT des oben definierten Systembus ausgegeben wird.

Die Schaltkreise der oben erwähnten Vorrichtung bilden eine Schnittstelle mit dem Systembus für die Adressenleitungen LAO bis LA19, für die Datenleitungen LDO bis LD7 und für die Übertragungssteuerungsleitungen CT und PRT sowie die Kontrollsteuerleitungen des Systembus. Die acht Adressenleitungen geringen Gewichts (LAO bis LA7) sind mit einem bidirektionalen Zugriffsschaltkreis oder Treiber DRA verbunden. Während der Übertragungen zum Speicher des Mikroprozessors im direkten Zugriff werden diese Leitungen vom Schaltkreis DMM versorgt. Die Leitungen LA8 bis LA15 werden im Direkt_zugriff vom Schaltkreis DMM über ein Ausgangsregister RG1 versorgt. Eingangsseitig sind

diese Leitungen mit den Bestimmungsschaltkreisen verbunden.

Die Leitungen LA16 bis LA19 werden aus zwei Blockadressen registern RBO, RB1 versorgt, die ja einem der Netze RIT zugeordnet sind. Die Register v/erden vom Prozessor über den Datenbus geladen und geben den Block von 64000 Oktetten des Speichers an, in dem die empfangene Nachricht abgelegt werden soll. Während des Aussendens liest der Schaltkreis DMM die Nachricht im Block_;dessen Basisadresse gleich Null ist. Die interne Benutzung dieser Leitungen durch die Vorrichtung wird weiter unten beschrieben.

Nur acht Datenleitungen (LDO bis LD7) werden benutzt. Sie sind durch bidirektionale Register RG2 und RG3 an die internen Busschienen BDC und BDH angeschlossen. Die übertragungsrichtung wird vom Schaltkreis DMM bestimmt. Die Übertragungssteuerleitungen CT und PRT, d.h. der Lese-Schreibsteuereingang, sind durch.ein Register RG4 gepuffert, das ihre Synchronisation über ein Signal "syn" bewirkt, welches von einem Bussteuerschaltkreis BC ausgesandt wird.

Am Ausgang werden 'die Signale vom Schaltkreis DMM,geliefert Das Signal PRT wird ebenfalls vom Schaltkreis BC ausgehend vom Signal "syn" ausgesandt. Die Steuerleitungen für die Kontrolle des Systembus durch den Schaltkreis BC enthalten für die Belegung und die Freigabe der Busschiene den Draht HBUS für den Synchronisationstakt, den Draht DUB, mit dem der Schaltkreis DMM eine Benutzungsanforderung dem Bus meldet, und den Draht AUB, mit dem der Prozessor die Benutzungsermächtigung für den Bus gibt. Der Schaltkreis BC dient einfach einer Pufferung dieser Signale und ihrer Synchronisation mit dem Bustakt.

Die Schaltkreise der Vorrichtung enthalten außerdem einen Kontrollschaltkreis CCR. Dieser Schaltkreis dekodiert die Informationen der Adressenleitungen LA und CT für die

Steuerung der Schaltkreise der Vorrichtung.

Der Prozessor verwendet für diese Steuerung 64 Speicherwörter in einem Block von 16000 Oktetten, der durch eine Festverdrahtung auf dem Anschlußstecker der Karte der Vorrichtung identifiziert wird. Diese 64 Wörter werden durch die sechs geringstwertigen Bits der Leitungen LA adressiert. Die vier Bits LAO bis LA3 definieren die Steuerung und die Bits LA4 bis LA5 definieren den adressierten Schaltkreis.

Der Schaltkreis DMM für Direktzugriff zum Speicher ist hier ein programmierbarer Schaltkreis Typ 8257. Dieser Schaltkreis kann vier verschiedenen Kanäle kontrollieren und wird für die Übertragung von Paketen von 1 bis 16 Oktetten verwendet.

Diesem Schaltkreis sind ein Pufferregister RTC für die Aussendung zu den Registern FTO und FT1 der Kanäle VTO und VT1, die Pufferregister RRO und RR1 für den Empfang, die an die Register FRO, FR1 der Kanäle VRO und VR1 angeschlossen sind, und ein Überwachungsschaltkreis SP für die Belegungsdauer des Systems zugeordnet.

Der Schaltkreis SP enthält Zähler, die die Dauer des durch das Vorhandensein des Signals PRT kontrollierten Speicherzugriffs und die Anzahl der übertragenen Zeichen messen, die vor der Freigabe der Busschiene nicht 16 Oktette überschreiten darf. Bei Überschreitung sendet der Schaltkreis SP eine ünterbrechungsaufförderung an den Schaltkreis PIC3. Für die Übertragung in Sende- und Empfangsrichtung besitzen die Register FRO, FR1, FTO, FT1 der vier Kanäle je einen Kontrollschaltkreis CC, der aus einem Zähler besteht und die Informationen"Register leer, Ί6 Charaktere eingespeichert", "Register voll" liefert, die für den Start und das Ende der Übertragungen benötigt werden.

Die Übertragung zum Prozessor im Direktzugriff, d.h. das Einschreiben in den Speicher, wird vom Schaltkreis DMM in die Wege geleitet, der eine Datenanfrage über den Ausgang D-REO des Blocks vom Typ 8257 liefert. Für den Kanal VRO beispielsweise beginnt die Übertragung zwischen FRO und DMM, wenn der·Schaltkreis CC angibt, daß das Register voll ist. Der Schaltkreis DMM steuert die Übertragung bis zum Empfang des Signals "Register leer" oder des Signals "Ende der Nachricht". Letzteres wird aktivier.t, wenn der Schaltkreis HDLO das das Ende anzeigende Zeichen FLAG erkannt hat.

Die Übertragung vom Prozessor im Direktzugriff wird vom Schaltkreis DNM gestartet und läuft, bis das Register FT voll ist oder bis ein-Signal "Übertragungsende" vom Schaltkreis DMM gegeben wird.

Die vom Schaltkreis PIC3 behandelten Unterbrechungen sind für die den beiden Netzen RIT1 und RIT2 zugeordneten Kanäle

- die Unterbrechung betreffend das Ende der Übertragung eines Pakets (ITO, IT3),

- die Unterbrechung betreffend das Ende des Empfangs der Nachricht (IT1, IT4),

- die Unterbrechung betreffend das Ende der Aussendung einer Nachricht (IT2, IT5).

Für den Schaltkreis SP gilt dies für die Unterbrechung im Fall einer Überschreitung der zulässigen Benutzungsdauer der Busschiene (IT6).

Die Sende-Empfangsschaltkreise PIDLO und KDL1 sind von derselben Art wie der Schaltkreis HDLC1. Sie sind über einen Schnittstellenschaltkreis INFO, INF1 der elektrischen Anpassung und Umwandlung der die Sendeanforderung und Sendeermächtigung anzeigenden Signale AE

bzw. DE mit ihrem Netz RIT verbunden. Die Steuersignale

für die Schaltkreise HDL werden von einem Steuerschaltkreis CHD geliefert, der an die Schaltkreise CCR, RG4, CA, HDL, INF angeschlossen ist. Der Schaltkreis CHD enthält für jeden Schaltkreis HDL einen Multiplexer für die Verteilung der Steuerungen seiner internen Register mit einer entsprechenden. Funktion, wie die des Multiplexers MX11 (Fig. 7). Der Schaltkreis CHD kann auch in Form einer verdrahteten Logik oder eines programmierbaren Speichers ausgebildet sein mit Funktionen, die denen vergleichbar sind, die der oben beschriebene Automat besitzt.

Der Schaltkreis CHD ist außerdem an zwei Schaltkreise CAO und CA1 für das Erkennen der Adresse der Einheiten oder Markierer angeschlossen, die über den Bus BDC aufgrund eines Befehls des Mikroprozessors mPU geladen werden und die Adresse zugeführt - erhalten, die in der Nachricht auf dem Empfangskanal am Ausgang des Puffers RRH enthalten ist.

Nachfolgend wird die Betriebsweise bei den Austauschvorgängen zwischen den Schaltkreisen HDL und den Registern FT im Falle einer Aussendung auf das Netz RIT beschrieben.

Nach der Belegung einer Verbindung wie RIT1 und der Einstellung auf den Sendebetrieb in den Schaltkreisen DMM und HDLO durch den Prozessor wird die übertragung eines Zeichens zwischen dem Register FTO und dem Schaltkreis HDLO über den Puffer RTO eingeleitet, wenn der Schaltkreis CC des Registers FTO angibt, daß ein Zeichen am Ausgang dieses Registers FTO verfügbar ist oder daß der Schaltkreis HDLO sendebereit ist, was durch Aktivierung seines Ausgangs TDSR deutlich wird.

Die Zeichen werden unter der Kontrolle des Schaltkreises CHD bis zum Ende der Nachricht übertragen, das durch die Signale "Ende der Nachricht" das vom Schaltkreis DMM stammt,

und "Register leer" deutlich wird, das vom zugeordneten Schaltkreis CC stammt.

Bei Empfang im Netz RIT nach Einstellung der Schaltkreise HDLO und DMM wird, die übertragung des ersten Zeichens veranlaßt, wenn der Schaltkreis HDLO zum Empfang bereit ist, was durch die Aktivierung eines Ausgangs RDSR deutlich wird, und wenn das Pufferregister RRH verfügbar ist, während der Empfangskanal· VR nicht aktiv ist.

Das erste Zeichen wird mit der vom Prozessor geladenen Adresse im Erkennungsschaltkreis CA verglichen, um die empfangende Einheit oder den empfangenden Markierer vor Übertragung.des nächsten Zeichens kenntlich zu machen.

Wenn der Vergleich negativ ausfiel, dann erfolgt ein zweiter Vergleich mit einem festen Zeichen, das dasselbe für alle Einheiten und Markierer ist (beispielsweise FF in hexadezimaler Schreibweise). Dieses Verfahren ermöglicht es dem Prozessor, eine Nachricht an alle Einheiten oder an das Netz RIT angeschlossene Markierer zu verbreiten.

Andererseits kann aufgrund der beiden Erkennungsschaltkreise CAO und CA1 über eine unterschiedliche Adresse für die Einheit und den Markierer für die Adressen RIT verfügt werden.

Das Verfahren am Ende einer Nachricht wird ausgelöst, wenn.der Schaltkreis HDLO das Endsignal FLAG erkennt.

Wie oben erwähnt, werden die Schaltkreise der Vorrichtung vom Prozessor mithilfe folgender Informationen gesteuert :

- Adressen von 0 bis 64, die durch LAO bis LA5 geliefert werden,

- Lese-Schreibsignal über die Drähte CT,

- Daten über die Drähte LDO bis LD7.

Die wesentlichen benutzten Steuerungen sind beispielhaft für den Schaltkreis PIC3 angegeben; dies ist eine normale Benutzung der Steuerleitungen CT, die an die Eingänge T/W des Schaltkreises Typ 8259A für das Lesen und Schreiben der internen Register des Schaltkreises verbunden sind.

Für die Basisregister RB1, RBO erfolgt das Laden der Informationen DO bis D3 durch eine Schreibsteuerung.

Für die Adressen der Einheit und der Markierer in Höhe der Schaltkreise CAO, CA1 erfolgt das Laden der Informationen DO bis D7 durch eine Schreibsteuerung.

Für den Zugriffsschaltkreis DiMM besteht die Adresse für das Lesen und Schreiben des Speichers aus zwei aufeinanderfolgenden Oktetten, die über die Drähte DO bis D7 übertragen werden.

Zum Schreiben und Lesen des Index, mit dem die Zählung der übertragenen Oktette erfolgt, verwendet man 16 Bits oder zwei aufeinanderfolgende Oktette.

Diese Steuerungen erfolgen getrennt für jeden der vom Schaltkreis DMM betreuten Kanäle.

Der Prozessor steuert außerdem die den vier Kanälen gemeinsamen Register für das Auslesen des Zustandsregisters und das Einschreiben in das Steuerregister, der Maske usw...

Für die Schaltkreise HDLO und HDLI gibt es einen getrennten Schreibvorgang für die Kontrollregister und einen getrennten Lesevorgang für die beiden Zustandsregister.

Der Schnittstellenschaltkreis AMIC zwischen dem Prozessor CPU und den vom Vermittlungsnetz durchgeschalteten PCM-Verbindungen ist schematisch in Fig. 13 dargestellt. Mi't

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diesem Schaltkreis kann man die vier PCM-Verbindungen, die eine Gruppe von Endgeräten bedienen, an den Bus des Prozessors CPU anschließen.

Der hier beschriebene Schaltkreis betreut maximal 32 Einheiten von Endgeräten und verwendet zwei Arten von Verfahren :

- Zyklische Abtastung : Der Schaltkreis tastet zyklisch alle Einheiten UT ab. Jede Einheit antwortet entweder durch eine einfache Quittierung, wenn sie nichts zu melden hat, oder durch eine Nachricht, die entweder eine Zustandsänderung cder eine Antwort auf einen Prozessorbefehl oder einen Fehler angibt. In umgekehrter Richtung'kann der Prozessor CPU eine Nachricht an eine oder mehrere Zieleinheiten schicken.

- Punkt-zu-Punkt-Verfahren, bei dem eine unabhängige Benutzung der Sende- und der Empfangskanäle möglich ist: Dieses Verfahren wird entweder für die Wartung, d.h. beispielsweise für eine Simulation einer Gruppe GUT oder zum Aufbau einer Steuerverbindung vom Semaphortyp verwendet, beispielsweise nach dem System 7 gemäß der Norm CCITT.

Der für diese Anwendung verwendete Schaltkreis besitzt folgende Elemente :

- einen mikroprogrammierten Automaten AMP, der den ganzen Schaltkreis steuert und eine zyklische Abtastung bewirkt.

- einen Empfangsspeicher MR und einen Sendespeicher ME, deren Zähler weiter unten erläutert werden. In diesen Speichern werden für jeden Sende- und Ernpfangskanal die Parameter und der Betriebsmodus des Kanals sowie eine Nachrichtenliste pro aktiven Kanal eingespeichert. Zu den Speichern haben in Schreib- und in Leserichtung der Prozessor CPU und der Automat AMP Zugang.

- den Speichern zugeordnete Schaltkreise, die einen gemeinsamen Adressenmultiplexer MXA, einen Zugriffsmultiplexer MXE oder MXR für jeden Speicher- ME und MR sowie ein Ausgangsregister RSR, RSE für jeden Speicher umfassen.

- einen Sender/und einen Empfänger-i die an die vier PCM-Verbindungen angeschlossen sind und die vom Automaten gesteuert werden. Sie sorgen für den Nachrichtenaustausch

,..nach dem Verfahren HDLC. Die Strukturen des Senders und des Empfängers entsprechen denen der bereits erwähnten programmierbaren Schaltkreise , doch sind sie hier als diskrete Schaltkreise ausgebildet, um die Anpassung an die spezifischen Anwendungsbedingungen zu erleichtern.

- einen Schnittstellenschaltkreis INT2 für die. Verbindung zum Systembus S-BUS des Prozessors CPU entsprechend dem, der schon in Verbindung mit dem Schaltkreis ARIT beschrieben wurde.

- einen Schaltkreis zur Bearbeitung der Unterbrechungen PIC4 beispielsweise einen programmierbaren Schaltkreis vom Typ 8259, der im Sklavenbetrieb dem Unterbrechungsschaltkreis des Prozessors CPU zugeordnet ist.

Zur Erreichung der gewünschten Datenaustauschgeschwindigkeit ist der Automat in verdrahteter Logik ausgeführt (sequentiell adressierter Festwertspeicher für die zyklische Abtastung und die Verteilung der Steuersignale der verschiedenen Teile des Schaltkreises AMIC, sowie Addierer für die Speicheradressenberechnung ausgehend von Basisadressen und von noch zu beschreibenden Zeigern) . Desgleichen wurden die folgenden Bedingungen für den Sende- und Empfangsbetrieb gewählt :

- der Empfänger ist stets nur einer einzigen Verbindung zugeordnet. Die empfangenen Nachrichten auf den drei anderen PCM-Verbindungen werden nicht zur Kenntnis genommen.

- das Senden erfolgt auf einer oder mehreren Verbindungen. Die aktiven Verbindungen werden durch eine im -Speicher programmierte Maske von Binärelementen bezeichnet. Die nicht aktiven Verbindungen zeigen einen Ausgang hoher Impedanz, so daß an dieselben Verbindungen die Schaltkreise AMIC der Steuereinheiten UC einer gemeinsamen GUC angekoppelt werden können.

Der Schaltkreis AMIC kann acht Austauschkanäle in unterschiedlichen Zeitlagen behandeln.

Für die zyklische Abtastung wurden folgende zusätzliche Bedingungen gewählt :

- kein gleichzeitiger Betrieb in Sende- und in Empfangsrichtung auf einem Kanal,

- die Sende- und Empfangskanäle besitzen dieselbe Zeitlage,

- die Empfangs-PCM-Verbindung ist dieselbe für alle Endgeräteeinheiten einer Gruppe GUT,

- der Schaltkreis AMIC analysiert die Befehlsnachricht nicht. Jede Sendesequenz endet mit dem Empfang einer Empfangsbestätigung .

Die Struktur der Austauschsp^icher wird nun erläutert.

Der Schaltkreis AMIC wird als Speicherplatz des Prozessors gesteuert, d.h., daß die einzigen verwendeten Informationen die Adresse, die Lese- und Schreibsteuerungen und die Antwort PRT sind. Der Schaltkreis AMIC benutzt einen Speicherraum von 16000 Oktetten. Die ersten Oktette sind der Identifizierung des Schaltkreises und der Behandlung von Unterbrechungen gewidmet. Die Speicher ME und MR umfassen je 2000 Oktette.

Der Inhalt des Sendespeichers wird in Tabelle 1 wiedergegeben. Dieser Speicher enthält 32 Wörter mit je zwei Oktetten MCO bis MC31, wovon ein Wort für einen aktiven oder inaktiven Kanal verwendet wird; diese Worte ermöglichen die Speicherung der Kanalnummer, des Kanalzustands, der Maske, die die im Sendebetrieb aktiven Verbindungen definiert. Die fünf folgenden Zustände werden benutzt : . 1 - aktiver Kanal

. 2 - Ruhe : am Ende eines Abtastzyklus verlangt der Schaltkreis AMIC eine Unterbrechung des Prozessors und bringt den Kanal in den Ruhezustand, um ihn zu blockieren bis zum nächsten Zyklus

. 3 - Blockierung des Zugriffs zur Empfangsliste und

Blockierung der Empfangsbestätigung für die Nachrichten, die von den Einheiten UT kommen. Dadurch ist es möglich, den Verlust von Nachrichten zu vermeiden, wenn die Liste gesättigt ist, und bleibt der. Durchlaß frei für Antworten auf prioritäre Befehle.

- Anhalten der Abtastung am Ende des Zyklus aufgrund des Auslesens der Adresse der letzten abgetasteten Endgeräteeinheit.

- Übertragung einer Steuernachricht. Dieser Zustand kann ausgehend von einem Zustand 2 oder 4 erreicht werden.

Für jeden der N. aktiven Kanäle (N = 8) besitzt der Speicher ME einen Kanalkontrollblock, eine Adressentabelle der von diesem Kanal behandelten Endgeräteeinheiten und eine Liste der zu übertragenden Nachrichten (maximal 8).

MCO MC 31

BC

BCN

ATU1

ATUN

FMT1

FMTN

Tabelle 1 Tabelle 2

Jeder Block BC dungszweck : . Oktett 0

. Oktett 1

Oktette 2 und 3

Oktette 6 und 7

Oktette 8 und 9

Oktette 10 und 1 1

Oktette 12 bis 31

umfaßt 32 Oktette mit folgendem Verwen-

: reserviert für den Verkehr mit dem zugeordneten Empfangskanal

Verwendungsmodus des Kanals (zyklische Abtastung oder Punkt-zu-Punkt-Verbindung).

Zeiger für den Anfang und das Ende der Nachrichtenliste. Diese Zeiger sind einander gleich, wenn die Liste leer is't.

Zählwert über die Zahl der vor einem Abbruch auszusendenden Wiederholungen einer Nachricht (Gesamtzahl und laufend inkrementierter Zähler bei jeder Aussendung der gerade behandelten Nachricht).

Anfangsadresse und Zeiger für die Adressentabelle der Einheiten der Endgeräte UT.

Kontrplzeichen der Abtastnachrichten und der die Forderung nach Empfangsbestätigung betreffenden Nachrichten.

jeder Nachricht zugeordnete Zeiger (maximal 8) plus zwei Zeiger, die intern für den Automaten zur Übertragung von Befehlen an die durch diesen Kanal behandelten Einheiten UT benutzt werden.

Die Struktur des Empfangsspeichers, die in Tabelle 2 dargelegt ist, ähnelt der des Sendespeichers. Unterschiede liegen allein in der nicht vorhandenen Adressentabelle für die Endgeräteeinheiten UT und in der Benutzung der Oktette bis 11 der Blöcke BC gemäß folgendem Schema : - Oktette 6 bis 7 : Grenzdauer und Zähler zur Messung der

Wartezeit auf die Antwort betreffend eine Nachricht in Richtung auf eine Endgeräteeinheit.

- Oktett 8 : unbenutzt

- Oktett 9 : Kontrollzeichen für die Empfangsbestäti

gung, das eine Sendesequenz beendet

- Oktette 10 bis

11 : Angabe über das Unterbrechungsniveau.

Die Empfangslisten enthalten nur die Nachrichten in Beantwortung der zyklischen Abtastung, die Antworten.auf Prozessorbefehle und die Fehlermeldungen.

Ganz allgemein werden die Abwicklungsdaten vom Prozessor nur bei der Inbetriebsetzung des Schaltkreises AMIC geschrieben. Die Zähler und Zeiger v/erden vom Automaten AMP inkrementiert oder berechnet. Die wichtigsten Einflußhandlungen des Prozessors CPU in Bezug auf den Schaltkreis AMIC sind die folgenden. :

- Inbetriebsetzung . Veränderung der Abtasttabellen (Hin

zufügung oder Unterdrückung von Endgeräteeinheiten),

. Veränderung der aktiven Kanäle und der Behandlungsparameter,

- Abtastung der Zeiger der empfangenen Nachrichtenlisten,

- Auslesen der entsprechenden Nachrichten,

- Einschreiben der Nachrichten in Sendelisten,

- Unterbrechungen . Einschalten des Schaltkreises PIC4,

. Behandlung der Unterbrechungen und Auslesen der Fehlermeldungen,

- Punkt-zu-Punkt-Verfahren,

Lesen und Schreiben der Behandlungsparameter Lesen und Schreiben der Nachrichtenlisten.

Die nachfolgend zu beschreibende Betriebsweise der Vermittlungsanlage beruht einerseits auf der oben im Einzelnen dargestellten Struktur und andererseits; auf dem umfangreichen Schrifttum, das dem Fachmann auf folgenden Gebieten zur Verfügung steht :

- Telefonanlagen und ihre Betriebsweisen

- Telefonvermittlungsämter mit einem Zeitmultiplex-Vermittlungsnetz

- Steuerung durch Rechner :

. Aufbau der Verbindungswege : Software für die Behandlung der Rufe

. Abwicklung : Software für Betrieb und Wartung.

Ausgehend von diesen Elementen betrifft die nachfolgende Beschreibung die Organisation der auf der Hardware beruhenden Software "den Ablauf eines Telefongesprächs vom Abheben bis zur Freigabe und schließlich die Benutzung der redundanten MitLei.

Von der Natur der Sache her ist die Software aufgeteilt. Sie ist in logischen Maschinen organisiert, die Untereinheiten der Software sind, gesehen als unabhängige Steuereinheiten, die mit der Umwelt nur über den Austausch von Nachrichten in Verbindung stehen. Die logischen Maschinen entsprechen unabhängigen logischen Funktionen : Behandlung von Telefonanrufen, Bearbeitung von Karteien, Interpretation von Operatorbefehlen, Berücksichtigung der Stunde,.·.

Das Netz der Steuereinheiten wird aus diesem Grund aus der Sicht des Benutzers ersetzt durch ein Netz von logischen Maschinen. Diese Verallgemeinerung der Hardv/are wird mit zwei Überlegungen begründet :

- Der Nachrichtenaustausch existiert notwendigerweise zwischen Steuereinheiten, da diese nicht über einen gemeinsamen Speicher verfügen.

- Es wird unterschieden zwischen logischen Maschinen . und physischen Maschinen, da man aus wirtschaftlichen Gründen gehalten ist, in einer Steuereinheit mehrere unabhängige Funktionen zusammenzufassen, um das Speichervolumen und die Rechenkapazität bestmöglich auszunützen. Die Funktionen werden schon bei der Erstellung des Systems zusammengefaßt.

Gewisse logische Maschinen können in mehreren Prozessoren auftreten. Beispielsweise gibt es ein bis 32 logische Maschinen für die Behandlung von Telefonanrufen, die je eine gewisse Anzahl von Teilnehmern und von Schaltkreisen in Richtung auf andere Telefonzentralen betreuen. Man kann auf diese Weise die Kapazität der Vermittlungsanlage durch Hinzufügen von zusätzlichen Steuereinheiten erhöhen.

Die Adressierung der logischen Maschinen erfolgt eher namensmäßig als gemäß der physischen Adresse. Die Übermittlung einer Nachricht an eine logische Maschine erfolgt in gleicher Weise, ob nun der Empfänger in derselben Steuereinheit oder in einer anderen liegt. Auf diese Weise sind die Umordnungen für die meisten Programme transparent.

Die logischen Maschinen haben folgende Merkmale :

- es sind Ausgabeeinheiten der Bezüge und des Ladens;

- es sind Aufgabengruppen (asynchrone Prozesse),

- die Nachrichten werden an Aufgaben in den logischen Maschinen gerichtet,

- jeder Aufgabe sind zwei Nachrichtenwartelisten zugeordnet eine Liste für Anfragen und eine Liste für Antworten auf Anfragen,

- die Aufgaben einer logischen Maschine können ebenfalls untereinander durch Nachrichtenaustausch in Verbindung treten.

Das Betriebssystem wird von einem Residenzkern gebildet, der in jeder Steuereinheit wiederkehrt. Man findet dort eine Startsequenz im Festspeicher (MLI, Fig. 10), die in der Lage ist, den Rest des Residenzkerns beim Start einzuschreiben sowie das Bearbeitungssystem der Aufgaben und der Austauschvorgänge SGTE (nicht dargestellt), das das Herz des Betriebssystems bildet..Dieses System besteht aus zwei Untereinheiten :

- eine Gruppe von Diensten, die die Bearbeitung der Austauschvorgänge, die Steuerung des Speichers und die Behandlung der Aufgaben sicherstellt. Diese Gruppe umfaßt auch Primitivvorgänge, die in den logischen Maschinen folgendermaßen genannt werden :

. Aussendung von Nachrichten,

. wartende. Anfragen und Antworten,

. Anschluß eines Verfahrens an eine Unterbrechung (ein derartiges Verfahren verkehrt über Nachrichten mit den anderen Aufgaben der logischen Maschine, der es angehört),

. Auslesen verschiedener Informationen : Nummer der laufenden Aufgabe, Stunde, ...

- eine logische Ubervachungsmaschine MLS (nicht dargestellt), die systematisch, in jedem Prozessor beim Start eingeschlossen ist. Diese Maschine leistet die mit der Steuerung des Prozessors verbundenen Dienste, insbesondere :

. Aufladen einer logischen Maschine in der Steuereinheit

und Aktivierung, . Angabe, wo die logischen Maschinen, die in den anderen

Prozessoren angeordnet sind, sich befinden, . Unterdrückung einer logischen Maschine, . neuer Start einer Steuereinheit, . Einstellen ihres Taktes.

Im übrigen vollzieht die Maschine MLS die Aufgaben des Tests und der Verteidigung der Steuereinheit, der Verwaltung der Daten und der Hilfe bei der Einstellung.

Das gewählte Beispiel des Ablaufs eines Telefongesprächs betrifft ein Ortsgespräch unter folgenden besonderen Bedingungen :

- der gerufene Teilnehmer ist frei,

- der rufende Teilnehmer legt als erster den Hörer auf,

- die Endgeräte der beiden Teilnehmer werden von unterschiedlichen Steuereinheiten (UC1, UC2) betreut.

Die Tabellen 3 bis 8 beschreiben die Phasen des Gesprächs, d.h. die ausgetauschten Nachrichten :

Tabelle 3 Tabelle 4

Tabelle 5 Tabelle 6 Tabelle 7 Tabelle 8

: Vorauswahl, Nummerngabe, Übersetzung im Fall

eines Teilnehmers mit Wählscheibe, : Vorauswahl, Nummerngabe, Übersetzung im Fall

eines Teilnehmers mit Vielfrequenztastenfeld, : Ortswahl,

: Ende des Wahlvorgangs

: Verbindungsaufbau mit Kontrolle des Sprechweges : Freigabe

Tabelle 3

(1)

(8) CH1

UT1 UC1

> (2) DEC-NT1

ΤΓ

MQ1

(4) CNX {P, V1, VIA)

UTton

IAD (NT1, P, V1) (5;

TiT!

(7) IA

(9)

!ΙΟ) CH1

CH2

11)

CHn

12)

Legende zu Tabelle 3 :

T : Teilnehmerendgerät (T1 = rufender Teilnehmer,

T2 = gerufener Teilnehmer)

NT1: Rufnummer des Endgeräts des rufenden Teilnehmers UC : Steuereinheit MQ : Markierer

UT : Endgeräteeinheit (UTton : Endgeräteeinheit zur Ausgabe der Signaltöne)

(1) Der Prozessor der Endgeräteeinheit UTI tastet zyklisch seine Endgeräte ab und entdeckt das Abheben des Hörers,

(2) Die Endgeräteeinheit UT1 macht der Steuereinheit UC1 Meldung und gibt ihr die Nummer des Endgeräts NT1 weiter,

(3) Die Steuereinheit UC1 sucht einen Kanal V1 zwischen dem Endgerät Ί1 und dem Vermittlungsnetz, sowie einen Weg V1A des Zugriffs zu einer die Signaltöne sendenden Endgeräteeinheit UTton.

(4) Die Steuereinheit UC1 macht dem zugeordneten Markierer MQ Meldung und bezeichnet ihm die zu verbindenden Kanäle.

(5) Die Steuereinheit UC1 meldet der Endgeräteeinheit UTI₇ daß die Verbindung vom Endgerät T1 zur Einheit UTton hergestellt ist.

(6) Die Endgeräteeinheit UT1 verbindet lokal das Endgerät T1 mit dem Kanal V1 der Ebene des Vermittlungsnetzes P.

(7) Das Endgerät T1 erhält die Aufforderung zur Nummernwahl IA von der Endgeräteeinheit UTton.

(8) Das Endgerät T1 sendet die erste Wählziffer an die Endgeräteeinheit UT1 .

(9) Sofort nach Erhalt des ersten Wählimpulses trennt die Endgeräteeinheit UT1 die Verbindung vom Endgerät T1 mit dem Kanal V1 auf, um den Signalton zu unterbrechen.

(10)Die Endgeräteinheit UT1 empfängt, identifiziert und überträgt jede Ziffer an die Steuereinheit UC1.

(11)Nach Empfang von zwei Wählziffern führt die Steuereinheit UC1 eine erste Übersetzung für die Voranalyse des Vermittlungsweges durch .

(12) Vollständige Übersetzung nach Empfang der erwarteten Anzahl von Wählziffern, bestimmt durch die Voranalyse. In dieser Phase kann je nach Typ der Vermittlungszentrale und der Art des Anrufs die Steuereinheit UC1 einen zentralisierten Übersetzungsdienst anfordern, der in einer anderen Steuereinheit sitzt.

Tabelle 4

T1 UT1 (D

UC 1

MQ1 XJTaux MQaux

DEC(NTI _

(3)

CNX(P, V1, AUX]

(4) CNX (P, V1, AUX)

IAD

(6:

(8) CH1

CH2

CHn

DNCX

J)

(9;

10) CH1

CH2

(11

«fr	2)	(1	CHn	LIB
(1		(1		DCNX . te-
		3)
		4)

(15)

757

Legende zu Tabelle 4 :

UTaux Endgeräteinheit, die die Teilnehmernummer im Binärkode empfängt -

MQaux Markierer des Umschalters, der die Endgeräteeinheit ÜT1 und die Einheit UTaux für die Nummernwahl verbindet.

(D- (2) wie gemäß Tabelle 3·

(3) die Steuereinheit UC1 sucht einen Kanal VI zur Endgeräteinheit UT1 und einen Kanal Vaux zu einem verfügbaren Wählnummernempfänger.

(4) Befehle an die Markierer MQ1 und MQaux, die Verbindungen in beiden Richtungen zwischen den Einheiten UT1 und UTaux herzustellen.

die Steuereinheit UC1 meldet der Endgeräteeinheit UT1, daß ein Empfänger angeschlossen ist. wie im Fall der Tabelle 3 (die Tonsignale v/erden von UTaux ausgesandt)

das Endgerät T1 sendet die erste Wählziffer an die Einheit UTaux .

die Einheit UTaux blockiert den Signalton, der die Aufforderung zur Nummernwahl IA angibt, wie im Fall der Tabelle 3.

die Steuereinheit UC1 sendet einen Freigabebefehl an die Einheit UTaux .

(14) die Steuereinheit UC1 befiehlt dem Markierer MQau> den Kanal zu der die Nummernwahl empfangenden Einheit UTaux aufzutrennen.

(15) .. die Steuereinheit UC1 befiehlt der Endgeräteein-

heit UT1, das Endgerät lokal abzutrennen .

(5	\ I	Ί-)
(6	)-(
(8	)
(9	)	(12
(1	O)-
(1	3)

_ 51 —

Tabelle 5

UC1 UC2

(1) Ruf (V1, P, NT2)

[3) Zustand (Teilnehmer-Kanal'

(5) Ebene (P' , VT

UT2

T2

7) Ausschaltung NT2

Klingel

(8) Ende 'der Nummernwahl

Legende zu Tabelle 5 :

(1) Ruf an die Steuereinheit UC2 von der Steuereinheit UC1 mit Angabe der benutzten Ebene RXA, des den rufenden Tei] nehmer verbindenden Kanals und der Nummer NT2 des Endgerät des gerufenen Teilnehmers.

(2) die"Steuereinheit UC2 prüft den Zustand des gerufenen Teilnehmers (frei, besetzt, umgelegt..); ist er frei, dann sucht sie einen Kanal V2 zum Teilnehmer T2 in der Ebene RXA.

(3) angenommen, T2 ist zwar frei, verfügt aber über keinen Kanal in der Ebene RXA, beispielsweise weil die zugeordnete PCM-Verbindung außer Dienst ist, dann antwortet die Steuereinheit UC2 der Steuereinheit UC1.

(4) die Steuereinheit UC1 sucht einen Kanal V1 in einer anderen Ebene RXB.

(5) die Steuereinheit UC1 macht der Steuereinheit UC2 Meldung (Nummer der Ebene und des zu benützenden Kanals)·

(6) Suche nach einem Kanal V2 für die Steuereinheit UC2 .

(7) Befehl an die Steuereinheit UC2, das Endgerät T2 zu belegen und die Klingel dieses Endgeräts zu betätigen·

(8) Antwort an (5) : Ende des Wählvorgangs.

Tabelle 6

UT1 MQ1 UC1 UC 2 UT2 T2

Ende des WählVorgangs •e-

(2)

(3) CNX (P¹, V¹I, VRA) (4) CNXL

T^fa ι .ι η. ,

(5) DEC

DEC

DEC

«5$

Legende zu Tabelle 6 :

(1)-(2) Am Ende des Wählvorgangs veranlaßt die Steuereinheit UCI

- 1 : die Sicherstellung der das Gespräch betreffenden

Daten (Nachricht an eine Sicherstellungsmaschine),

- 2 : die Suche nach einem Kanal VRA für die Verbindung

zwischen einer' Einheit: UTton und der Endgeräteeinheit UT1, um das Rufbestätigungssignal zurück zum rufenden Teilnehmer zu senden.

(3) Befehl an den Markierer MQ1, die Kanäle V1 und VRA zu verbinden.

(4) Befehl der Steuereinheit UC1 an die Endgeräteeinheit UT1, das Endgerät T1 lokal an den Kanal V1 anzuschließen.

(5) Abheben des Hörers am Teilnehmerendgerät T2; dieses Abheben wird von der Endgeräteeinheit UT2 an die Steuereinheit UC2 und weiter an die Steuereinheit UC1 gemeldet, worauf das Klingelsignal beim gerufenen Teilnehmer abgeschaltet wird.

Tabelle 7

UT1 MQ1 UC1 UC2 MQ2 UT2

(1) BL (P' , V 2)

(2) CNX-

(3) BL (P¹, V'1)

«j—

(.4) CNX und Test (5) Test OK

p*

(6) DBC

DBC ' DBC

(7)

Legende zu Tabelle 7:

(1) Befehl von der Steuereinheit UC2 an die Endgeräteeinheit UT2, die Schleifenbildung BL des Schaltkreises FCDX im Endgerät T2 durchzuführen

(2) Befehl an den Markierer MQI, den Kanal V'2 anzuschließen.

(3) Befehl der Steuereinheit UC1 an die Endgeräteeinheit UT1, die Schleifenbildung des Schaltkreises FCD des Endgeräts T1 durchzuführen. .

(4) Befehl an den Markierer MQI, die Verbindung mit Test herzustellen

(5) Bericht über den Test an die Steuereinheit UC1.

(6) Befehl, die Schleifenbildungen der Schaltkreise FCD aufzulösen.

(7) Aktivierung der Gebührenzählung und Beginn des Gesprächs.

_ 54 -

Tabelle 8

T1 UT1 MQ1 UC1 UC2 MQ2 UT2 (1) RAC

RAC

,2)

(3) LIB LIB (4)

(6) (5) DCNK

«55 .

(7) CNX (VOCC

(9) RAC

< ^RA-g .

(10) DCNK -

(11) DCNK Legende zu Tabelle 8 :

(1) Der rufende Teilnehmer legt auf, was die Endgeräteeinheit UT1 durch Abtastung feststellt und an die Steuereinheit UC1 meldet.

(2) die Steuereinheit UC1 gibt die Gebühr aus und macht der SicherStellungsmaschine Meldung.

(3) die Steuereinheit UC1 fordert die Steuereinheit UC2 auf, den von ihr überwachten Gesprächsweg freizugeben.

(4) Freigabebefehl an die Enagerateienheit UT1 (lokale Abtrennung des Endgeräts T1 ).

(5) Befehl an den Markierer MQI, die Verbindung (P¹, V'1, V¹2) aufzutrennen.

(6) die Einheit UC2 sucht einen Kanal VOCC zur Verbindung

des Endgeräts T2 mit einer Einheit UTton, die ein Besetztsignal ausgibt·

(7) Befehl an den Markierer MQ2, die Kanäle V2 und VOCC zu verbinden.

(8)-(9) das Endgerät T2 empfängt das Besetztzeichen und der Hörer wird aufgelegt .

(10) Befehl an die Einheit UT2, das Endgerät T2 freizugeben

(örtliche Auftrennung).

(11) Befehl an den Markierer MQ2, die Verbindung V¹2 nach VOCC aufzutrennen.

Die Aufteilung der Software auf logische Maschinen und auf Aufgaben, die untereinander über Nachrichten verkehren können, wobei der Nachrichtenempfänger durch einen Identifikationskode erkannt wird (Nummer der logischen Maschine, Nummer der Aufgabe), unabhängig von der physischen Anordnung, ermöglicht es, zu Beginn das System in einer bestimmten Form einzurichten und diese Form nach einer Änderung oder im Falle eines Fehlers einer Steuereinheit umzuordnen.

Zu diesem Zweck wird die Einordnung der logischen Maschinen von einer logischen Überwachungsmaschine MLR gesteuert. Um den Zustand des Systems zu kennen und Umordnungen zu befehlen, fragt die Maschine MLR periodisch alle Prozessoren ab. In jedem Prozessor liegt eine Wartungsaufgabe, die die internen Tests durchführt und der Maschine MLR den Zustand des Prozessors meldet.

Diese Mittel und die für eine Umordnung benötigten Operationen sowie der Start des Systems werden von folgenden Voraussetzungen bestimmt :

- Alle Prozessoren besitzen eine Start-Software in einem Festwertspeicher, der in Verbindung mit der Beschreibung der Schaltkreise CPU erwähnt wurde.

- Die logischen Maschinen und Aufgaben eines Prozessors sowie die Überwachung der Nachrichtenaustauschvorgänge werden durch eine Software überwacht, die "System der Betreuung der Aufgaben und Austauschvorgänge"SGTE genannt wird.

- Die Gesamtheit der Software liegt in doppelter Ausführung vor und ist auf zwei Speicherscheiben gespeichert, die aus Sicherheitsgründen von getrennten Prozessoren betrieben werden.

Die Startsequenzen von zwei mit Scheiben versehenen Prozessoren entscheiden durch einen zeitbedingten Machrichtenaustausch, wer von beiden starten soll und damit Meisterprozessor wird; die Startsequenz dieses Prozessors lädt das System SGTE, wobei eine logische Maschine die Karteibearbeitung übernimmt, sowie die logische Maschine für die Betreuung des Steuernetzes.

Die Maschine MLR prüft die Startsequenzen der anderen Prozessoren, um zu bestimmen, welche von ihnen vorhanden sind. Sie stellt eine Karte des Netzes auf und teilt die logischen Maschinen den Prozessoren zu.

Für gegebene Bedingungen (das Pflichtenheft präzisiert die geforderte Zuverlässigkeit, die Verfügbarkeit, die Frequenz von Interventionen usw.) ermöglicht die beschriebene Struktur eine Optimisierung der Anzahl der benutzten Prozessoren auf zwei Arten :

- die Verwendung unspezifischer Prozessoren ergibt eine reduzierte Redundanz : beispielsweise ist für η Prozessoren UC für die Rufbearbeitung die Gesamtzahl der Prozessoren nur ρ + q, mit ρ <1 q.

- die Aufgaben werden in der Reihenfolge ihrer Priorität

eine Umordnung klassiert; im Fall einer Panne ermöglicht feine kurzzeitige Unterdrückung der nicht so eiligen Aufgaben. Die Aufgaben können vorzugsweise in den Redundanzprozessoren angeordnet sein, wodurch das notwendige Material weiter verringert wird.

Die Merkmale der Struktur gemäß der Erfindung, die für eine hohe Betriebssicherheit verantwortlich sind, lassen sich

folgendermaßen zusammenfassen :

- Ein Vermittlungsnetz mit vier unabhängigen Ebenen wird verwendet, mit einer PCM-Verbindung von jeder Ebene zu jeder Gruppe (GUT, GUC). Man kann rechnen, daß die für

mit

den erwarteten Verkehr/einer nur geringen oder vernachlässigbaren Blockiergefahr nötigen Mittel der Ausrüstung von zwei Ebenen entsprechen, Die Verwendung von vier Ebenen führt daher zu einer Verdopplung der Mittel, jedoch ist die damit erzielte Sicherheit wesentlich größer aufgrund der Unabhängigkeit der einzelnen Ebenen. Damit kann das System ohne den Zwang zu Interventionen eine Vielzahl von Pannen ertragen.

- Das Austauschnetz für Machrichten ist verdoppelt, wobei die beiden Verteiler sich die Lasten teilen und jeder in der Lage ist, den gesamten Verkehr im Fall einer Panne zu übernehmen.

Die Verbindungen vom Punkt-zu-Punkt-Typ vermeiden eine Beeinträchtigung des Netzes, falls eine Steuereinheit " ausfällt.

Andererseits verlieren im Fall der Panne eines Moduls nur die an diesen Modul angeschlossenen Einheiten ihren Zugriff zu einer der beiden Verbindungen RIT, während die-anderen Module noch über die beiden Verbindungen RIT verfügen.

Claims (7)

1. " 60 699 13

   η r j Q 2.1.QZ

   Erfindungsanspruch

   1· Zeitmultiplex-Selbstwählvermittlungsanlage mit einem Vermittlungsnetz, das in unabhängigen, von Markierern gesteuerten Ebenen organisiert ist, mit Endgeräteeinheiten, die über Multiplexverbindungen an das "Vermittlungsnetz angeschlossen sind und die von Mikroprozessoren gesteuert werden, und mit einem Steuerwerk, das aus eine Software enthaltenden, allgemein verwendbaren Mikroprozessoren und aus mit peripheren Geräten versehenen Mikroprozessoren besteht, gekennzeichnet dadurch, daß die Mikroprozessoren des Steuerwerks miteinander und mit den Markierern übe:?-ein Informationsaustauschnetz (RT) nach Art einer Serienverbindung von Punkt zu Punkt nach dem Semaphor-Verfahren verbunden sind, wobei der Zugriff zum Austauschnetz von einem Verteiler (DE) geregelt wird, daß die Mikroprozessoren des Steuerwerks an das Vermittlungsnetz über MuItip!endverbindungen (LX) angeschlossen sind, deren Zeitkanäle nach dem Semaphor-Verfahren für die Steuerung der Mikroprozessoren der Endgeräteeinheiten (UO?) benutzt werden, und daß die Software aus von den zugeordneten Mikroprozessoren unabhängigen Iogikmaschinen gebildet wird·

   2» Vermittlungsanlage nach Punkt 1, gekennzeichnet dadurch, daß jede Ebene (RXA - RXD) des Vermittlungsnetzes eine einzige Stufe aufweist, die aus einer quadratischen Zeitschaltmatris mit Umschaltern (CX) gebildet wird, ?robei diese Umschalter an die Endgeräteeinheiten (UT), die in Gruppen von Sndgeräteeinheit en (GUT) organisiert sind, und an Steuereinheiten (UG) angeschlossen sind, die in Gruppen von Steuereinheiten (GUC) organisiert sind, wobei die Verbindung über Multiplexverbindungen (LX) erfolgt, die dieselben sind für die Endgeräteeinheiten oder Steuereinheiten einer selben Gruppe,

   5H

   60 699 13
2. 2.7.82
3. 3. Vermittlungsanlage nach Punkt 1, in der die Steuereinheiten einen Systembus aufweisen, der eine Prozessorkarte an Koppler und an Speicher anschließt und bei der die Prozessorkarte einen Mikroprozessor aufweist, dessen Prozessorbus Zugriff zum Systembus und zu einem Residenzbus bietet, der die internen Quellen der Karte bedient, gekennzeichnet dadurch, daß der Prozessorbus (BP) an einem Register (RBP) angeschlossen ist, dessen Ausgang den internen Adressenbus (BADR) und die Adressenleitungen (LA) des Systembus (S-BUS) liefert, und daß die Steuerungen der Auswahl und Synchronisation der Schaltkreise der Karte von Dekodierern (DEC8, DEC9) geliefert werden, deren Eingänge einerseits an den Adressenbus und andererseits an Steuerschaltkreise (PB1, PB2) angeschlossen sind, die von den Steuerausgängen (sO bis S2) des Prozessors gesteuert werden«
4. 4. Yermittlungsanlage nach Punkt 3, bei der die Steuereinheiten unspezifisch ausgebildet sind und einen Koppler zur Verbindung mit dem Austauschnetz und einem zweiten Koppler für die Verbindung zu den PCM-Kanälen aufweisen, die mit dem Vermittlungsnetz verbunden sind, gekennzeichnet dadurch, daß

   - die Koppler vom Prozessor nach Art des Speicherplatzes gesteuert werden,

   - der erste Koppler (ARIT) die Kontrolle des Systembus (S-BUS) übernimmt,

   . - die Steuerung der Belegung des Systembus (S-BUS) über Kodierer mit Prioritätssteuerung (CPD) erfolgt und über Punkt-zu-Punkt-Verbindungen (AUB, DUB) zu den Kopplern,

   60 699 13 2.7*82

   Vermittlungsanlage nach. Punkt 4» gekennzeichnet dadurch, daß der zweite Koppler (AMIO)

   - eine Schnittstelle zur Verbindung mit dem Systembus (S-BUS),

   - Speicher (ME, MR), in denen die die Überwachung der PCM-Kanäle betreffenden Daten und die Listen von nachrichten in Sende-^ und Empfangsrichtung abgespeichert sind,

   - Sende- und Empfangsschaltkreise (EM, RM), die an die PCM-Kanäle für'den Austausch von Nachrichten nach dem Semaphor-Kanal-Prinzip verbunden sind,

   - einen Steuerautomaten (AMP) des Kopplers und

   - Multiplexer (MXA, MXE, MXR) aufweist, die Zugriff zu den Speichern über den Automaten und über den Prozessor ermöglichenβ

   Yermittlungsanlage nach Punkt 5, bei dem die Wahl der aktiven PCM-Kanäle in Empfangs- und Senderichtung und die Betriebsbedingungen in den Speichern, während der Startphase vom Prozessor abgelegt werden, gekennzeichnet dadurch, daß der Automat (AU) einen von einem Zähler adressierten Eestspeicher aufweist, wobei der Zähler im Zeitmultiplex die Datenübertragung zwischen den aktiven PCM-Kanälen, den Speichern und dem Automaten steuert,

   Vermittlungsanlage nach Punkt 2, in der die Zeitmultiplexumschalter von Steuerspeichern gesteuert werden und in der jeder Markierer von einem Prozessor gesteuert wird, gekennzeichnet dadurch, daß der Markierer einen Koppler zur Verbindung mit dem gemeinsamen Informationsaustauschnetz (RIT1) aufweist sowie

   - einen Automaten (AU) für die Steuerung des Kopplers,

   - einen Sende-Empfangs-Schaltkreis (HDIC1) im gemeinsamen

   -Jf- 60 699 13
5. 2.7.82

   Austauschnetz (RIT), der vom Prozessor (mPC) und dem Automaten (AU) gesteuert v/erden kann,

   - eine Schnittstelle zur Verbindung mit dem Bus des Prozessors mit den wesentlichen Elementen.(HT, RAI₅ RG, CB4, CB5, RBE RDS),

   - Sendespeicher und Empfangsspeicher (MEM, MRE), die von den Zählern (CB4, CB5) und vom Prozessor (mPC) adressierbar sind, und

   - eine Schnittstelle für die Steuerung, bestehend aus Elementen (BD, DEC4»'DEC5) für die Speicher (MC) der Umschalter (OX).

   Vermittlungsanlage nach Punkt 1, gekennzeichnet dadurch, daß das Austauschnetz (RIT) doppelt vorhanden ist (RIT1, RIT2) und von einem doppelt vorhandenen Verteiler (DR1, DR2) mit rotierender Priorität gesteuert wird, so daß die Last gleichmäßig verteilt "wird.

   Vermittlungsanlage nach Punkt 1, in der die Software für die Steuerung in unabhängige logische Maschinen aufgeteilt ist, denen unterschiedliche Prioritäten zugeordnet sind, gekennzeichnet dadurch, daß die Gesamtzahl (p + q) der unspezifischen Steuereinheiten nur wenig größer als die Anzahl ρ der unbedingt für die Gesamtheit der Software notwendigen Steuereinheiten (UC1) gewählt ist, wobei die Gesamtheit der logischen Maschinen von einem Steuereinheiten-Mikroprozessor (UCP1) bearbeitet wird, der ein Überwachungsprogramm aufweist und eine Tabelle für die Lage der logischen Maschinen in den unspezifischen Einheiten, so daß im Fall einer Panne von unspezifischen Einheiten die logischen Maschinen umgeordnet werden können, und im Pail einer Sättigung der Gesamtheit der noch in Betrieb befindlichen Maschinen diese so umgeordnet werden können, daß nichtprioritäre logische Maschinen unterdrückt wer-

   3&Z. ^-Jf- 60 699 13
6. 2.7,82

   den, und daß das laden und die Umordnungen der logischen Maschinen von diesem Mikroprozessor über das Austauschnetz (RIT) erfolgen»
7. 10. Vermittlungsanlage nach Punkt 2, gekennzeichnet dadurch, daß die Steuerverbindungen zwischen Steuereinheiten (UC) und Endgeräteeinheiten (UT) im Falle einer Panne aufrechterhalten werden

   - durch Wechsel der PGM-Verbindung

   - durch Veränderung eines Umschalters der halb-permanenten Verbindungen (LX) zwischen Steuereinheiten (UG, UCP) und Endgeräteeinheiten (UT).

   Hierzu 12 Seiten Zeichnungen