DE3685499T3

DE3685499T3 - Zentralisiertes Fernsprech-Zeitkanalvermittlungssystem mit Netzabbildungsansprechverhalten.

Info

Publication number: DE3685499T3
Application number: DE3685499T
Authority: DE
Inventors: Thomas R Eames; Gordon Macginitie
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1985-01-31
Filing date: 1986-01-31
Publication date: 1998-09-10
Anticipated expiration: 2006-02-01
Also published as: AU5261286A; US4688212A; EP0190679A2; DE3685499D1; ES551414A0; EP0190679B2; EP0190679B1; DE3685499T2; ATE77029T1; ES8800548A1; AU577751B2; EP0190679A3

Description

Diese Erfindung betrifft Zeitmultiplex-Kommunikationssysteme.

HINTERGRUND DER ERFINDUNG

Zeitmulitplexierte (TDM) Telefonsysteme weisen typischerweise eine Zentralverarbeitungseinheit (CPU) auf, die die TDM- Verbindungen zwischen Portumgebungen steuert. Dies wird typischerweise durch direktes Adressieren einer adressierten oder empfangenden Peripherieeinheit im Ansprechen auf eine sendende oder Quellen-Peripherieeinheit und durch Verzweigen der TDM-Impulscodemodulations- (PCM) -Wörter zwischen den angeschlossenen Peripherieeinheiten ausgeführt. Dieser Typ von Verbindung basiert auf einer zufälligen Adressierung und außerdem wird die Zeitgabe durch die unmittelbaren Anforderungen der Peripherieeinheiten gesteuert.
Ein TDM-Telefonsystem dieses Typs ist in der GB-A-2 022 366 offenbart.
Der Nachteil dieser Anordnung ist die verteilte Verarbeitung, die zum Steuern der Adressierung und der Dekodierung und des Status innerhalb jeder Peripherieeinheit benötigt wird. Zusätzlich benötigen derartige Einrichtungen eine seguentielle Adressierung, bei der entweder mehr Adressierungseinrichtungen oder schnellere Adressierungseinrichtungen beteiligt sind.
Gemäß der Prinzipien der Erfindung, so wie sie in den nebengeordneten Ansprüchen 1 und 10 definiert ist, sind eine Vielzahl von Ports, die mit verschiedenen Peripherieeinrichtungen verbunden sind, für eine Port-zu- Port-Kommunikation durch ein Telefon-Zeitschlitz- Austauschsystem (TTIS) angeordnet. Das TTIS kann Ports oder Anschlüsse in irgendeiner Kombination verbinden. Gemäß der Prinzipien der Erfindung wird eine Verringerung in der Größe des TTIS Vermittlungsnetzes anstelle von einer getrennten Adressierung jedes Ports auf einer Anforderungs- oder Notwendigkeitsbasis abzuhängen durch eine Echtzeit- Abtastplanung von Modulen, die Gruppen von Ports darstellen, erreicht.
Gemäß der Prinzipien der Erfindung werden die Ports durch eine zeitabhängige Abtastplanung adressiert, wodurch die Notwendigkeit für einen zufälligen Adressierungsmechanismus innerhalb der Peripherieeinheiten vermieden wird. Anstelle davon wird gemäß den erfindungsgemäßen Prinzipien Information, beispielsweise Dateninformation und Signalisierungsinformation, in einem zentralisierten Speicher gespeichert. Der zentralisierte Speicher dient als ein Abbild der Peripherieeinheiten, i.e. von Daten- und Signalisierungsinformation, die an jeden Port erzeugt wird, und des Status oder des Zustands jedes Ports. Die zeitlich geplante Adressierung stellt sicher, daß der Speicher immer die gegenwärtigste Information des Ports enthält, unabhängig davon, ob für Operationen verwendete Signalisierungsinformation oder Daten an einen bestimmten adressierten Port von einem Quellen-Port geflossen ist. Das Abbild ist in einem zentral angeordneten Abbildungs- oder Bild-RAM zur Verwendung bei der Verbindung von allen TTIS- Ports enthalten. Die TTIS-Ports weisen bezüglich der Daten zwei Funktionen auf: (1) Sie dienen als ein Sender oder eine Quelle dieser Daten (Quellen-Port) und (2) um der Empfänger von diesen Daten oder der Adressenort dieser Daten (Adressen- Port oder adressierter) zu sein. In der bevorzugten Ausführungsform sind die Quellen- und Adressen-Ports gruppiert und als getrennte Quellen- und Adressen-Module bezeichnet. Jede der getrennten Gruppen von Adressen-Ports innerhalb jedes Adressen-Moduls hat einen laufenden Zugriff auf alle Quellen-Ports während eines Abtastzyklusses. Dies wird gemäß der bevorzugten Ausführungsform dadurch erreicht, daß ein Quellen-Speicher für einen vollständigen Satz von Quellen-Modulen bereitgestellt wird, mit der Möglichkeit einer Speicherung von sämtlichen Daten, die während eines Abtastrahmens für jedes der bestimmten Adressen-Module benötigt werden. Gemäß einer Adressen-Port-Modularität, wie voranstehend erläutert, sind die Quellen-Port-Gruppen in jeweilige Quellen-Module getrennt und ein vollständiger Satz von Quellen-Speicher-Modulen, die sämtliche Quellen-Module darstellen, sind für einen Zugriff von irgendeinen Adressen- Modul vorgesehen. Die Verbindung der Quellen-Ports durch die Quellen-Speicher mit den Adressen-Ports wird im Ansprechen auf eine Echtzeit-Abtastplanung anstelle einer zufälligen Adressierung durchgeführt. An sich führt die Echtzeitabtastung zu einem Abbildungs-Speicher, der teilweise durch den voranstehend erwähnten Quellen-Speicher und teilweise durch einen Speicher, der die Signalisierungsinformation darstellt, dargestellt wird, wie nachstehend noch erläutert wird.
Die Anzahl von Quellen-Speicherorten für jedes Modul von Adressen-Ports gleicht der Gesamtanzahl von Ports oder in der bevorzugten Ausführungsform 2048. Die Verbindungsmöglichkeit für jedes Modul von Adressen-Ports wird durch Bereitstellen eines vollständigen Quellen-Speichers, der alle Quellen-Ports darstellt, für jedes Modul von Adressen-Ports redundant gemacht. Beispielsweise ist in der bevorzugten Ausführungsform für 2048 Peripherieeinrichtungen, die vier Quellen-Module mit jeweils 512 Ports darstellen, ein Quellen- Speicher mit vier Speichermodulen, die jeweils 512 Ports oder insgesamt 2047 Ports bedienen, für jedes Adressen-Modul von 512 Adressen-Ports vorgesehen. Die Quellen-Modularität in der bevorzugten Ausführungsform ist dann angeordnet, um vier Speichermodule, die einen Quellen-Speicher für alle Quellen- Ports in dem System darstellen, für jedes Adressen-Modul, das jeweils 512 Adressen-Ports darstellt, vorzusehen. Ein Zugriff auf jeweilige Quellen-Speicherdaten für irgendeinen Adressen- Port innerhalb jedes Adressen-Moduls wird durch einen Zeigerwert in dem Adressen-Speicher erreicht, der einen Ort oder eine Stelle innerhalb desjenigen Quellen-Speichers des Adressen-Moduls anzeigt, der diese Daten enthält. In dieser Weise können Daten von einem spezifizierten Quellen-Port mit einem bestimmten Adressen-Port, der zu dieser Adressen- Speicher-Zeigerstelle gehört, verbunden werden. Dies wird dadurch erreicht, daß jeweiligen Adressen-Ports Zeigerstellen in dem Adressen-Speicher speziell zugewiesen werden. Da der Modularitätsgrad in der bevorzugten Ausführungsform die Gesamtanzahl von 2048 Ports in Gruppen von jeweils 512 Ports aufteilt, enthält jeder der Quellen-Speicher für jeden jeweiligen Adressen-Speicher die identische Nachricht von jedem Quellen-Port. Jedoch kann nur eine Adressen-Speicher- Zeigerwertstelle, die einen Zeigerwert aufweist, der zum Zugriff auf die Quellen-Speicher-Stelle, die diese Nachricht enthält, gesetzt ist, auf diese Nachricht zugreifen und die Daten innerhalb der Quellen-Speicher-Stelle mit dem speziell zugewiesenen Adressen-Port für die jeweilige Zeigerwertstelle und den Adressen-Speicher verbinden.
Wie voranstehend beschrieben, sind die Adressen-Speicher in bezug zu den Adressen-Modulen angeordnet. In der bevorzugten Ausführungsform sind die Module in Gruppen von jeweils 512 Ports vorgesehen. Innerhalb der Echtzeit-Abtastsequenz greift jedes dieser getrennten Module, die getrennte Adressen-Ports darstellen, auf die Speicher zu, die die Daten für sämtliche 2048 Quellen-Ports enthalten. Ferner sind die Quellen-Ports in Quellen-Module aufgeteilt und ein Speicher-Modul für jedes Quellen-Modul ist für einen Zugriff getrennt durch jedes getrennte Adressen-Modul vorgesehen. In dieser Weise kann in der bevorzugten Ausführungsform der gleiche Adressen-Port eine Datennachricht von irgendeinem Quellen-Port in jedem der vier getrennten Module und in einem Echtzeit-Abtastrahmen empfangen. Schließlich können die getrennten Adressen-Module gleichzeitig auf die Abtastplanung ansprechend gemacht werden, so daß sämtliche Daten gleichzeitig an die getrennten Adressen-Module transferiert werden können, was die Abtastzeit verringert.

TTIS-Organisation

In der bevorzugten Ausführungsform ist das TTIS-System in drei Komponenten organisiert: das Anrufprozessorsystem (CPU); das Telefon-Steuersystem (TCU); und die Ports, die mit Peripherieeinheiten verbunden sind. Sämtliche Leitungs- Amtsleitungs-Telefonie- und sämtliche Dateneinheiten sind mit dem TCU über einen Telefonie-Bus verbunden, der auch eine Multiplexierung von modularen Gruppen von Telefonieeinrichtungen bereitstellt, wie nachstehend noch erläutert wird.
Das Anruf-Verarbeitungssystem (CPU) besteht aus der Diensteinheit, die Takte und einen Prioritäts-Auflöser, ein Zustandsregister und Interrupts (Unterbrechungen) für die aktiven und Bereitschafts-Zustände und eine Umschaltsteuerung (nicht gezeigt) auf ein redundantes System im Fall eines Ausfalls bereitstellt. In diesem Zusammenhang ist in der bevorzugten Ausführungsform ein redundantes TTIS vorgesehen, das parallel mit dem aktiven TTIS arbeitet, mit Ausnahme der aktiven TTIS Funktion, bei der die Quellen- und die Adressen- Ports verbunden werden. Im Fall eines Ausfalls wird das redundante TTIS-System aktiv gemacht, so daß kein Verlust einer Kommunikation auftritt. Zusätzlich ist das Interface zu dem TCU vorgesehen. Das TTU stellt eine Zeitsteuerung für das TCU bereit, die zu wiederholten Abtastungen in Echtzeit führt und die Zuführung einer Nachricht von einem Quellen-Port, die Speicherung dieser Nachricht in einem ersten Zeitschlitz und dann den Austausch dieser Nachricht mit einem Adressen-Port bei einem zweiten verschiedenen Zeitschlitz bezüglich des voranstehend erwähnten ersten Zeitschlitz verursacht.
Das Telefonie-Steuersystem (TCU) einschließlich der Zeitschalteinheit (TSU) und der Abtastersignaleinheit (SSU), vermittelt alle Kommunikationen zwischen der CPU und den Ports, tastet die Ports für Dienstanfragen ab, stellt die ö Schalt-Sprach/Daten-Verbindungen zwischen Ports bereit, stellt einen Ton-Generator und Konferernzfunktionen bereit und stellt eine Zeitgabe für die Impulscodemodulation der Telefoniesignale und der Daten bereit. In der bevorzugten Ausführungsform erscheint das TCU für die CPU als ein Abbildungs- oder Bildspeicher von 32K Bytes von RAM geteilt in 2048 Blöcke von jeweils 16 Bytes mit einem Block für jeden Port. Sämtliche Funktionen, die irgendeinem der 2048 Ports zugeordnet sind, erscheinen in dem 16-Byte-Block als ein Abbild jedes jeweiligen Ports und an einer Stelle, die diesem bestimmten Port zugeordnet ist. Der 16-Byte-Block wird nachstehend als die Port-Interface-Struktur beschrieben.
Der Telefonie-Bus ist eine Zusammensetzung von Bussen, die einen Multiplexierungsbaum bilden, und in der bevorzugten Ausführungsform beeinflußt er maximal 32 Ports für jede Multiplexierungsebene. Es sei jedoch darauf hingewiesen, daß die Multiplexierungsmodularität ohne Beeinträchtigen der erfindungsgemäßen Prinzipien hier geändert werden kann. Diese Modularität wird ferner durch Multiplexieren jedes einzigartigen Paars von Ports, die 32 getrennte Abtastintervalle auf einem einzelnen Bus darstellen, verringert. Die Multiplexierungsstufen in der bevorzugten Ausführungsform sind eine Multiplexierung eines ersten Niveaus von jeweils 32 Ports in einen einzelnen Multiplexkanal. Es gibt dann 16 von diesen einzelnen Multiplexkanälen. Jeder dieser 16 multiplexierten Kanäle wird in zwei Gruppen von jeweils 8 aufgeteilt. Diese zwei Gruppen von jeweils 8 Multiplexkanälen, insgesamt 256 Ports, werden dann durch einen Serien-zu-Parallel-Wandler verarbeitet, der Bytes in einer seriellen Form, wobei jedes aufeinanderfolgende Byte seriell dargeboten wird, in parallele Bytes mit in serieller Form dargebotenen aufeinanderfolgenden Bytes ändert oder transformiert. Jeder Wandler stellt in einem getrennten Zeitschlitz bezüglich eines Abtastrahmens ein paralleles Byte für einen getrennten jeweiligen Port bereit. In dem abschließenden Multiplexebene wird dann der Ausgang jedes Wandlers, der 256 Ports darstellt, in einen zeitgeteilten Multiplexkanal kombiniert, der die getrennten Zeitschlitze für jeweilige der 512 Ports in einem Quellen-Modul darstellt.
Wie nachstehend erläutert, stellt jeder der Ports Daten mit einer 64 K Bit Rate und Signalisierungsinformation bei einer 64 K Bit Rate bereit. Die Multiplexierung für die Signalisierungsinformation ist die gleiche wie für die Daten und in der bevorzugten Ausführungsform wird innerhalb eines Quellen-Moduls die Signalisierungsinformation von jeder der zwei Gruppen von 256 Ports kombiniert, um einen zeitgeteilten Multiplexausgang von Signalisierungsinformation für einen Quellen-Modul mit 512 Ports und einen zeitgeteilten Multiplexausgang für die Dateninformation bezüglich des gleichen Moduls von 512 Ports bereitzustellen.

Peripherieeinheit-Multiplexierung

Gemäß der Prinzipien der Erfindung sind die Zeitschlitze gemäß der Abtastplanung angeordnet, anstelle daß sie Ports, so wie sie von Konversationen identifiziert werden, zugeordnet sind. Die Daten- und Signalisierungsinformation wird nicht auf eine wahlfreie Anforderung von der CPU gesendet oder empfangen, sondern ein Empfang, ein Zugriff darauf und eine Verarbeitung wird gemäß einer Echtzeit- Abtastplanung, die in der bevorzugten Ausführungsform zwei Millisekunden umfaßt, kontinuierlich ausgeführt. Die Daten bei der 64 Kb Rate und die Signalisierungsinformation der 64 Kb Rate von allen Source-Ports werden in das TCU in einem festen Multiplexierungsbaum wie voranstehend beschrieben multiplexiert und die aus dem TCU an die adressierten Ports herausfließende Information wird in einer symmetrischen Weise demultiplexiert. Der Wandler führt eine Umwandlung von seriellen Bytes in parallele Bytes in dem Multiplexierungsbaum und in einer symmetrischen Weise in dem Demultiplexierungsbaum aus. Die 16 Byte Status- und Steuerregister in dem TCU sind speziell für jeden Port zugewiesen, befinden sich nicht an den Ports, sind aber gemäß der Prinzipien der Erfindung Abbildungen, die an einer zentralisierten Stelle, die durch ein RAM dargestellt ist, in dem TCU gehalten werden. Die Daten- und Steuerinformation für jeden Port wird in dem TCU in getrennten Speichern gehalten und stellt eine Abbildung jedes Ports innerhib jedes Abtastzyklusses dar. Diese Abbildung wird durch die Information in dem TCU dargestellt und bei jedem Echtzeit- Abtastzyklus aktualisiert. Alle Ports werden innerhalb jedes Zyklusses abgetastet und die programmierten Funktionen, die während des Zyklusses durch die Signalabtasteinheit (SSU) ausgeführt werden, werden einmal für jeden Port ausgeführt. Die Signalinformation, die von den Port-Peripherieeinheiten bereitgestellt wird, umfaßt ein Byte einer Einrichtungs- Identifikation, nämlich einen Ein-Bit-Anzeiger "Dienstanforderung", der von der Ereignis-Abtasteinrichtung innerhalb des SSU überwacht wird, und sieben Bits eines zusätzlichen Status wie nachstehend nochnäher erläutert wird. Zwei Bytes werden an die Ports gesendet und in ein "Belegt/Frei" Anzeigerbit, ein abgehendes pulsierendes oder klingelndes Bit (je nach Anwendung) und vierzehn Bits für eine andere Steuerung aufgeteilt. Jeder Port liefert eine Typen-Identifikation und irgendwelche anderen Funktionen, so wie diese von dem bestimmten Dienst benötigt werden.
Gemäß der Prinzipien der Erfindung wird das in dem letzten Abtastzyklus zuletzt empfangene Status-Byte von jedem jeweiligen Port kontinuierlich durch eine Ereignis- Abtasteinrichtung innerhalb des TCU überwacht. Dieses Bit ist angeordnet, um sich zu ändern, wenn irgendein wesentlicher Zustand sich an dem Port ändert, wobei sich die Bedeutung dieses Bits von Einrichtung zu Einrichtung und mit dem Zustand der Ereignis-Abtasteinrichtung ändert. Für einfache Einheiten ist es das einzige Status-Bit, das verwendet wird, und wird "abgehoben" bedeuten. Die Abtasteinrichtung, die auf einer Anderung des Status-Bits anspricht, gibt die Port- Nummer an die CPU weiter, die die Port-Nummer in einem Silo- Register (FIFO) hält. Eine Logikzustandsmaschine, die an die jeweiligen Abtastregister in jeweiligen Ports mulitplexiert ist, spricht auf das 16 Bit Muster an, das für jeden jeweiligen Port in das Abtastregister von der CPU geschrieben wird, um das Zustandsregister zu initialisieren und ihm zu ermöglichen, eine bestimmte gewünschte Funktion für jeden Port auszuführen. Die Zustandsmaschine wird durch das in dem Abtastregister für jeden jeweiligen Port geschriebene Port geschriebene Codemuster gesteuert und führt die Zustandsmaschine, um eine Anderung in dem Status-Bit zu erkennen.
In der bevorzugten Ausführungsform weist das Abtastregister drei verschiedene Moden auf: (1) einen Kantendetektor, der ein einstellbares Entprellfilter bereitstellt, das bei einer Aktivierung das Auftreten einer Änderung eines Peripherieeinrichtungs-Status berichtet; (2) einen Wählimpuls-Sammler; und (3) einen Auflege/Abhebezustands- Unterscheider.
Ein vollständiger Satz von Signalisierungsregistern ist für jeden Port vorgesehen, einschließlich derjenigen, die Ton- und Konferenzfunktionen zugeordnet sind.
Wie voranstehend erwähnt, werden anstelle der Bildung von Verbindungen zwischen einem Quellen-Port und einem Adressen- Port auf einer Einzelanforderungsbasis der Status jedes Ports kontinuierlich über wiederholte aufeinanderfolgende Abtastrahmen überwacht. Sämtliche erforderliche Information zum Ausführen der zeitmultiplexierten Verbindung zwischen irgendeinem Paar oder einer Gruppe von Ports wird innerhalb des TCU durch das voranstehend erwähnte Abbildungs-PAM innerhalb des TCU und innerhalb der SSU ausgeführt. Es sei darauf hingewiesen, daß die Begriffe "Quellen" Ports und "Adressen" Ports bei der Erläuterung der Erfindung verwendet werden und genauso auf jeden der 2048 Ports in der bevorzugten Ausführungsform anwendbar sind. Das Wort "Quellen" Port wird verwendet, um irgendeine der 2048 Peripherieeinheiten zu bestimmen, wenn sie eine Funktion einer Aussendung von Information ausführt. Das Wort "Adressen" Port wird verwendet, um irgendeinen der 2048 Ports zu der Zeit zu bezeichnen, zu der er Information als der Adressat des jeweiligen Quellen-Ports empfängt.
Gemäß dem zentralisierten Schema der Erfindung wird eine Dämpfungssteuerung für den Datenpfad an einer einzelnen Stelle innerhalb des Quellen-Zeigerregisters für jeden Port vorgesehen, wie nachstehend erläutert wird. Eine Dämpfung wird aus einem Satz von 16 unabhängigen Dämpfungscodes im Ansprechen auf das Quellen-Zeigerregister gewählt, das wie voranstehend angegeben für jeden Port eingerichtet ist. Die Dämpfung wird durch eine Tabelle von Ausgangszeichen als eine Funktion von Eingangszeichen, die in einem bipolaren PROM enthalten sind, implementiert. In dieser Weise wird eine zentrale Stelle für eine Dämpfung von jeder der Peripherieeinrichtungen, die an jeweiligen Ports angebracht sind, vorgesehen.
Gemäß der Prinzipien des Betriebs wird der 2048 Port Schalter in einem Satz von 4 Abbildungs-Speicher-Modulen implementiet, die parallel arbeiten und jeweils 512 Ports bedienen. In dieser Weise kann ein vollständiger Dienst für jeden Port von einer zentralen Stelle bereitgestellt werden und eine Modularität stellt eine gleichzeitige Abtastung von Adressen- Speicher-Modulen und eine Verringerung der Verarbeitungszeit bereit. Jeder Quellen-Speicher ist 32 Bit breit, so daß vier Abtastwerte von jeweils 8 Bits in ihn sofort geschrieben werden können und ein Abtastwert von jeder der 2048 möglichen Quellen in 512 Zyklen geschrieben werden kann. Der Quellen- Speicher ist mit einer Redundanz organisiert, die sich auf die gewählte Nummern-Modularität bezieht. Obwohl die modulare Redundanz Kosten zu der Einheit hinzufügt, werden diese Kosten durch die Einfachhheit, die gerichtete zentralisierte Steuerung und den Vorteil der durch diese Organisation angebotenen Modularität ausgeglichen.
Tonmuster werden durch 64 unabhängige PCM Sequenzen erzeugt, jede mit ihrer eigenen Peripherieeinheits-Nummer. Jede Anzahl von Telefonie-Peripherieeinheiten kann mit irgendeinem Ton verbunden werden, indem die Peripherieeinheits-Nummer des Tons an die adressierte Peripherieeinheit geschrieben wird. Jeder Ton wird durch Lesen einer gewählten Sequenz von PCM Abtastwerten aus einem EPROM und dann durch Wählen seiner Sequenz unendlich lange erzeugt. Jeder Ton weist einen Startadressenzeiger auf, der durch Software gesetzt wird, um eine der Sequenzen in dem PROM zu wählen. Die Startzeiger können auch geändert werden und es ist möglich, Tonmuster an den Tonports durch Andern der Startzeigerwerte in einer geeigneten zeitlichen Sequenz zu erzeugen. Das Anruf-Aktions- Verarbeitungs-Untersystem (Call Action Processing subsystem) innerhalb der CPU (CAP) interpretiert Aktionen von Anrufern und zeichnet diese auf und verfolgt Parteien, die in einer Warteschleife gehalten werden. Es sammelt und interpretiert Signalisierungsinformation einschließlich "Tasten" Niederdrückungen und Aufblinkvorgänge des Hörers und bestimmt, was zu tun ist, wenn eine Aktion innerhalb einer vorgegebenen Zeit nicht vorgenommen wird.
Die Erfindung wird mit näheren Einzelheiten unter Bezugnahme auf eine bevorzugte Ausführungsform und die Zeichnungen erläutert. In den Zeichnungen zeigen:
Fig. 1 in einem Blockschaltbild das TTIS-System einschließlich der Telefon-Steuereinrichtung, die die Telefon-Zeitsteuerungseinheit (TTU), die Konferenz- und Ton-Einheit (CTU), Zeitschalt- Einheiten (TSU) und eine Abtast- und Signal-Einheit (SSU) umfaßt, und der Anruf-Verarbeitungseinheit (CPU), die Steuerfunktionen für das TCU bereitstellt;
Fig. 2 in einer schematischen Blockschaltbilddarstellung die Aufteilung der Ports in Quellen- und Adressen- Module und die Anordnung des redundanten Quellen- Speichers für jeden Adressen-Modul gemäß der Prinzipien der Erfindung;
Fig. 3 die Vorgehensweise, mit der die Datenleitungen bei 64 Kilobit und Signalleitungen bei 64 Kilobit von ihren jeweiligen Signalisierungs- bzw. Datenpaaren getrennt und mit gleichen Daten- und Signalisierungs-Paaren kombiniert werden; und
Fig. 4 eine schematische Darstellung eines Abbildungs-RAMs umfassend die TCU Quellen- und Port- Speicherungsspeicher, die auf eine Abtastlogik ansprechen, zum Speichern einer Abbildung von Status- und Dateninformation, die von den Peripherieeinheiten erzeugt wird.
Die Prinzipien der Erfindung lassen sich am besten unter Bezugnahme auf die hier gezeigte und beschriebene bevorzugte Ausführungsform erläutern. Fig. 1 zeigt in einer Blockschaltbilddarstellung das TTIS und insbesondere das CPU System und das TCU System. Die Ports sind mit dem TCU über den Telefonie-Bus verbunden. Der Telefonie-Bus stellt mehrere Ebenen einer Multiplexierung der zeitgeteilten multiplexierten Ausgänge von jedem der mit dem Telefonie-Bus verbundenen Ports bereit, wie nachstehend noch näher erläutert wird.
Die zentrale Vermittlungsfunktion des TTIS, der die Verbindung eines Quellen-Ports mit einem Adressen-Port bewirkt, tritt innerhalb der Telefonie-Steuereinrichtung und insbesondere innerhalb der Zeitschalteinheit (TSU) der Telefonie-Steuereinrichtung auf. Die TSU stellt einen nichtblockierenden Zugriff auf bis zu 2048 Peripherieeinheiten in der bevorzugten Ausführungsform bereit. Jedoch sei darauf hingewiesen, daß die modulare Art der TSU die Erweiterung der maximalen Anzahl von Peripherieeinheiten ohne irgendeine Anderung der erfindungsgemäßen Prinzipien ermöglicht. Wie in Fig. 1 dargestellt, umfaßt das TTIS die Telefon- Zeitsteuerungseinheit (TTU), die Konferenz- und Toneinheit (CTU), die Zeitschalteinheit (TSU) und die Abtast- und Signal-Einheit (SSU). Wie nachstehend noch erläutert, stellt der Telefonie-Bus einen multiplexierten Eingang von den Peripherieeinheiten an der Telefonie-Steuereinrichtung und einen demultiplexierten Ausgang von der Telefonie- Steuereinrichtung an die Peripherieeinheiten zurück bereit. In der bevorzugten Ausführungsform wird eine vollständige Redundanz im Fall eines Ausfalls irgendeines Teils des Systems bereitgestellt (nicht gezeigt).
Das voranstehend erwähnte Multiplexieren wird durch einen Multiplexierungsbaum erreicht, der einen zeitgeteilten multiplexierten (TDM) Ausgang von aufeinanderfolgenden Bytes für jeden Quellen-Portmodul erzeugt. In der bevorzugten Ausführungsform gibt es vier Module, die jeweils 512 Ports umfassen. Innerhalb eines Moduls von 512 Ports ist eine Multiplexierung gleichzeitig angeordnet, um 16 Gruppen von 32 Ports zu erzeugen. Innerhalb jeder Gruppe von 32 Ports weist jeder Port eine feste zeitliche Zuordnung auf. Die 16 Gruppen von 32 Ports werden multiplexiert, um 16 Ausgangskanäle zu erzeugen, wobei jeder Kanal in serieller Form den zeitgeteilten multiplexierten Ausgang für jeweilige 32 Ports bereitstellt. Diese 16 Ausgangskanäle werden dann in zwei Gruppen von jeweils 8 Kanälen multiplexiert, die dann durch einen Serien-zu-Parallel-Wandler verarbeitet werden, um 8 aufeinanderfolgende parallele Bytes von Daten aus den seriellen Daten zu erzeugen und auf dem Ausgang jedes Wandlers aufeinanderfolgende Bytes von 256 Ports zu erzeugen. Diese 256 Bytes von Information werden dann wie in Fig. 3 gezeigt kombiniert, um einen einzelnen multiplexierten Ausgang von 512 aufeinanderfolgenden Bytes von Information zu erzeugen. Das Demultiplexieren aus dem TTIS System heraus wird in einer symmetrischen Weise durchgeführt. In der bevorzugten Ausführungsform tritt die Multiplexierung und Demultiplexierung im wesentlichen auf dem Telefonie-Bus auf.
Die Elemente des TTIS sind redundant, um die Möglichkeit eines einzelnen Ausfalls, der einen Betriebsausfall des gesamten Systems verursacht, zu verringern. Das TTIS ist als zwei unabhängige Steuerhälften konstruiert, wobei jede Hälfte eine Steuerung des Systems vornehmen kann. Nur eine Hälfte des TTIS ist zu jeder gegebenen Zeit aktiv; die andere Hälfte kann alle Funktionen außer die Übertragung von Daten- und Signalisierungsinformation an die Ports ausführen. In dieser Weise ist die redundante Hälfte immer bereit, eine aktive Steuerung des Systems zu jeder Zeit zu übernehmen.
Irgendein üblicher Steueruntersystemausfall in den Elementen des TTIS werden einen Transfer einer Steuerung von der aktiven zu der inaktiven Steuerungshälfte verursachen. Während des Transfers der Steuerung werden alle Verbindungen, die bereits in einem stabilen Zustand sind, in diesem Zustand gehalten.
Die redundante Hälfte des TTIS ist mit drei über Kreuz gekoppelten Daten-Bussen verbunden, nämlich einem IBUS, eine STATUS-BUS und einem ZEITSTEUERUNGS-BUS. Der IBUS stellt einen Pfad bereit, durch den wichtige Daten weitergeleitet werden können. Der STATUS-BUS stellt eine Einrichtung für eine Umschaltsteuerung und laufende Information bereit, die sich auf den Funktionszustand jeder redundanten Hälfte des Systems bezieht, und der ZEITSTEUERUNGS-BUS stellt eine Synchronisationssteuerung zwischen den redundanten Hälften bereit, so daß im Fall einer Umschaltung eine Zeitsteuerung von anderen kritischen Funktionen aufrecht erhalten würde.
Eine schematische Darstellung der Datenverbindungspfade in dem TTIS und insbesondere innerhalb des TCU Systems ist in Fig. 2 gezeigt. Wie dort gezeigt, konzentrieren Modulmultiplexer, die als M&sup0; bis M³ dargestellt sind, jeweils 512 Daten- und Signalpaare in jedem Quellen-Modul in einen parallelen Ausgang von 8 Bits, der durch die jeweiligen einzelnen Kanäle jedes Multiplexers dargestellt sind. Für jeden der Modul-Multiplexer wird eine Zeitsteuerung von der TTU über "CLK" gesteuert.
Wie in Fig. 2 gezeigt, richtet der X-Bus die Daten von irgendeinem Quellen-Modul (beispielsweise von M&sup0;) an seinen jeweiligen Quellen-Speichermodul innerhalb jedes Speichers der Quellen-Speicher (SS&sup0;) Wie dargestellt, würden beispielsweise durch den X-Bus die Daten von einer Quelle 511, einem Quellen-Modul M&sup0;, in einem Speichermodul 5M&sup0; in dem Quellen-Speicher SS&sup0;, einem Speichermodul SM¹ in einem Quellen-Speicher SS¹, einem Speichermodul SM in einem Quellen-Speicher SS², einem Speichermodul SM³ in einem Quellen-Speicher SS³ gespeichert werden. Die Verwendung des X-Busses beseitigt einen Multiplexer und verringert die Komplexität der Einheit.
Der Ausgang der Quellen-Speicher (SS&sup0;-SS³) wird an einem Wähler für jeweilige Quellen-Speicher bereitgestellt.
Beispielsweise ist ein Wähler SL&sup0; für einen Quellen-Speicher SS&sup0; bereitgestellt, ein Wähler Sl¹ ist für einen Quellen- Speicher SS¹ vorgesehen und so weiter. Der Wähler dient zum Koppeln der in einer Quellen-Speicherstelle enthaltenen Information, die durch einen Zeigerwert innerhalb einer Adressenspeicher-Zeigerstelle gewählt wird, zu einem Adressen-Modul, der speziell dieser Zeigerstelle zugeordnet ist. Jeder Demultiplexer M0', M1', M2', M3' verteilt dann die Daten an die jeweiligen Ports durch den Telefonie-Bus. Wenn beispielsweise Daten von einer Peripherieeinheit, die mit einem Port 1000 verbunden ist, an einem Adressen-Port 500 bereitgestellt werden soll, dann würde gemäß der Zeitsteuerung der Abtastplanung die Adresse der Daten für den Port 1000 aus der Zeigerwertstelle in einem Adressen-Speicher A&sup0; gewählt werden, der speziell dem Adressen-Port 500 zugewiesen ist. Dieser Datenwert, auf den von dem Quellen- Speicher SS&sup0; zugegriffen wird, dem Speicherungs-Modul SM¹ gemäß der voranstehend erwähnten Zeigewertstelle innerhalb des SL&sup0; Adressen-Speichers A&sup0; für den Adressen-Port 500 würde dann durch einen Wähler S&sup0; entsprechend zu dieser Abtastplanung gewählt und an dem Wählerausgang und an seinem jeweiligen Demultiplexer M&sup0; und an diesem jeweiligen Adressen-Port 500 bereitgestellt werden.
$ Wie voranstehend erwähnt, enthalten die Adressen-Module (A&sup0;, A¹, A², A³) die Zeigerwert-Speicherstellen, die speziell für die jeweilgen Adressen-Ports innerhalb jedes Adressen-Moduls verwendet werden. Wie für die bevorzugte Ausführungsform dargestellt, kann jeder Adressen-Modul- (A&sup0;-A¹) -Speicher eine Nachricht lesen, die von irgendeinem der 2048 Quellen-Ports für irgendeinen der 512 Adressen-Ports, der speziell diesem bestimmten Adressen-Speicher zugeordnet ist, gesendet wird. Für einen Adressen-Speicher A&sup0;, der speziell den Peripherieeinheiten 500 bis 511 zugewiesen ist, würde ein Zeiger innerhalb des Adressen-Speichers an einer Stelle, die speziell einem Adressen-Port zugewiesen ist, beispielsweise einem Port 500, die Stelle oder den Aufenthaltsort der Nachrichteneinheit von dem Quelle-Port 1000, der sich innerhalb des Quellen-Speichers SS&sup0; Speicher-Modul SM¹, befindet, enthalten. Ein Zugriff auf diese Stelle durch diesen Zeigerwert unter der Steuerung der System- Zeitsteuerung würde bedeuten, daß diese Nachricht durch SL&sup0; und M0¹ an den Port 1 verteilt werden würde. In jedem Echtzeit-Abtstzyklus weist jedes Speichermodul in jedem Quellen-Speicher (SS&sup0;, SS¹, SS², SS³) 512 einzelne Abtastschreibzyklen und 512 einzelne Abtastlesezyklen entsprechend von 512 Zeigerwerten innerhalb jedes Adressen- Moduls, der diesem jeweiligen Quellen-Speicher (d.h. A&sup0; für SS&sup0;, A¹ für SS¹, A² für SS² und A³ für SS³) zugeordnet ist, auf. Die Abtastung durch alle Adressen-Speicher kann gleichzeitig stattfinden, da die Bereitstellung eines vollständigen Quellen-Speichers für jedes Adressen-Modul jedem Adressen-Speicher ermöglicht, auf irgendeinen der Quellen-Ports des gesamten Systems zuzugreifen.
Gemäß der Prinzipien der Erfindung ist eine Adressierung derart strukturiert, daß jede Nachrichteneinheit von irgendeinem Quellen-Port in einer Weise gespeichert wird, auf die von irgendeinem Adressen-Port in dem System, einschließlich ihm selbst, zugegriffen werden kann. Wie gezeigt und voranstehend beschrieben wurde, wird dies auf einer modularen Basis durch Wählen von modularen Gruppen von unterschiedlichen und getrennten Ports und durch redundantes Speichern dieser Daten in redundanten modularen Speichergebieten in redundanten Quellen-Speichern durchgeführt. Zusätzlich werden die Ports weiter modularisiert, indem gewählte Ports jeweiligen Adreßzeigerwertstellen in jedem Adressen-Speicher zugeordnet werden, mit dem Ergebnis, daß jede Nachricht an ihren bestimmten Adressen-Port durch Wählen des Adressen-Speichers entsprechend diesem Adressen-Port und durch Speichern eines Zeigerwerts in dieser Adressen-Speicherstelle für das jeweilige Speichermodul beginnend mit den Quellen-Portdaten für eine Übertragung an diesen Adressen-Port geleitet werden kann.
Unter der Steuerung der CPU und mit der Zeitsteuerung, die durch die TTU bereitgestellt wird, werden Bytes von Information in Speicher-Modulen (SM¹, SM², SM³) in Quellen- Speicherstellen (S&sup0;, S¹, S², S³) für einen Zugriff durch bestimmte Adressen-Ports durch den Adressen- Speicherzeigerwert, der in Adressen-Modulen (A&sup0;, A¹, A², A³) gespeicher ist, angeordnet. Die Plazierung der Daten tritt für jeden Port, der Daten innerhalb eines Abtastzyklusses sendet, auf. Ein Zugriff auf die Daten für einen Adressen- Port tritt innerhalb eines Abtastzyklusses auf. Der Transfer der Information durch das TTIS tritt ohne die Notwendigkeit für eine spezifische oder wahlfreie Adressierung auf und wird durch einen zeitsequentiellen Abtastbetrieb anstelle der Verwendung von Adressierungstechniken erreicht.
Jeder Adressen-Speicherzeiger enthält zwei Bits, die das Speicher-Modul (SM&sup0;, SM¹, SM², SM³) innerhalb jedes Quellen- Speichers (SS&sup0;, SS¹, SS², SS³) lokalisieren, der die Information enthält, auf die von dem Quellen-Port zugegriffen werden soll. In der bevorzugten Ausführungsform wird dies mittels eines Exklusiv-Oder-Gatters ausgeführt, aber Durchschnittsfachleuten ist bekannt, daß dies durch irgendein anderes geeignetes Verfahren erreicht werden kann. Eine 9 Bit Adresse greift dann auf die richtige Stelle in dem gewählten Quellen-Speicher (SM&sup0;-SM³) innerhalb des jeweiligen Quellen- Speichers (SS&sup0;-SS³) für diesen Adressen-Speicher (A&sup0;-A³) zu. Ferner kann jeder der Quellen-Speicher (SS&sup0;, SS¹, SS², SS³) durch seinen jeweiligen Adressen-Speicher (A&sup0;, A¹, A², A³) mit den vier Zugriffsoperationen, die gleichzeitig auftreten, adressiert werden, wodurch ein Entblockungsbetrieb während jedes einzelnen Unterzyklusses bereitgestellt wird. Wenn die Adressen-Ports speziell den getrennten Adressen-Speichern zugewiesen sind, können vier derartige adressierte Ports, die Information empfangen, gleichzeitig einen oder mehrere Quellen-Ports abfragen.
In einer weiteren Erläluterung der erfindungsgemäßen Prinzipien zeigt Fig. 4 in einer Blockschaltbilddarstellung die Verbindungen des CPU-Systems und des TCU-Systems innerhalb des TTIS-Systems durch den Telefonie-Bus mit dem Port, der mit Peripherieeinheiten verbunden ist. Wie dargestellt, umfaßt das TTIS das CPU-System mit allen CPU- Funktionen, wie in Fig. 1 dargestellt, und das TCU-System, das sämtliche in Fig. 1 gezeigten Funktionen umfaßt. Das Abbildungs-PAM, das in dem TTIS-System gezeigt ist, wird nachstehend noch näher erläutert und umfaßt die Quellen- Speicher S&sup0;, SS¹, SS², und SS³ sowie das Speicherstrukturfeld jür jeden Port, das nachstehend als die Port-Interfacetruktur gezeigt ist. Wie ferner gezeigt, ist die Telefonie- Systenkarte aus Port-Interface-Strukturen für jeden der Ports gebildet. Die Port-Interface-Strukturen speichern den Status, der durch die Signalisierungsinformation bereitgestellt wird, die Adressenzeigerwertstelle für den Quellen-Speicher und einen Dämpfungsfleckenwert zusätzlich zu anderer Information, wie nachstehend erläutert.
Das Abbildungs-PAM, das in Fig. 4 gezeigt ist, ist eine Darstellung des Quellen-Speichers (SS&sup0;-SS³), wie nachstehend gezeigt.
Weitere Einzelheiten der Abtast- und Signal-Einheit (SSU) der Zeitschalteinheit (TSU), der Telefonie-Zeitsteuerungseinheit (TTU) und der Konferenz- und Ton-Einheit (CTU) werden nachstehend aufgeführt.

TELEFONIE-ZEITSTEUERUNGSEINHEIT (TTU)

Die Telefonie-Zeitsteuerungseinheit (TTU) stellt ein asynchrones Interface vom Mikroprozessor-Typ (das RBUS) für das Anrufverarbeitungs-Computersystem ("CPU") bereit, durch das die CPU sämtliche Register, die Telefoniefunktionen überwachen und/oder steuern, lesen kann oder in diese schreiben kann; das Telefonie-Steuerungssystem ist eine Peripherieeinheit für die CPU.
Die TTU implementiert Initialisierungssteuerungen für das Telefonie-Untersystem und eine Silo-Schlange (Zuerst-herein, Zuerst-heraus-Schlange oder FIFO) für Ereignisberichte von Signal-Abtastern.
Die TTU enthält den Master-Oszillator, der sämtliche Telefonie-Einheiten taktet, und eine Einrichtung zum Synchronisieren dieses Oszillators auf eine externe Referenz oder auf eine redundante Steuereinrichtung; das Telefonie- Steuersystem stellt eine Zeitsteuerung für die PCM-Codes und Datum-Einrichtungen bereit, und ist selbst eine synchrone Maschine.

CPU Interface

Die Register der TCU werden über den RBUS an der Diensteinheit (CSU) (siehe Fig. 1) für eine gemeinsame Steuerung als ein zusammenhängender Block von 16384 Wörtern von 36 Bits (32 K Bytes) dargeboten. Die Adresse der Telefonie-Steuereinrichtung, die von der CPU gesendet wird, wird durch die Logik in der CSU bestimmt.
Sämtliche Register der TCU sind entweder Lese-Schreib- Register oder Nur-Lese-Register; es gibt keine Nur-Schreib- Register. Die Daten, die aus irgendeinem Register gelesen werden, welches nicht als eine Nur-Lese-Art spezifiziert ist, werden die Daten sein, die kürzlich dort eingeschrieben wurden. Ein Schreiben auf die Nur-Lese-Register wird zugelassen, aber die geschriebenen Daten werden gelöscht.
In den folgenden Beschreibungen gilt: sämtliche Adressen werden in einer hexadezimalen Notation (Basis 16, angezeigt durch ein $ Prefix) angegeben und sind relativ zu dem Blockursprung durch die CSU implementiert, die Bits in einem Wort sind $F (15) für das höchstwertige bis 0 für das niedrigstwertige numeriert; und die Logikwerte werden vom Standpunkt der CPU her, nicht von dem Bus und auch nicht von der internen Logik her, beschrieben.

Port-Struktur-Array

Die Adressierung des Registers der Telefonie- Steuereinrichtung wurde so ausgelegt, daß sie soweit wie möglich einem Array von Strukturen entspricht, die durch eine Port-Nummer indiziert werden, wobei die verschiedenen Registerfunktionen für jeden Port als eine Gruppe von sechzehn aufeinanderfolgenden Bytes angeordnet sind, wie nachstehend gezeigt. TABELLE I

PORT- INTERFACE-STRUKTUR

Die Register für den Port N sind die Bytes $10*N+$00 bis $10*N+$ OF; beispielsweise die Register für
Port 0 ($000) sind $0000 bis $000F
Port 1 ($001) sind $0010 bis $001F
Port 16 ($010) sind $0100 bis $010F
Port 256 ($100) sind $1000 bis $100F
Port 2.047 ($7FF) sind $7FFO bis $7FFF

Adressierung der Steuereinheit

Die verschiedenen Bytes in dem Port-Struktur-Registerfeld werden durch die mehreren Einheiten des TCU-Systems implementiert; die Entsprechung der verschiedenen Teile des Felds zu den Einheiten, die die verschiedenen Teile des Felds für die Einheiten implementieren, die die jeweiligen Funktionen implementieren, wird durch die nachstehend gezeigte Telefonie-Systemkarte gezeigt.
Die niedrigstwertigen vier Bits der RBUS Adresse sind als "Byte" (der Port-Struktur) oben an der Karte dekodiert gezeigt; die höchstwertigen elf Bits der RBUS Adresse sind als "Port" (von 2048) entlang den Seiten dekodiert gezeigt; der Kartenschlitz in dem Fach für jede Einheit ist mit "#nn" gezeigt.

TABELLE II

TELEFONIE-SYSTEM-KARTE

Signal-Abtaster-Register

Die Bytes #$0 bis 7 der Port-Struktur werden durch die Signal-Abtaster-Einheiten (SSU) implementiert und werden nachstehend beschrieben.

Zeitschalt-Register

Die Bytes #$8 bis B der Port-Struktur werden durch die Zeitschalteinheiten (TSU) implementiert und werden nachstehend beschrieben.
Jede Zeitschalt- oder Signal-Abtaster-Einheit implementiert die Register und die entsprechenden Funktionen für nur ein Modul von 512 aufeinanderfolgenden Ports; ein, zwei, drei oder vier Paare von diesen Einheiten können installiert sein.

Konferenz- und Ton-Register

Die Bytes #$C bis F der Port-Struktur für Ports 0 bis 1023 werden durch die Konferenz- und Ton-Einheit (CTU) implementiert und werden nachstehend beschrieben.
Diese Register werden nur von den Ports 0 bis 127 verwendet; die Bytes $C bis $F für die Ports 128 bis 1023 sind frei.
Die Konferenz- und Ton-Register bilden keinen Teil dieser Erfindung und werden ansonsten nicht beschrieben.

Telefonie-Zeitsteuerungs-Register

Die Bytes #$C bis F der Port-Struktur für Ports 1024 bis 2047 werden durch die Telefonie-Zeitsteuerungseinheit (TTU) implementiert; diese 4096 Bytes umfassen:
3568 Bytes des freien RAMs Ports 1024=$400 bis 1791=$6FF und 1920--$780 bis 2043=$7F8
512 Bytes des FIFO Warteschlangenpuffers Ports 1792=$700 bis 1919=$77F
16 Bytes der Systemsteuerregister Ports 2044=$7FC bis 2047=$7FF
Diese Register beziehen sich funktionell nicht auf die Ports; sie sind innerhalb der Port-Struktur beliebig plaziert, um eine Erweiterung des Adressenraums und eine weitere Komplizierung der Adressen-Dekoder zu vermeiden.
Der Puffer des FIFOs ist normalerweise ein Nur-Lese-Puffer; die Bytes #$C bis F für die Ports 1792 bis 1919 können von der Software außer für eine Hardware-Diagnose in einem Off- Line-System nicht verwendet werden. Der Betrieb des FIFOs wird nachstehend noch beschrieben.

System-Steuerregister

Die Funktionen des TTIS-Systems werden von vier Bytes und vier Worten der Register gesteuert, die über die letzten vier Bytes von jedem der letzten vier nachstehend gezeigten Ports verteilt worden sind.

TABELLE III

TTIS System Steuerregister

Es sei darauf hingewiesen, daß alle diese Register an diesen Adressen selbst dann implementiert werden, wenn weniger als 2048 Ports in dem System vorhanden sind.
Die vier Bytes für den Port 2044 ($7FCC-$7FCF) sind für eine zukünftige Verwendung reserviert; in diesem Modell werden sie gelesen - nur mit allen Bits 1, weil sie für diskrete Steuerregister dekodiert waren, die nicht implementiert wurden.

RBUS Zugriffs-Zeitsteuerung

Sämtliche Port-Register werden zwischen einem Prozessor- Zugriff und ihrer internen Funktion durch den Telefonie- Systemtakt multiplexiert; da der Anruf-Prozssor zu diesem Takt asynchron ist, wird das Interface jedem Zugriff eine sich zufällig verändernde synchronisierende Veränderung hinzufügen.

Port-Nurnmern-Zuordnungen

In der bevorzugten Ausführungsform sind die ersten 128 Portnummern dem Alarm und zusätzlichen Sprachfunktionen zugeordnet und die übrigen 1920 Ports bedienen die Peripherieeinheiten, die in Telefonie-Fächern installiert sind.
Einhundert und zweiundneunzig Ports sind jedem Telefoniefach mit 24 Karten wie folgt zugeordnet: Portnummern-Zuordnungen

Telefonie-Systemsteuerung

Die Systemsteuerung stellt voreingestellte (Default) Anfangsbedingungen für die Telefoniefunktionen, diagnostische Möglichkeiten und einen Zugriff auf die Konfiguration, den Status und die Seriennummer des Systems bereit. Die Initialisierungsfunktion wird nur in bezug auf den FIFO beschrieben, wobei alle anderen Funktionen bekannt sind und keinen Teil der Erfindung bilden.

Initialisierungsregister

Die Initialisierungsfunktionen werden durch Bits in dem Byte $7FFF (Byte #F für den Port 2047) gesteuert: TABELLE IV

INITIALISIERUNGSREGISTER (INIT)

Dieses Register ist ein Lese-Schreib-Register, aber sämtliche Bits werden durch das Energieeinschalt-Rücksetzsignal von der CSU auf Null zurückgesetzt.

Aktivieren FIFO Schlange

Das Bit #9 (EFQ) steuert die Ereignisberichts-FIFO-Schlange, die bezüglich des Ereignisberichts-FIFOS beschrieben wird.
Das EFQ Bit wird durch die Energieeinschalt-Zurücksetzung auf gelöscht und muß auf 1 gesetzt werden, nachdem das Q- Größen-Register für einen normalen Betrieb initialisiert worden ist.
Wenn dieses Bit auf 0 zurückgesetzt wird, dann wird der FIFO deaktiviert, die Register Q-Größe und Q-Wptr und der Schlangen-Puffer können beschrieben werden, der FIFO-Nicht- Leer-Interrupt wird nicht auftreten und die SSU Abtastregister werden ihre Berichte halten.
Wenn dieses Bit auf 1 gesetzt wird, werden der FIFO und sein Interrupt normal arbeiten und die Register Q-Größe und Q-Wptr und der Schlangenpuffer sind in einem Nur-Lese-Zustand.
Dieses Bit weist keine Wirkung auf den Betrieb des FIFO Datenregisters auf, mit Ausnahme des RAM Testdiagnosemodus (siehe 2.2.2.4).

Ereignisberichts-FIFO

Dies ist eine einzelne Hardware-Zuerst-herein-Zuerst-heraus- Schlange, die die Berichte sammelt, die von den Signalabtastereinheiten für die mit den Ports verbundenen Peripherieeinheiten erzeugt werden; wenn ein Abtastregister ein Ereignis erfaßt, wird seine Portnummer in diese Schlange eingegeben; wenn das FIFO Datenregister gelesen wird, dann wird der gelesene Eintrag von der Schlange entfernt.
Der FIFO (Puffer) ist als ein zirkularer Puffer realisiert, unter Verwendung von 256 Worten RAM und 2/8-Bitzählern, und wird bis zu 255 Einträge halten.
Ein Ereignis, das auftritt, wenn die Schlange voll ist oder nicht aktiviert ist, wird nicht verworfen werden, sondern wird von dem Abtastregister (in seinem WF Bit) gehalten werden, bis Platz in der Schlange verfügbar ist, wie nachstehend beschrieben wird. Sämtliche Dienstanfragen werden in der Schlange schließlich aufscheinen, können aber in einer zufälligen Reihenfolge sein, wenn ermöglicht wird, daß der FIFO gefüllt wird.

FIFO-Nicht-Leer-Interrupt

Die TTU stellt ein Signal, welches als /QMPTY bezeichnet wird, auf dem RBUS bereit, das von der CSU verwendet wird, um einen CBUS Interrupt (Unterbrechung) zu erzeugen; dieses Signal wird auf HI gesteuert (um einen Interrupt zu verursachen), wenn der FIFO aktiviert und nicht leer ist, und wird ansonsten auf LO gelegt.
Logisch: /QMPTY: = (EFQ 1) UND (Q-Größe > 0) oder: /QMPTY: (EFQ 0) ODER (Q-Größe 0)

FIFO Datenregister

Die FIFO Einträge können aus dem Wort $7FEC (Bytes #C und D für den Port 2046) gelesen werden: TABELLE V
Die zwölf höchstwertigen Bits dieses Registers sind die Nummer eines Ports und die vier niedrigstwertigen Bits sind Entscheidungs-Flags (Kennungen). Dieses Register ist in einem Nur-Lese-Zustand; geschriebene Daten gehen verloren.
Ein Lesen entweder des gesamten Worts oder des Bytes der ungeraden Adresse wird den aus der Schlange gelesenen Eintrag entfernen und den FIFO weiterrücken. Wenn der FIFO leer ist, wird das gesamte Wort Null sein, was die Flags für einen Leer-Zustand und die Port-Nummer für einen Ruhe-Zustand ist.

Gültiger Bericht

Bit #0 (V) ist: 0 wenn der FIFO leer ist; und 1 wenn die Port-Nummer und die Flags gültig sind.
Es sei darauf hingewiesen, daß das gesamte Wort Null sein wird, wenn der FIFO leer ist.

Auf FIFO wartend

Bit #1 ist: 0 für Berichte in einer Ereignissequenz; und 1 für Berichte, die verzögert worden sind.
Dieses Bit ist eine Kopie des WF Bits des Abtastregisters, das den Bericht durchführt, so wie es war, als dieser Eintrag angefordert wurde; das Abtastregister wird sein WF Bit löschen, wenn der Bericht von dem FIFO angenommen wird.

Port-Nummer

Die Bits #E bis 4 der FIFO Daten sind die Port-Nummer einer Peripherieeinrichtung, die einen Dienst anfordert, wenn V=1 ist, und sind alle Null, wenn V=0 ist.

[Nicht verwendetl

Die Bits #2 und 3 sind für eine zukünftige Verwendung reserviert und sind beide in dem gegenwärtigen Modell 0. Das Bit #F wird auch 0 sein, weil maximal 2047 ($7FF) Ports in dem System vorhanden sind.

Schlangen-GRÖSSE -Register

Die Anzahl von Einträgen gegenwärtig in dem FIFO können aus dem Byte $7FEE (Byte #E für den Port 2046) gelesen werden: TABELLE VI Q-GRÖSSE
Dieses Register muß auf Null gelöscht werden, bevor der FIFO aktiviert wird; die Energieeinschaltung-Rücksetzung initialisiert den FIFO nicht.
Wenn der FIFO deaktiviert wird (EFQ=0) ist dieses Register in einem Lese/Schreib-Zustand; der FIFO kann durch Löschen dieses Registers auf einen Leer-Zustand gesetzt werden, vorher aus dem FIFO gelesene Daten können durch Inkrementieren dieses Registers zurückgewonnen werden und Daten können durch Dekrementieren dieses Registers aus dem FIFO gelöscht werden.
Wenn der FIFO aktiviert wird (EFQ=1), ist dieses Register in einem Nur-Lese-Zustand und geschriebene Daten werden ignoriert werden.
Schlangen-Schreib-Zeiger-Register (Q-WPTR)
Die Zellennummer des nächsten freien Worts in dem FIFO Puffer kann aus dem Byte $7FEF (Byte #F für den Port 2046) gelesen werden. TABELLE VII Q-WPTR
Dieses Register ist für Hardwarediagnosezwecke vorgesehen worden und befindet sich in einem Lese/Schreib-Zustand nur dann, wenn der FIFO deaktiviert ist; wenn der FIFO aktiviert ist, befindet sich dieses Register in einem Nur-Lese-Zustand und geschriebene Daten werden ignoriert werden.

Warteschlangen-Puffergebiet

Die 256 Worte des RAMs, die für die FIFO Schlange verwendet werden, erscheinen in den letzten vier Bytes (#C-F) der vorletzten Gruppe der 128 Ports (Ports 1792=$700 bis 1919=$77F).
Die Entsprechung zwischen den Registern Q-WPTR und Q-GRÖSSE und der Zellenadresse ist folgendermaßen:
RBUS Adressen-Bit: $ E D C B A 9 8 7 6 5 4 3 2 1
TTU Wahl =: 1...........1 1.
Q-Bufr Wahl -: 110...........
Größen-Register Bit: ....7 6 5 4 3 2 1..0
Schreib-Zeiger Bit: .... F E D C B A 9 .. 8

FIFO PUFFER ADRESSIERUNG

Wenn der FIFO aktiviert ist, befindet sich das RAM, das für die Warteschlange verwendet wird, in einem Nur-Lese-Zustand und geschriebene Daten werden ignoriert werden; der FIFO sollte deaktiviert werden, indem EFQ=0 gesetzt wird, wenn eine Lese/Schreib-RAM-Testdiagnose ausgeführt werden soll.

Impiementierung

Wenn ein Bericht in die Warteschlange eingegeben wird, werden die Port-Nummer und die Flags in die Zelle geschrieben, die durch [ Q-WPTR ] spezifiziert wird und dann werden sowohl das Zeige- als auch das Größen-Register beide inkrementiert; wenn das FIFO Datenregister gelesen wird, wird der Datenwert aus der Zelle gelesen, die durch [ ( Q-WPTR minus GRÖSSE) modulo 256 ] spezifiziert wird, und dann wird nur das Größen- Register dekrementiert.
Wenn der FIFO voll oder deaktiviert ist (GRÖSSE=255 {$FF} oder EFQ=0) werden keine Einträge in den Puffer geschrieben; wenn der FIFO leer ist (GRÖSSE--0), werden Daten aus dem Puffer nicht gelesen; in beiden diesen Fällen ändern sich der Schreibzeiger und die Größe nicht.
Alle sechzehn Bits der FIFO Daten einschließlich der V (immer 1) und nicht verwendeten (immer 0) Bits werden aus den Pufferzellen gelesen und in diese eingeschrieben, außer wenn der FIFO leer ist.

Takt-Verteilung

Der Ausgang des TTU Kristalloszillators beträgt 49,152 KHz. Dieser Oszillator steuert einen ECL Flip-Flop-Teiler an, dessen Ausgänge direkt mit der System-Rückebene verbunden sind, um eine saubere und genaue 24,576 KHz "Marke" und 2,048 MHz, die PCM Bit-Ratentakte, bereitzustellen; sämtliche Einheiten der Telefonie-Steuereinrichtung einschließlich der TTU selbst, leiten ihre jeweilige Zeitsteuerung aus diesen Signalen ab.
Der TTU Master-Zykluszähler stellt TTL Ausgänge an der Rückebene bei der 8000 Hertz PCM Abtastrate und der 500 Hz Signalisierungs-Multiplexrate für eine System-Synchronisation und bei 409,600 Hz für die 10 ms Abtastregister-Zeitgeber bereit.

ZEITSCHALTEINHElT

Die Zeitschalteinheit (TSU) implementiert das TTIS, das ein einfacher reiner Zeitschalter ist, der einen vollständigen Zugriff bereitstellt und nicht-blockierend ist. Die Matrix kann für 512, 1024, 1536 oder 2048 Ports konfiguriert werden; in der maximalen Konfiguration enthält sie das Aquivalent von 4.194.304 Kreuzungspunkten.

Steuerung des Schalters

Die CPU steuert den Schalter der Vermittlungsstelle durch Schreiben von Port-Nummern in die Quellen-Zeiger-Register. Es gibt nur ein Quellen-Zeigerwert-Register für jeden Port, wie voranstehend unter Bezugnahme auf Fig. 2 erläutert. TABELLE VIII QUELLEN-ZEIGERWERTREGISTER
Diese Register sind ein Teil der Port-Interface-Struktur, die voranstehend beschrieben wurde; Bytes #$B und A sind freie RAM-Bereiche.

Quellen-Zeiger

Jeder Quellen-Zeiger ist 12 Bits lang und verwendet gemeinsam ein Wort mit der Pad (Dämpfer) Steuerung. Die Inhalte des Quellen-Zeigerregisters bestimmen die Port-Nummer der Quelle der Sprache oder der Daten, die von der Einrichtung an dem Port, dem das Register gehört, empfangen werden. Das Bit #$F des Quellen-Zeigers wird ignoriert, weil die höchste Port- Nummer 2047 ($7FF) ist.
Die Quelle für jeden Port kann irgendein Port sein, einschließlich sie selbst, und zwar unabhängig für jeden Port. Die Zielstelle für einen Port wird nur indirekt spezifiziert, nämlich durch Einstellen von irgendeinem Port oder irgendwelchen Ports, so daß er/sie diese als Quelle aufweist/aufweisen; jeder Port kann an irgendeiner Anzahl von Ports oder an keinen senden.
Die meisten Sprachverbindungen werden herkömmliche Zweiweg- Konversationen sein, in denen die Quelle für jede Partei die andere Partei ist, aber bestimmte andere Konfigurationen sind auch nützlich; wenn beispielsweise eine Prtei einen Wählton oder eine Stille empfängt und an einen Berührungs- Ton [T.M., AT&T] Dekoder sendet, ist eine Kette vorhanden, und wenn mehrere Parteien einem Belegt-Ton zuhören, ist eine Rundum- Ausstrahlung vorhanden. Eine Konfiguration, bei der jeder Port in irgendeinem Satz seinem Vorgänger in dem Satz (der erste Port hört dem letzten zu) zuhört, ist ein Ring und könnte von einem Paketdatennetz verwendet werden.

Umschaltbarer Verlust (PAD)

Ein Dämpfer ist in dem Sprachpfad von dem Schalter zu jeder Telefonie-Einrichtung enthalten. Der Dämpfer wird aus einem Satz von sechzehn unabhängig für jeden Port durch die vier Bits des Pad-Wählregisters benachbart zu dem Quellen-Register gewählt.
Ein Wert von Null wird einen Null-Verlust für eine Sprache und eine Transparenz für Daten wählen; die anderen fünfzehn Dämpfer sind für die Behandlung von Verlustplänen und Ton- Ebenen verfügbar. Die Dämpfer beeinflussen das Polaritätsbit der PCM nicht, sondern nur die sieben Größenbits, und sind nicht dafür vorgesehen, um für irgendetwas anderes außer die PCM Sprache verwendet zu werden.
Die Dämpfer in dem Prototyp TSU sind für ein u-Gesetz ausgelegt und weisen die folgenden Verluste auf:
[** = nicht programmiert, nicht verwenden]

PAD -WERTE

Jeder Dämpfer ist äquivalent zu einer Kombination eines idealen Dekoders, eines linearen Dämpfers und eines idealen Codierers, ist aber durch eine Tabelle von Ausgangszeichen als Funktion von Eingangszeichen, die in dem bipolaren Nur- Lese-Speicher, dem PAD-PROM, enthalten sind, implementiert. Die Tabellen in dem PAD-PROM können unabhängig für irgendeinen Wert einer Dämpfung (oder Verstärkung, wenn erforderlich) und entweder für eine u- oder A-Gesetz PCM oder für eine Umwandlung zwischen Gesetzen durch die im Anhang D beschriebenen Prozeduren programmiert werden.

Implementierung

Die TCU ist eine einzelne Zeitschlitz-Austauscheinheit: die PCM und Daten-Zeichen von allen Ports werden zusammen multiplexiert, in dem Quellen-Speicher (SS&sup0;-SS³) gespeichert, daraus gemäß der in dem Adressen-Speicher (A&sup0;-A³) gehaltenen Adressen zurückgewonnen und durch einen Demultiplexer an die Ports zurückgesendet. Jeder Port besitzt eine Zelle in jedem Speicher; der Adressen-Speicher wird an der CPU als das Feld von Quellen-Zeigerregistern dargestellt, aber der Quellen- Speicher kann durch die CPU nicht adressiert werden.

T-Schalter für vier Module

Der gegenwärtige 2048 Port-Schalter wurde als ein Satz von vier 512 Port-Modulen für eine Zweckdienlichkeit bei der Konstruktion implementiert und so, daß die vollen Kosten des großen Schalters nicht von kleineren Systemen getragen werden müssen.
Der Quellen-Speicher in einem einfachen T-Schalter muß 8000 Zeichen pro Sekunde für jeden Port sowohl schreiben als auch lesen, so daß der Quellen-Speicher in einem 2048 Port- Schalter bei 2*2048*8000 oder 32768000 Byte Zyklen pro Sekunde arbeiten muß. Anstelle einen Versuch anzustrengen, ein einzelnes RAM bei dieser hohen Geschwindigkeit laufen zu lassen, wird hier eine Wahl dahingehend getroffen, vier Quellen-Speicher parallel arbeiten zu lassen, die jeweils 512 Ports bedienen, und jeden Quellen-Speicher 32 Bit breit zu machen, so daß vier Abtastwerte in ihn sofort eingeschrieben werden können. Jeder Quellen-Speicher besitzt seinen eigenen Adressen-Speicher; der aus dem Adressen-Speicher gelesene Zeiger adressiert nur eines der 512 Wörter in dem Quellen- Speicher und wählt einen Abtastwert von den vier (Abtastwerten) in dem Wort durch einen Multiplexer.
Sowohl die Quellen-Speicher als auch die Adressen-Speicher werden aus 2149 RAM Chips und 74LS374 Pipeline-Registern aufgebaut und arbeiten bei 1024 Zyklen pro Rahmen mit einem komfortablen Spielraum (bei 8192 MHz mit 122 Nanosekunden- Zyklen). In jedem Rahmen weist jeder Quellen-Speicher 512 Schreibzyklen für vier Abtastwerte und 512 Lesezyklen für einen Abtastwert auf und jeder Adressen-Speicher weist 512 Adressen-Lesezyklen und 512 Zyklen, die speziell einem CPU Zugriff zugeordnet sind, auf, die von dem Prozessor-Interface gesteuert werden und gelesen oder beschrieben werden können, vorwiegend jedoch nichts tun werden. Jeder der vier Adressen- Speicher weist 1024 Worte mit 16 Bits auf; das gesamte RAM ist für das CPU Interface verfügbar, aber nur 512 Wörter werden zum Adressieren des Quellen-Speichers verwendet. Jedes Adreßwort weist ein freies Bit (11 Bits für einen Quellen- Zeiger und vier Bits für eine PAB-Steuerung auf, die an das PAB-ROM mit dem Abtastwert von dem Quellen-Speicher geführt werden.
Dieser Schalter weist viermal so viele RAM Chips auf wie diejenigen, die in einem Schalter angetroffen werden, der in irgendeiner anderen Weise organisiert ist, aber die Kosten des RAMS sind nicht groß und werden durch die- Einfachheit, die direkte Steuerung und die Modularität dieser Organisation kompensiert.

X Bus PCM Bus

Der X Bus, wie in Fig. 3 gezeigt, wird nachstehend weiter erläutert. Die PCM wird zwischen den Schaltmodulen auf einem 32 Bit breiten Bus geführt, der bei 4096 MHz, der Rate der Quellen-Speicher-Schreibzyklen, arbeitet. Dieser Bus ist mit allen Karten in der Telefonie-Steuereinrichtung mit Ausnahme der Telefonie-Zeitsteuerungseinheit verbunden und ist in vier Bytes aufgeteilt; damit die vier TSU identisch sind, werden die vier Bytes nicht gerade durchverdrahtet, sondern werden um die Paare herum ausgetauscht.
Jede Linie in dem nachstehenden Diagramm stellt ein Byte (acht Drähte) dar; die offenen Zahlen sind das TSU/SSU Paar, das die Drähte ansteuert und die Zahlen in Klammern sind die Bank für den Quellen-Speicher, in der die Bytes gespeichert werden. TABELLE IX

PCM INTERNE BUS VERDRAHTUNG

Die Steuerung des Wählers an dem Ausgang des Quellen- Speichers wird durch zwei Exklusiv-Oder-Gatter modifiziert, um die Überkreuzverdrahtung zu korrigieren: TABELLE X BYTE-WÄHL-LOGIKFUNKTION

SIGNAL-ABTASTER-EINHEIT

Die Signal-Abtaster-Einheit (SSU) stellt die Identifikations-, Status-, Steuerungs-, und Seriellesignalisierungs- Funktionen für alle Peripherieeinrichtungen, die mit den Ports verbunden sind, und einen Mechanismus, der Drehwählimpulse sammeln oder Dienstaufforderungen von den Peripherieeinrichtungen erfassen wird, bereit.

Signalisierungs-Register

Der SSU Speicher erscheint an dem Anrufverarbeitungssystem (CPU) als acht Bytes der Port-Interface-Struktur, die voranstehend beschrieben wurde.
Sämtliche SSU Register werden in dem TCU System und in einem Speicher gespeichert, auf den die CPU sofort zugreifen kann und der getrennt und speziell für jeden Port vorgesehen ist. TABELLE XI SIGNALISIERUNGSREGISTER-STRUKTUR

Peripherieeinheiten

Die Bytes #$0 bis 5 (Status, EIN, AUS, Steuerung, Typ und Erweiterung) stellen Register der Peripherieeinrichtungen dar; mit Ausnahme des Dienstaufforderungs-Bits führt die SSU keinerlei Interpretation, Modifikation oder andersartige Verarbeitung von irgendwelchen dieser Daten aus.

Dienstaufforderungs-Bit

Das Bit #0 des Bytes #$0 für jede Telefonie-Einrichtung, das LSB des Status, wird Dienstaufforderung (SRQ) genannt; das SRQ Bit, und nur dieses Bit, wird von der nachstehend beschriebenen Abtasterfunktion überwacht.
Die Port-Peripherieeinheiten sind so angeordnet, daß sich dieses Bit immer dann ändern wird, wenn eine wesentliche Anderung des Zustands der Peripherieeinheit auftritt und so, daß 0 einen freien, einen aufgelegten, einen nicht im Dienst oder unzufriedenen Zustand bedeutet und 1 einen aktiven, abgehobenen, im Dienst befindlichen oder zufriedenen Zustand bedeutet.

Typen-Byte

Das Byte #$4 (Typ) ist für die Identifikation der Einrichtung reserviert worden und muß von jeder Telefonie- Peripherieeinrichtung zugeführt werden; es wird erwartet, daß das Muster der Bits in diesem Byte einzigartig für jede Art von Peripherieeinrichtung ist.
Der Wert des Typs wird normalerweise für eine gegebene Einheit konstant sein, kann aber Bits umfassen, die optionale Konfigurationen anzeigen, wenn dies geeignet ist.
Die Werte von insgesamt-Null ($00) und insgesamt-Eins ($FF) des Typs sind durch eine Konvention für leere Schlitze bzw. gekürzte Busse reserviert.

Andere Register

Die Bedeutung von allen anderen Bits in diesen Bytes kann durch die bestimmte Einrichtung bestimmt werden, die an dem entsprechenden Port installiert ist und wird in dem Spezifikationsdokument für die Port-Peripheneeinheit gegeben.
Analogen Telefonie-Peripherieeinheiten kann erlaubt werden, irgendeine Definition der EIN, AUS und Erweiterungs-Bytes wegzulassen; jede Einheit, die eine Spezifikation ansonsten nicht durchführt, wird die AUS und Erweiterungs-Bytes ignorieren und die Typen-Information in dem EIN-Byte reproduzieren.

Nichtverwendete Ports

Ein vollständiger Satz von Signalisierungsregistern ist für jede Einrichtungsadresse vorgesehen, einschließlich derjenigen, die der Konferenz- und Ton-Einheit zugeordnet ist, die keine Signalisierungsfunktionen aufweist.
Für sämtliche Ports, für die keine Einrichtung mit der Signalisierung verbunden ist, kann angenommen werden, daß der Status, EIN und Typ alle Null sind; daß Steuerung, AUS und Erweiterung keinen Einfluß besitzen; und daß die Abtastfunktionen wie beschrieben arbeiten, aber nur Zeitablauf(time out)- und unerwünschte Flanken-Berichte erzeugen können, weil SRQ immer 0 sein wird.
In dem TTIS System wird die Signalisierung für Einrichtungsadressen #0 - 31 (Töne) von den Systemalarmfunktionen (Energie- und Alarm-Karte) verwendet und die Signalisierung für die Einrichtungsadressen #32 - 63 (Töne) und 64 -127 (Konferenz) sind mit nichts verbunden.

Abtasten

Sämtliche Teile des gesamten TTIS-Signalsierungssystems arbeiten kontinuierlich bei 500 Zyklen pro Sekunde; jede Funktion wird einmal für jeden Port in jedem zwei Millisekundenzyklus ausgeführt (mit Ausnahme von IN & AUS, die zweimal pro Zyklus ausgeführt werden).
Der Signalisierungszyklus wird auch als ein Tvsuperrahmen bezeichnet und stimmt mit einem Satz von sechzehn aufeinanderfolgenden PCM Rahmen überein. Die verschiedenen Funktionen für die mehreren Ports können bei verschiedenen Zeiten in dem Zyklus ausgeführt werden, mit einer Planung von derartigen Funktionen, die keinen Teil des korrigierenden Konzepts bilden und hier nicht beschrieben weren.

Steuerung, AUS und Erweiterung

Die Bytes #$2, 3 und 5 werden aus dem RAM durch die SSU gelesen und in jedem Superrahmen an die Port- Peripherieeinheiten gesendet. Die SSU schreibt niemals in diese Bytes, sondern die CPU kann davon lesen; die gelesenen Daten werden die Daten sein, die zuletzt von der CPU geschrieben wurden.

Status, EIN und Typ

Die Bytes #$0, 1 und 4 werden von den Pört- Peripherieeinheiten empfangen und in das RAM durch die SSU in jedem Superrahmen geschrieben. Die CPU kann in diese Bytes schreiben, aber die SSU liest niemals aus diesen und wird alle Bytes in jedem zwei Millisekunden-Zyklus neu schreiben.

Serielle Signalisierung

Das AUS-Byte wird gelesen und zweimal gesendet und das EIN Byte wird empfangen und zweimal durch die SSU in jedem zwei Millisekunden-Zyklus geschrieben. Durch die Diensteinheit für die gemeinsame Steuerung (Common Control Services Unit) kann das AUS Byte geschrieben und das EIN Byte gelesen werden.
Das ABTAST Register
Die Bytes #$6 und 7 steuern und überwachen verschiedene Funktionen, die das von der Peripherieeinheit empfangene SRQ Bit verarbeiten, und-werden als das Abtast-Register bezeichnet. Wie voranstehend erläutert, steuert das Abtast- Register eine Zustandsmaschine und speichert im Ansprechen auf den Port einen Wert, der einen Port-Status anzeigt.
Das Abtast-Register wird von der SSU sowohl gelesen als auch beschrieben und ist dafür vorgesehen, um von der CPU beschrieben und gelesen zu werden. Die normale Verwendung dieses Registers ist folgendermaßen:
1. Die CPU schreibt ein besonderes 16-Bit Muster in das Abtast-Register, um eine bestimmte Funktion zu initialisieren und zu aktivieren;
2. die SSU führt die Funktion aus;
3. die SSU signalisiert einen Abschluß der Funktion durch Eingeben ihrer Port-Nummer in die TTU FIFO Warteschlange (siehe Kapitel 2);
4. und die CPU liest die Ergebnisse aus dem Abtast- Register.
Ein Datenwert, der in das Status-Byte durch die CPU geschrieben wird, beeinflußt die Abtast-Register-Funktionen nicht in irgendeiner Weise.

Lese/Schreib-Betrieb

Die Logik, die die Funktionen des Abtastregisters implementiert, wird von Modulen von 512 Einrichtungen durch eine Multiplexierung gemeinsam verwendet; der vorhergehende Zustand wird aus dem RAM gelesen, der geeignete nächste Zustand wird durch die Logik der Zustandsmaschine bestimmt, die Portadresse wird je nach Anforderung an den FIFO geschrieben, der nächste Zustand wird in das RAM zurückgeschrieben und dieser Prozeß wird für alle Ports einmal in jedem Signalisierungszyklus wiederholt.
Die SSU benötigt 2,7 Mikrosekunden zum Lesen, Aktualisieren, Berichten und Neuschreiben jedes Abtastregisters; dieser Prozeß kann von der CPU nicht unterbrochen werden und wird so erscheinen, daß er vollständig unteilbar und fast augenblicklich stattfindet. Die Möglichkeit, daß ein Abtastregister mitten bei seiner Aktualisierung angetroffen wird, ist nur 1 in 819.2 (.0012).
Wenn es der CPU passiert, daß sie an das Abtastregister während dessen Verarbeitung schreibt (nach dem Lesevorgang und vor dem Neuschreibevorgang), wird der berechnete nächste Zustand die von der CPU geschriebenen Daten nicht überschreiben; die Daten der CPU werden effektiv die Aktualisierung überschreiben. Eine normale Verwendung wird darin bestehen, das gesamte Wort mit einem einzelnen Zugriff zu schreiben, aber ein Schreibvorgang auf jedes Byte wird das Neuschreiben von beiden Bytes unterdrücken, wenn dies während einer Aktualisierung auftritt.

Abtast-Steuerbits

Die fünf höchstwertigen Bits der Abtastregister-Steuerung, alle für die Abtaster-Funktionen. TABELLE VII ABTAST-STEUERBITS

Abtastung aktivieren

Das Bit #$F (EN) kann auf 0 zurückgesetzt werden, um die Abtast-Register-Funktionen zu deaktivieren und müssen auf 1 gesetzt werden, um den Abtaster zu aktivieren, so daß er Berichte an den FIFO macht; wenn der Abtaster die gewählte Bedingung erfaßt, wird er die Adresse des Ports in den FIFO eingeben und EN auf 0 zurücksetzen, um weitere Berichte zu verhindern.

FIFO Flag

Ds Bit #$F (WF) wird intern für die Behandlung oder Verwaltung des FIFO verwendet und sollte auf 0 zurückgesetzt werden, wenn irgendeine Funktion initialisiert wird; WF wird durch die SSU auf 1 gesetzt, wenn ein Bericht an den FIFO gemacht werden soll und der FIFO entweder voll oder nicht aktiviert ist.
Wenn WF=1 ist, wird die SSU versuchen, einen Bericht an den FIFO bei jedem Zyklus zu geben; bei dem ersten Zyklus, der den FIFO sowohl aktiviert und nicht voll antrifft, wird die SSU die Portadresse an den FIFO mit dem verzögerten Berichtsanzeiger gesetzt (FIFO Bit W=1) berichten und WF auf 0 zurücksetzen. Der Betrieb von WF wird durch ein anderes Bit in dem Abtastregister nicht beeinflußt.

Moden-Wahl

Die Bits #$D und C (F1 und F0) wählen den Betriebsmodus und die Konfiguration und Bedeutung von Bits $A bis 0 des Abtastregisters.
Vier Moden können gewählt werden, aber nur drei von diesen besitzen irgendeine Verwendung bei der bevorzugten Ausführungsform.

Beharrungszustand

Das Bit #$B (SS) ist die entprellte Version von SRQ; dieses Bit weist die gleiche Polarität und Bedeutung wie diejenige auf, die von der installierten Peripheneeinheit dem Bit #0 seines Status gegeben wird.
Anderungen in dem Status der Peripherieeinheit werden verzögert und können sogar durch den Entprellmechanismus ignoriert werden, dessen Betrieb von dem gewählten Modus abhängt.

Modus 00 -- Flankendetektor

Wenn F1, F0 = 00 sind, steuert das Abtastregister einen variablen Entpreller, der das Auftreten einer Anderung in SRQ bei einer Aktivierung berichten wird.
Der Flankendetektor kann entweder eine "Flanke" oder einen "Impuls" berichten, d.h., entweder die erste Anderung von SRQ oder die entsprechende zweite komplementäre Anderung.
In diesem Modus ist die Bedeutung von Bits #$A bis 0 wie folgt: TABELLE XIII ABTAST-REGISTER -- FLANKENDETEKTOR-MODUS

Integrator

Die Bits #$A bis 6 (I4-I0) sind ein 5-Bit Binär- Aufwärts/Abwärts-Zähler, der SRQ filtert; das Ergebnis der Entprellung wird in 55 aufgezeichnet. Der Integrator zählt herunter, wenn SRQ=0 ist, und herauf, wenn SRQ=1 ist, wird bei jedem 2 ms aktualisiert, wird solange laufen, wie der Modus 00 gewählt wird und ist unabhängig von EN.
Der Bereich des Integrators wird durch die Grenze gesteuert: der minimale Zählwert ist Null und der maximale Zählwert ist gleich zu dem Wert, der in Grenze eingestellt ist (der auch Null sein kann). Wenn SRQ=0 ist und Integrator 0 ist, dann wird SS auf 0 zurückgesetzt und Integrator wird 0 bleiben. Wenn SRQ=1 ist und der Integrator gleich der Grenze ist, dann wird in symmetrischer Weise SS auf 1 gesetzt und der Integrator wird gleich zu der Grenze bleiben.
Wenn der Integrator auf einen größeren Wert als Grenze gesetzt wird, wird er herauf- und herunterzählen, bis er entweder von 31 oder 0 überläuft oder auf einen Wert gleich zu der Grenze herunterzählt und wird dann wieder einen normalen Betrieb aufnehmen.
Wenn die Grenze auf 5 gesetzt wird, wird der Integrator unter dem nachstehend beschriebenen Modus 01 arbeiten, aber die Bits sind an unterschiedlichen Positionen in dem Register.

Grenze

Die Bits #5 bis 1 (L4-L0) sind ein statisches 5-Bit Register, das die Geschwindigkeit des Integrators durch Steuern des Bereichs seiner Zählung einstellt; die Anzahl von aufeinanderfolgenden Abtastwerten, die gezählt werden, bevor sich SS ändert, ist gleich zu dem binär-gewichteten Wert von Grenze. Grenze wird durch die SSU nicht modifiziert.
Sämtliche Werte im Bereich von 0 bis 31 einschließlich sind gültig; die Verzögerung von einer prellfreien Anderung von SRQ zu der Anderung von 55 kann auf irgendeinen Wert zwischen und 31 Abtastwerten (0 bis 62 ms) in Inkrementen eines Abtastwerts (2 ms) eingestellt werden. Wenn Grenze auf Null gesetzt wird, dann wird SS SRQ gleichen und Anderungen werden nur mit der 0-2 ms zufälligen Verögerung, die bei der Abtastung inhärent ist, erkannt werden.

Flanke

Das Bit #0 (E/P) wählt ein Berichten bei der ersten (E/P=1) oder zweiten (E/P=0) Anderung von SS.
Wenn SS durch den Integrator geändert wird, entweder 1 T 0 oder 0 T 1, dan wird, wenn EN=E/P=1 ist, die Port-Adresse an den FIFO berichtet und EN wird auf 0 zurückgesetzt, oder, wenn E/P=0 ist, dann wird E/P auf 1 gesetzt.

Initialisierung

Wenn F1=0 und F0=0 gewählt wird: SS sollte gleich zu SRQ gestellt werden und den Integrator sollte auf Null gesetzt werden, wenn SS=0 oder gleich zu der Grenze ist, wenn SS=1 ist; ansonsten wird eine unechte oder verfrühte Flanke erfaßt werden.
Wenn der Modus 00 mit einer geeigneten Grenze gelaufen ist, dann kann er durch Einstellen von EN auf 1, optimales Löschen von E/P auf 0 und durch Stören von keinen anderen Bits erneut aktiviert werden.

Beispiele:

1. Schnelles Vier-Millisekunden dauerndes Entprellen, aufgehoben und auf eine Aufgelegt-Flanke wartend:
Bit FEDC BA98 7654 3210
Wert 1000 1000 0100 0011 $894B
2. Ring-Umlauf dreißig Millisekunden dauerndes Entprellen, aufgelegt und auf eine Aufhebungs-Flanke wartend:
Bit FEDC BA98 7654 3210
Wert 1000 0000 0001 1111 $801F

Modus 01 -- Wählimpuls-Sammler

Der Zeitnehmer wird durch irgendeine Anderung von SS auf gelöscht, selbst wenn EN=0 ist, so daß das Auftreten eines Impulses, nachdem eine Stellensammlung beendet worden ist, - - eine Fehlerbedingung -- aus den Inhalten des Zeitnehmers bestimmt werden kann.
Wenn F1,f0 = 01 ist, wird das Abtastregister einen Wählimpuls von einem Standard-Drehtelefon oder einer äquivalenten Einrichtung sammeln. Der Wählimpuls-Sammler wird eine vollständige Stelle, wenn ein Höreraufblinken oder ein Hörerauflegen erfaßt wird, oder einen Stellenüberlauf berichten, und wird optional den Beginn eines Wählvorgangs berichten.
Die Betriebsweise dieses Mechanismus bezüglich der RS-464 Spezifikation ist durch die Kurve im Anhang E gezeigt.
In diesem Modus ist die Bedeutung von Bits #$A bis 0 wie folgt: TABELLE XIV ABTAST-REGISTER -- WÄHLIMPULS-SAMMLERMODUS
Es sei darauf hingewiesen, daß das Bit #4 (*) zwei unabhängige Funktionen besitzt.

Integrator

Die Bits #$A bis 8 (I2-I0) sind ein 3-Bit Binär- Aufwärts/Abwärts-Zähler, der SRQ entprellt; das Ergebnis der Integration wird in SS aufgezeichnet und zur Steuerung der Stellen- und Zeitablauf-(timeout)-Zähler verwendet.
Der Integrator zählt nach unten, wenn SRQ=0 ist und herauf, wenn SRQ=1 ist, folgt einer Sequenz mit sechs Zuständen mit einem minimalen Zählwert von 0 und einem maximalen Zählwert von 5 und läuft kontinuierlich solange wie der Mode 01 gewählt ist, unabhängig von EN.
Wenn der Integrator auf 6 oder 7 gesetzt ist, wird er eine Heraufzählung oder Herabzählung fortsetzen, bis er entweder von 7 oder 0 überläuft oder auf 5 herunterzählt, und wird dann einen normalen Betrieb wieder aufnehmen. Bis auf die feste Grenze und die unterschiedliche Position der Bits arbeitet der Integrator wie für den Modus 00 beschrieben.
Da SRQ bei 500 Hz abgetastet wird und sich SS bei der sechsten Zählung ändern kann, wird eine rauschfreie Anderung mit einer Verzögerung bis 12 Millisekunden erkannt werden. Eine Anderung eines rauschbehafteten Eingangs wird mit einer größeren Verzögerung erkannt, in Abhängigkeit von dem Betrag des Rauschens: jeder ufalscheu Abtastwert muß mit einem "echten" Abtastwert korrigiert werden und wird deshalb 4 ms zu der Erkennungsverzögerung hinzufügen.

Zeitnehmer

Die Bits #7 bis 4 (T3-T0) sind ein 4-Bit Binär-Zeitnehmer, der eine Stellensammlung beendet, wenn keine Impulse innerhalb eines vorgegebenen Intervalls empfangen werden.
Der Zeitgeber wird immer dann auf Null zurückgesetzt, wenn SS durch den Integrator geändert wird und wird dann 100 Hz für die Dauer der folgenden Unterbrechung zählen oder ein Intervall bilden, außer wenn EN=0 oder Stelle=0 ist; der Zeitnehmer wird eine Zwischenstellenpause oder ein Höreraufblinken erkennen, wenn er bis auf 15 (insgesamt Einsen, $F) heraufzählt, was 150+6 Millisekunden benötigt, und dann wird die Einrichtungsadresse an den FIFO berichtet, EN wird auf 0 zurückgesetzt, und wenn SS=0 (aufgelegt, unterbrochen) ist, dann wird auch Stelle auf Null gelöscht, um ein Höreraufblinken oder ein Auflegen anzuzeigen.
Die von dem Zeitnehmer gezählten Impulse sind nicht zu SRQ oder SS synchronisiert, so daß in deren Zeitgabe eine gewisse Doppeldeutigkeit vorhanden ist; ein Intervall kleiner als 144 ms wird als ein Wählimpuls gezählt, ein Intervall größer als 156 ms wird als eine Stellenzwischenpause oder ein Höreraufleuchten erkannt und ein Intervall zwischen 144 und 156 ms kann in beiderlei Weisen interpretiert werden.
Der Zeitnehmer zählt nicht, wenn EN=0 ist und auch nicht, wenn Stelle=0 ist. Wenn EN=0 ist, hat der Stellen-Sammler seine Funktion beendet und kann auf einen Dienst warten; wenn Stelle=0 ist, wartet der Stellen-Sammler auf den ersten Impuls, für den kein Zeitablauf (timeout) bereitgestellt wird, und das 1-er Bit des Zeitnehmers (T0) weist eine andere Funktion auf.

Wählen-Auslösung

Bit #4 (T0) aktiviert eine Erzeugung eines zusätzlichen Berichts an den FIFO zu Beginn eines Wählvorgangs Dieser Bericht, der anzeigt, daß ein Wählton entfernt sein kann, ist nur für Informationszwecke gedacht und beendet eine Stellen- Sammlung nicht. T0 bedeutet "Wählton-Auslösung" nur dann, wenn EN=1 und Stelle=0 ist, und wird auf 0 zusammen mit T1 bis T3 zurückgesetzt, wenn eine Flanke erfaßt ist.
Wenn der Integrator sich auf SS ändert, wenn T01, EN=1 und Stelle-0 ist, dann wird die Adresse des Ports in den FIFO eingegeben und der Zeitnehmer (T0 bis T3) wird auf zurückgesetzt, aber auch EN wird auf 1 gesetzt bleiben und eine Stellen-Sammlung wird fortgesetzt werden. Wenn der Stellen-Sammler in dem aufgelegten Zustand initialisiert wird, wird der zusätzliche Bericht erzeugt, wenn die Peripheneeinheit in einen abgehobenen Zustand übergeht, aber der Zeitnehmer wird eine Zählung nicht beginnen, bis Stelle inkrementiert wird, bei der nächsten Auflege-Flanke.

Stelle

Die Bits #3 bis 0 (D3-D0) sind ein 4-Bit Binärzähler, der die Wählimpulse zählt; wenn EN=1 ist, wird Stelle inkrementiert, wenn der Integrator SS sich von 1 auf 0 ändert, d.h. bei der führenden Flanke jedes Unterbrechungsimpulses.
Stelle muß auf Null initialisiert werden, wird nicht inkrementiert, wenn EN=0 ist und wird von der SSU nur dann zurückgesetzt, wenn der Zeitnehmer ein Höreraufleuchten oder ein Auflegen erkennt.
Der Wert von Stelle wird maximal 15 Impulse zählen; wenn ein sechzehnter Impuls erfaßt wird, wird Stelle gleich 15 bleiben, die Einrichtungsadresse wird an den FIFO berichtet, EN wird auf 0 zurückgesetzt, um eine Stellen-Sammlung zu beenden und der Zeitnehmer wird Null sein, um einen Überlauf anzuzeigen.

Initialisierung

Wenn F1=0 und F0=1 gewählt ist: SS sollte gleich SRQ sein; der Integrator solle auf 0 gesetzt sein, wenn SS=0 ist, oder auf 5, wenn SS=1 ist; der Zeitnehmer sollte auf 1 gesetzt sein, wenn der Wählton-Auslösebericht gewünscht wird, und sollte ansonsten auf 0 zurückgesetzt sein; und Stelle muß auf zurückgesetzt werden.
Die Standard-Initialisierung für den Stellen-Zähler ist wie folgt
Bit FEDC BA98 7654 3210
Wert 1001 1101 000* 0000
Wenn * die führende Flanke ist, wird ein Bericht gewünscht ($9D10), und 0 ansonsten ($9D00),

Interpretation

Der Schleifen-Zustand am Ende kann aus den Inhalten von Stelle = 0 Bits #3-0 bestimmt werden:
* Stelle = 0: Auflege-Zeitablauf - Höreraufleuchten oder Abheben,
* Stelle > 0: Abhebe-Zeitablauf - Stelle gültig.
Der Stellen-Sammler unterscheidet nicht zwischen Höreraufleuchten und Auflegen; der Hörer-Diskriminator ist für diesen Zweck vorgesehen worden.
Das Auftreten eines zusätzlichen Impulses nach der gewählten Stelle kann aus den Inhalten des Zeitnehmers -- Bits #7-4 bestimmt werden:
* Zeitnehmer = 15: Normal - keine zusätzlichen Impulse,
* Zeitnehmer = 0: Überlauf - Flanke nach einem Zeitablauf oder sechzehnten Impuls.
Der Zeitnehmer wird entweder 0 oder 15 ($F) am Ende sein; andere Werte treten nur während eines Betriebs auf oder wenn von der CPU geschrieben wird.

Modus 10 -- Gabel-Diskriminator

Wenn F1,F0 = 10 ist, steuert das Abtastregister einen einfachen Zeitnehmer, der nach einem voreingestellten Intervall oder wenn eine Flanke erfaßt wird, je nachdem was zuerst auftritt, berichten wird.
In diesem Modus ist die Bedeutung der Bits #$A bis 0 wie folgt: TABELLE XV ABTAST-REGISTER -- GABEL-DISKRIMINATORMODUS

Integrator

Die Bits #$A bis 8 (12-10) sind ein 3-Bit binärer Aufwärts/Abwärts-Zähler, der SRQ entprellt und das Ergebnis in SS aufzeichnet; der Integrator arbeitet wie im Abschnitt 4.2.5.1 für den Modus Dl beschrieben, und läuft kontinuierlich solange der Modus 10 gewählt wird, unabhängig von EN.
Wenn der Integrator SS ändert (entweder 1 T oder 0 T 1), wenn EN=1 ist, dann wird die Einrichtungsadresse an den FIFO berichtet und EN wird auf 0 zurückgesetzt.

Zeitnehmer

Die Bits #7 bis 0 (T7-T0) sind ein 8-Bit Zähler, der 100 Hz zählen wird, wenn EN=1 ist. Wenn der Zeitnehmer von $FF bis $00 überläuft, wird die Einrichtungsadresse an den FIFO berichtet und EN wird auf 0 zurückgesetzt.
Wenn der Zeitnehmer auf 255 ($FF) voreingestellt ist, wird ein Bericht innerhalb von 10 ms auftreten; wenn der Zeitnehmer auf 1 voreingestellt ist, wird der Zeitablauf- (timeout)-Bericht nicht vor 2540 bis 2550 Sekunden auftreten. Der Zeitnehmer sollte anfänglich nicht Null sein, da dies ein doppeldeutiges Ergebnis ergeben würde, wenn eine Flanke unmittelbar erfaßt würde.
Der Zeitnehmer wird durch die SSU nicht zurückgesetzt und wird nicht gleichzeitig zählen, daß sich SS ändert oder wenn EN=0 ist.

Initialisierung

Wenn F1=1 und F0=0 gewählt ist: SS sollte gleich zu SRQ eingestellt werden; Integrator sollte auf 0 eingestellt werden, wenn SS=0 ist, oder auf 5, wenn SS=1 ist; und der Zeitnehmer sollte auf das 2er Kompliment der ganzen Zahl eingestellt werden, die dem Produkt von 100 Hertz und der gewünschten Zeitgrenze am nächsten liegt.

Beispiel:

Diskriminierung/Höreraufleuchten/Auflegen - Telefon abgenommen, Zeitnehmer auf 750 Millisekunden eingestellt:
Bit FEDC BA98 7654 3210
Wert 1010 0000 1011 0101 $A0B5
(Dezimal 75 = 0100 1011 binär, $4B
Dezimal -75 = 1011 0101 binär, $B5)

Interpretation

Außer wenn der Zeitnehmer zu Anfang auf Null ist und eine Flanke sofort erfaßt wird, kann die Ursache einer Beendigung aus den Inhalten des Zeitgebers -- Bits #7-0 bestimmt werden:
* Zeitnehmer = 0: Zeitablauf - keine Anderung von SRQ,
* Zeitnehmer > 0: SRQ Anderung - kein Zeitablauf.
Die abgelaufene Zeit kann durch Subtrahieren des Anfangswerts des Zeitnehmers von seinem abschließenden Wert ermittelt werden und die verbleibende Zeit kann als das 2er Komplement des abschließenden Werts des Zeitnehmers ermittelt werden.

Modus 11 -- Frei

Wenn F1, F0 = 11 ist, weist das Abtast-Register keine nützliche Funktion auf; dieser Modus ist für zukünftige Anforderungen reserviert worden.
In der vorliegenden Implementierung, wenn EN=1 ist, wird die Einrichtungsadresse an den FIFO berichtet und EN wird auf 0 zurückgesetzt, der Integrator arbeitet wie in den Moden 01 und 10 und die Bits #7 bis 0 weisen keinerlei Bedeutung auf, können aber als RAM gelesen und beschrieben werden.
In diesem Modus ist die Bedeutung der Bits #$A bis folgendermaßen: TABELLE XVI Abtastregister - Freier Modus
Das erfindungsgemäße Prinzip, das hier offenbart ist, kann mit irgendwelchen geeigneten Datensystemen verwirklicht werden, die gegenwärtig oder in der Zukunft verfügbar sind. Die Datensystemkonzepte, die hier beschrieben sind, um diese erfindungsgemäßen Prinzipien zu implementieren, sollten nicht als derartige erfindungsgemäße Prinzipien begrenzend betrachtet werden. Ferner sind Einzelheiten der Systemimplementierung weggelassen worden, da sie Durchschnittsfachleuten bekannt sind.

Claims

1. Verfahren zum Erfassen und Berichten des Auftretens eines zufälligen Ereignisses in Peripherieeinheiten, die mit jeweiligen Ports verbunden sind, die durch eine Zeitmultiplex-Abtastplanung adressiert werden, gekennzeichnet durch die folgenden Schritte:

a) Erzeugen eines Taktsignals;

b) ansprechend auf das Taktsignal, Verbinden der Ports und von Signalisierungsinformation, die an den Ports erzeugt wird, gemäß der Abtastplanung mit einem zentralen Speicher;

c) Speichern der Signalisierungsinformation, die an den Ports erzeugt wird, gemäß der Abtastplanung an dem zentralen Speicher;

d) ansprechend auf die Signalisierungsinformation, die ein zufälliges Ereignis an irgendeinem der Ports anzeigt, Speichern der Identifikation des jeweiligen Ports, der das Ereignis erzeugt, in dem zentralen Speicher, oder Antworten auf die Signalisierungsinformation.

2. Verfahren nach Anspruch 1, gekennzeichnet durch den folgenden Schritt:

e) Einrichten einer Prioritätsreihenfolge in der zentralen Speichereinrichtung zum Antworten an den Ports.

3. Verfahren nach Anspruch 1, gekennzeichnet durch den folgenden Schritt:

f) Empfangen eines Befehlscodes für einen jeweiligen Port und dadurch, daß Schritt d) den Schritt umfaßt;

g) ansprechend auf den Befehlscode, Antworten auf das Signal des zufälligen Ereignisses oder Speichern der Port-Identifikation in der Speichereinrichtung.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt f) den folgenden Schritt umfaßt:

h) Bereitstellen eines jeweilgen Befehlscodes für jeden jeweiligen Port und ansprechend auf die Abtastplanung, Verbinden einer Logikeinrichtung mit dem Befehlscode, um den Betrieb der Logikeinrichtung im Ansprechen auf die Signalisierungsinformation zu steuern.

5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt e) den folgenden Schritt umfaßt:

j) Bestimmen des nächsten Status des jeweiligen Ports im Ansprechen auf die Signalisierungsinformation für den jeweiligen Port und den Schritt

k) eines Bereitstellens eines modifizierten Befehlscodes an der Registereinrichtung, der den nächsten Zustand anzeigt.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Schritt j) den folgenden Schritt umfaßt:

1) Speichern eines modifizierten Befehlscodes anzeigend den Modus des Ports im Ansprechen auf die Signalisierungsinformation.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt c) den folgenden Schritt umfaßt:

c1) Wählen von Signalisierungsinformation, die den Status einer Peripheneeinheit anzeigt; und

c2) Speichern der gewählten Signalisierungsinformation in dem zentralen Speicher, um eine Abbildung des Peripheriestatus darzustellen.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt cl) den folgenden Schritt umfaßt:

c3) Wählen der Signalisierungsinformation, die eine Dienstaufforderung von der Peripherieeinheit anzeigt, und Identifizieren des Typs der Peripherieeinheit.

9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Schritt g) den folgenden Schritt umfaßt:

g1) Speichern der Antwort in dem zentralen Speicher, um eine Abbildung der von der Peripherieeinheit empfangenen Antworten darzustellen.

10. Verfahren zum zufälligen Verbinden von Peripherieeinheiten, die über jeweilige Ports mit einem System verbunden sind, über eine Zeitmultiplexierung, gekennzeichnet durch die folgenden Schritte:

a) Bereitstellen eines Zeitsteuerungstakts zur Synchronisation;

b) ansprechend auf den Zeitsteuerungstakt, Definieren einer Planung von Abtastzyklen zum wiederholten Abtasten der Peripherieeinheiten für jeweilige Daten- oder Signalisierungsinformation;

c) ansprechend auf die Daten- oder Signalisierungsinformation, die während der Abtastzyklen empfangen wird, Identifizieren von Quellen- und Adressen-Peripherieeinheiten zum Senden bzw. Empfangen von Daten;

d) ansprechend auf eine Identifikation im Schritt c), Verbinden der Daten von den identifizierten Quellen-Peripherieeinheiten mit der identifizierten Adressen-Peripherieeinheit;

und wobei der Schritt d) zum Verbinden den folgenden Schritt umfaßt:

e) Anordnen einer Stelle in einem Quellen-Speicher zum Speichern der Quellen-Peripherieeinheits-Daten, so daß auf diese von der Adressen-Peripherieeinheit zugegriffen werden kann;

f) Empfangen der abgetasteten Quellen-Daten an dem Quellen-Speicher und Speichern der Quellen-Daten in der angeordneten Stelle;

g) ansprechend auf die Abtast-Planung, Zugreifen auf die Quellen-Daten in der angeordneten Stelle; und

h) Bereitstellen der Quellen-Daten an der Adressen- Peripherieeinheit.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt d) zum Verbinden den folgenden Schritt umfaßt:

i) Bestimmen einer Vielzahl von Adressen-Speicher- Stellen für jeweilige Adressen-Peripherieeinheiten;

j) Schreiben eines Zeigerwerts, der der angeordneten Stelle entspricht, in jeweilige der Adressen- Stellen; und

k) Speichern der Quellen-Daten in der angeordneten Stelle.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt d) den folgenden Schritt umfaßt:

l) ansprechend auf die Abtastplanung, Zugreifen auf die Quellen-Daten in der angeordneten Stelle, die dem Zeigerwert entspricht, für eine Übertragung an

die Adressen-Peripherieeinheit, die für die jeweilige Adressen-Stelle bestimmt ist.

13. Verfahren nach Anspruch 12, gekennzeichnet durch die folgenden Schritte:

n) Aufteilen der Peripherieeinheiten in Module, wobei die Module eine Anzahl von Peripherieeinheiten kleiner als die Gesamtanzahl der System- Peripherieeinheiten aufweisen; und

o) Bereitstellen von Quellen-Speicher-Stellen für im wesentlichen alle Peripherieeinheiten für einen Zugriff durch die jeweiligen Peripherieeinheiten in dem Modul.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt n) die folgenden Schritte umfaßt:

p) Aufteilen der Peripherieeinheiten in Adressen- Module;

q) Aufteilen des Quellen-Speichers in Quellen-Module, wobei jedes Quellen-Modul eine Anzahl von Peripherieeinheiten kleiner als die Gesamtanzahl der System-Peripherieeinheiten umfaßt; und

r) Bereitstellen von Quellen-Speicher-Stellen für im wesentlichen alle Quellen-Module für getrennte an den Adressen-Modulen.

15. Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch den folgenden Schritt:

s) Implementieren des Schritts 1) gleichzeitig für getrennte Adressen-Module.

16. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt b) die folgenden Schritte umfaßt:

b1) Wählen von Signalisierungsinformation, die den Status einer Peripherieeinheit anzeigt; und

b2) Speichern der gewählten Signalisierungsinformation in einem zentralen Speicher, um eine Abbildung des Status der Peripherieeinheit darzustellen.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt b1) den folgenden Schritt umfaßt:

b3) Wählen der Signalisierungsinformation, die eine Dienstaufforderung von einer Peripherieeinheit anzeigt, oder Identifizieren des Typs einer Peripherieeinheit.

18. Verfahren nach Anspruch 17, gekennzeichnet durch folgenden Schritt:

b4) ansprechend auf die ein zufälliges Ereignis an der Peripherieeinheit anzeigenden Signalisierungsinformation, Antworten auf die Signalisierungsinformation und Speichern der Antwort in dem zentralen Speicher, um eine Abbildung der von einer Peripherieeinheit empfangenen Antwort darzustellen.