DE3619636A1 - Gehaeuse fuer integrierte schaltkreise - Google Patents
Gehaeuse fuer integrierte schaltkreiseInfo
- Publication number
- DE3619636A1 DE3619636A1 DE19863619636 DE3619636A DE3619636A1 DE 3619636 A1 DE3619636 A1 DE 3619636A1 DE 19863619636 DE19863619636 DE 19863619636 DE 3619636 A DE3619636 A DE 3619636A DE 3619636 A1 DE3619636 A1 DE 3619636A1
- Authority
- DE
- Germany
- Prior art keywords
- strip
- conductor tracks
- housing
- housing according
- utility
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004020 conductor Substances 0.000 claims abstract description 19
- 150000001875 compounds Chemical class 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 6
- 239000003365 glass fiber Substances 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims 1
- 229920000647 polyepoxide Polymers 0.000 claims 1
- 238000004382 potting Methods 0.000 abstract description 6
- 230000008901 benefit Effects 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005266 casting Methods 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000007767 bonding agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
Die Erfindung geht aus von einem Gehäuse für inte
grierte Schaltkreise gemäß Oberbegriff des Hauptanspruchs.
Beispielsweise bei Hörgeräteverstärker sind die Außen
maße eines Gehäuses zur Aufnahme eines integrierten
Schaltkreises genau vorgeschrieben. Diese Außenmaße sind
im Verhältnis zu der gewünschten Anzahl der elektrischen
Anschlüsse so gering, daß bekannte Gehäuse für integrierte
Schaltungen keine Anwendung finden können. Beispielsweise
haben die Leadless Chip-Carrier und die sogenannten
SOL-Gehäuse ein Rastermaß für die Anschlüsse, d.h. für
den Abstand der Anschlüsse, von 1,27 mm und benötigen
deshalb bei gewünschten vier Anschlüssen pro Gehäuseseite
zumindest eine Breite des Gehäuses von über 5 mm. Für
viele Anwendungsfälle sind jedoch deutlich geringere
Außenabmessungen erwünscht.
Das erfindungsgemäße Gehäuse für integrierte Schalt
kreise mit den Merkmalen des Hauptanspruchs hat demgegen
über den Vorteil, daß die Außenmaße des Gehäuses
wesentlich verringert und die Montagetechnik beziehungs
weise die Herstellung des einzelnen Bauelements verein
facht sind. Die Befestigung der integrierten Schaltkreise
an einem Nutzenstreifen und seine Verbindung mit den
randseitig angeordneten Leiterbahnen benötigt nur wenige
Arbeitsschritte, nämlich das Festlegen der integrierten
Schaltkreise und das Bonden der Anschlüsse mit den
Leiterbahnen.
Bevorzugt sollen die integrierten Schaltkreise in einer
rillenförmigen Vertiefung in dem Nutzenstreifen fest
gelegt sein, so daß das Bonden der Anschlüsse mit den
Leiterbahnen etwa auf gleicher Höhe stattfindet. Das
Festlegen der Schaltkreise in oder an dem Nutzenstreifen
kann durch Klebung mit einem geeigneten Haftvermittler
erfolgen.
Es ist vorgesehen, die randseitig an dem Nutzenstreifen
angeordneten Leiterbahnen mittels Durchkontaktieren
von der Ober- auf die Unterseite des Nutzenstreifens zu
führen. Das gleiche Ergebnis wird aber auch erzielt,
wenn die Leiterbahnen um den Nutzenstreifen herum von
dessen Ober- auf seine Unterseite geführt werden. Als
Material für die Leiterbahnen bietet sich Kupfer an,
welches galvanisch vernickelt und vergoldet ist. Das
Bonden wird bevorzugt durch Ultraschallschweißen von Gold
drähten durchgeführt. Für den Nutzenstreifen selbst kommt
übliches Leiterplattenmaterial in Betracht. Es ist leicht
erkennbar, daß bei der Wahl der Werkstoffe und der Ver
ringerung der Arbeitsschritte auch mit geringeren Stoff-
und Werkzeugkosten zu rechnen ist. Die bekannten Leadless
Chip-Carrier sind dagegen vom Material her wesentlich
teurer, die SOL-Gehäuse benötigen hohe Werkzeugkosten.
Nach dem Festlegen und Bonden der integrierten Schalt
kreise wird auf den Nutzenstreifen eine Vergußmasse in
Form aufgebracht. Diese Vergußmasse kann gegebenenfalls
noch mit Glasfasern gefüllt sein. Bei dieser Montageart
können Gesamtdicken für Nutzenstreifen plus Vergußmasse von 1,4 mm
und ein Rastermaß von weniger als 0,7 mm erreicht werden.
Von dem Nutzstreifen werden nun die einzelnen Bauelemente
mittels einer Diamantsäge oder dergleichen abgetrennt,
wobei jedes Bauelement einen integrierten Schaltkreis
und eine vorgegebene Anzahl von elektrischen Anschlüssen
enthält. Es können beispielsweise 8 elektrische Anschlüsse an jedem
Bauelement vorgesehen sein, dessen Breite des Gehäuses 2,7 mm betragen
kann. Selbstverständlich ist dieser Lösungsvorschlag auch für inte
grierte Schaltkreise mit einer größeren oder kleineren Anzahl von
elektrischen Anschlüssen geeignet.
Die Erfindung wird nachfolgend anhand der Zeichnung
erläutert. Diese zeigt in
Fig. 1 eine Draufsicht auf ein erfindungsgemäßes Gehäuse
mit integriertem Schaltkreis vor dem Aufbringen einer Vergußmasse;
Fig. 2 einen Querschnitt durch das Gehäuse nach Fig. 1
entlang Linie II-II in einer geringfügig abgeänderten
Ausführungsform und mit aufgebrachter Vergußmasse.
Gemäß Fig. 1 weist ein Nutzenstreifen 1 aus Leiter
plattenmaterial eine rinnenförmige Vertiefung 2 entlang
seiner Längsachse 3 auf. Randseitig sind an den Nutzen
streifen 1 beidseits Kupfer-Leiterbahnen 4 angeordnet,
welche nach dem Ausführungsbeispiel in Fig. 1 mittels
Durchkontaktierung von der Ober- auf die Unterseite
geführt sind. In dem Ausführungsbeispiel nach Fig. 2
sind gegen die Kupfer-Leiterbahnen 4 a die Seitenkanten
des Nutzenstreifens 1 herum gelegt und so von der
Ober- auf die Unterseite geführt. Die Kupfer-Leiterbahnen
4 bzw. 4 a sollen bevorzugt galvanisch vernickelt und
vergoldet sein.
In der rillenförmigen Vertiefung 2 ist ein integrierter
Schaltkreis 5 festgelegt, bevorzugt eingeklebt. Die
elektrische Verbindung zwischen dem integrierten Schalt
kreis 5 und den Leiterbahnen 4 bzw. 4 a wird mittels
Ultraschweißen (Bonden) von Golddrähten 6 durchgeführt.
Danach wird auf den Nutzenstreifen 1 in einer Form eine
glasfasergefüllte Vergußmasse 7 aufgebracht, die durch
Aufheizen aushärtet. Die Form ist so gewählt, daß der
Nutzenstreifen 1 inklusive der Vergußmasse 7 eine Dicke
d von 1,4 mm aufweist. Die Länge l des Nutzenstreifens
1 bzw. der Vergußmasse 7 beträgt 3,5 mm.
Im vorliegenden Ausführungsbeispiel wird ein Nutzen
streifen 1 für 20 Bauelemente verwendet. Nach dem
Aufbringen der Vergußmasse 7 auf den Nutzenstreifen 1
mit dem integrierten Schaltkreis 5 werden die einzelnen
Bauelemente mittels einer Diamantsäge voneinander
getrennt und anschließend elektrisch gemessen. Die
Schrittbreite der Diamantsäge ist in Fig. 1 mit s be
zeichnet. Sie ist so gewählt, daß jedes Bauelement eine
Breite b von 2,7 mm erhält.
Im vorliegenden Ausführungsbeispiel sind gemäß Fig. 1
acht Leiterbahnen 4 für elektrische Anschlüsse gezeigt.
Je nach Wunsch ist diese Anzahl aber jederzeit variierbar.
Im dargestellten Ausführungsbeispiel ist das Rastermaß (mittlerer
Abstand) der Leiterbahnen 4 nur 0,6235 mm.
Claims (8)
1. Gehäuse für integrierte Schaltkreise, deren Anschlüsse
mit einer jeweils vorgegebenen Anzahl von Leiterbahnen
verbunden sind, dadurch gekennzeichnet, daß die integrierten
Schaltkreise (5) an einem Nutzenstreifen (1) befestigt
sind, der randseitig die Leiterbahnen (4, 4 a) aufweist,
welche mit den Anschlüssen der integrierten Schaltkreise
(5) durch Bondverbindungen elektrisch verbunden sind.
2. Gehäuse nach Anspruch 1, dadurch gekennzeichnet,
daß die Schaltkreise (5) in einer rillenförmigen
Vertiefung (2) in dem Nutzenstreifen (1) festgelegt,
bevorzugt aufgeklebt, sind.
3. Gehäuse nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß die Leiterbahnen (4) mittels Durch
kontaktieren von der Ober- auf die Unterseite des
Nutzenstreifens (1) geführt sind.
4. Gehäuse nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Leiterbahnen (4 a) um den Nutzenstreifen (1) herum
von dessen Ober- auf seine Unterseite geführt sind.
5. Gehäuse nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß der Nutzenstreifen (1) mit festge
legtem und gebondetem, integriertem Schaltkreis (5)
von einer gegebenfalls glasfasergefüllten Vergußmasse (7)
belegt ist.
6. Gehäuse nach Anspruch 5, dadurch gekennzeichnet, daß
bei einer Dicke (d) des Nutzenstreifens (1) zuzüglich
der Vergußmasse (7) von 1,4 mm, einer Länge (l) von
3,5 mm und einer Breite (b) von 2,7 mm die Anschlüsse
ein Rastermaß von 0,635 mm haben.
7. Gehäuse nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß der Nutzenstreifen (1) aus
Leiterplattenmaterial, vorzugsweise aus Epoxydharz,
besteht, auf dem die Leiterbahnen (4, 4 a) in an sich
bekannter Weise galvanisch vernickelt und vergoldet sind.
8. Gehäuse nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß eine Vielzahl von inte
grierten Schaltkreisen (5) auf einem Nutzenstreifen
(1) befestigt ist, und daß die Gehäuse für die einzelnen
Schaltkreise (5) vom Nutzenstreifen (1) mittels einer
Säge abgetrennt sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863619636 DE3619636A1 (de) | 1986-06-11 | 1986-06-11 | Gehaeuse fuer integrierte schaltkreise |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863619636 DE3619636A1 (de) | 1986-06-11 | 1986-06-11 | Gehaeuse fuer integrierte schaltkreise |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3619636A1 true DE3619636A1 (de) | 1987-12-17 |
Family
ID=6302778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19863619636 Withdrawn DE3619636A1 (de) | 1986-06-11 | 1986-06-11 | Gehaeuse fuer integrierte schaltkreise |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3619636A1 (de) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980753A (en) * | 1988-11-21 | 1990-12-25 | Honeywell Inc. | Low-cost high-performance semiconductor chip package |
DE4101790C1 (en) * | 1991-01-18 | 1992-07-09 | Technisch-Wissenschaftliche-Gesellschaft Thiede Und Partner Mbh, O-1530 Teltow, De | Chip-support arrangement prodn. - in tape form, in dual-in-line format by film-bond technology |
EP0689245A3 (de) * | 1994-06-22 | 1996-08-07 | Seiko Epson Corp | Elektronikbauteil, seine Anordnung und Herstellungsmethode |
US5832600A (en) * | 1995-06-06 | 1998-11-10 | Seiko Epson Corporation | Method of mounting electronic parts |
FR2764111A1 (fr) * | 1997-06-03 | 1998-12-04 | Sgs Thomson Microelectronics | Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre |
DE19743365A1 (de) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Verfahren zur Herstellung eines Mehrebenen-Verdrahtungsträgers (Substrat), insbesondere für Multichipmodule |
US6054338A (en) * | 1996-05-17 | 2000-04-25 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
US6140708A (en) * | 1996-05-17 | 2000-10-31 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
US6284566B1 (en) | 1996-05-17 | 2001-09-04 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
US6451628B1 (en) | 1997-12-25 | 2002-09-17 | Sanyo Electric Co., Ltd. | Method fabricating a semiconductor device with a decreased mounting area |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1341454A (en) * | 1970-10-22 | 1973-12-19 | Minnesota Mining & Mfg | Packaging of semiconductor devices |
DE3230959A1 (de) * | 1981-12-22 | 1983-06-30 | AVX Corp.,(n.d.Ges.d.Staates Delaware), 11022 Great Neck, N.Y. | Keramik-ic-bauteil |
DE3300693A1 (de) * | 1982-02-05 | 1983-09-22 | Hitachi, Ltd., Tokyo | Halbleiteranordnung und verfahren zu ihrer herstellung |
-
1986
- 1986-06-11 DE DE19863619636 patent/DE3619636A1/de not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1341454A (en) * | 1970-10-22 | 1973-12-19 | Minnesota Mining & Mfg | Packaging of semiconductor devices |
DE3230959A1 (de) * | 1981-12-22 | 1983-06-30 | AVX Corp.,(n.d.Ges.d.Staates Delaware), 11022 Great Neck, N.Y. | Keramik-ic-bauteil |
DE3300693A1 (de) * | 1982-02-05 | 1983-09-22 | Hitachi, Ltd., Tokyo | Halbleiteranordnung und verfahren zu ihrer herstellung |
Non-Patent Citations (1)
Title |
---|
DE-Z.: Elektronik, H. 11, 1.6.84, S. 93-96 * |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980753A (en) * | 1988-11-21 | 1990-12-25 | Honeywell Inc. | Low-cost high-performance semiconductor chip package |
DE4101790C1 (en) * | 1991-01-18 | 1992-07-09 | Technisch-Wissenschaftliche-Gesellschaft Thiede Und Partner Mbh, O-1530 Teltow, De | Chip-support arrangement prodn. - in tape form, in dual-in-line format by film-bond technology |
EP0689245A3 (de) * | 1994-06-22 | 1996-08-07 | Seiko Epson Corp | Elektronikbauteil, seine Anordnung und Herstellungsmethode |
US5832600A (en) * | 1995-06-06 | 1998-11-10 | Seiko Epson Corporation | Method of mounting electronic parts |
US6140708A (en) * | 1996-05-17 | 2000-10-31 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
US6054338A (en) * | 1996-05-17 | 2000-04-25 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
US6284566B1 (en) | 1996-05-17 | 2001-09-04 | National Semiconductor Corporation | Chip scale package and method for manufacture thereof |
EP0883171A1 (de) * | 1997-06-03 | 1998-12-09 | STMicroelectronics S.A. | Herstellungsverfahren einer Halbleiterpakkung mit einer integrierten Schaltung |
US6087202A (en) * | 1997-06-03 | 2000-07-11 | Stmicroelectronics S.A. | Process for manufacturing semiconductor packages comprising an integrated circuit |
FR2764111A1 (fr) * | 1997-06-03 | 1998-12-04 | Sgs Thomson Microelectronics | Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre |
DE19820319B4 (de) * | 1997-07-08 | 2005-12-01 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Halbleiterbaustein |
DE19743365A1 (de) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Verfahren zur Herstellung eines Mehrebenen-Verdrahtungsträgers (Substrat), insbesondere für Multichipmodule |
US6451628B1 (en) | 1997-12-25 | 2002-09-17 | Sanyo Electric Co., Ltd. | Method fabricating a semiconductor device with a decreased mounting area |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0107061B1 (de) | Informationskarte und Verfahren zu ihrer Herstellung | |
DE69615792T2 (de) | Miniatur-halbleiteranordnung für oberflächenmontage | |
DE69223906T2 (de) | Verfahren zur Herstellung invertierter IC's und IC-Moduln mit einem solcher IC's | |
DE3913221A1 (de) | Halbleiteranordnung | |
DE3810899C2 (de) | ||
EP0283590A2 (de) | Elektrische Bauelemente | |
DE10049356A1 (de) | Halbleitersensor | |
DE2815776A1 (de) | Halbleiterbauelement mit einer elektrisch und thermisch leitenden tragplatte | |
DE19755675B4 (de) | Halbleitergehäuse und Verfahren zu dessen Herstellung | |
DE3149641A1 (de) | "eleketrische schaltungsplatte und verfahren zu ihrer herstellung" | |
DE19743537A1 (de) | Halbleitergehäuse für Oberflächenmontage sowie Verfahren zu seiner Herstellung | |
DE19808193A1 (de) | Leadframevorrichtung und entsprechendes Herstellungsverfahren | |
DE19651549B4 (de) | Anschlußrahmen und Chipgehäuse | |
DE2315711A1 (de) | Verfahren zum kontaktieren von in einem halbleiterkoerper untergebrachten integrierten schaltungen mit hilfe eines ersten kontaktierungsrahmens | |
DE3619636A1 (de) | Gehaeuse fuer integrierte schaltkreise | |
DE69128464T2 (de) | Halbleiteranordnung und ihr herstellungsverfahren | |
DE10297264B4 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE2306288A1 (de) | Traeger fuer integrierte schaltungen | |
DE3735489A1 (de) | Verfahren fuer die fertigung von optokopplern | |
DE10200569A1 (de) | Chipkarte und Herstellungsverfahren | |
EP0907966B1 (de) | Integrierte halbleiterschaltung | |
DE19743766B4 (de) | In vertikaler und horizontaler Ebene stapelbare Halbleiterchip-Gehäuse und Verfahren zu deren Herstellung | |
DE4333956A1 (de) | Verfahren zur Anbringung von integrierten Schaltungschips mit TAB-Struktur auf ein Substrat | |
DE19929215A1 (de) | Verfahren zur Herstellung eines BGA-Halbleiterbauelements, ein TAB-Band für ein BGA-Halbleiterbauelement und ein BGA-Halbleiterbauelement | |
DE2620861C2 (de) | Elektronische Uhr |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8120 | Willingness to grant licences paragraph 23 | ||
8139 | Disposal/non-payment of the annual fee |