DE3619636A1 - Gehaeuse fuer integrierte schaltkreise - Google Patents

Gehaeuse fuer integrierte schaltkreise

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Description

Stand der Technik
Die Erfindung geht aus von einem Gehäuse für inte­ grierte Schaltkreise gemäß Oberbegriff des Hauptanspruchs. Beispielsweise bei Hörgeräteverstärker sind die Außen­ maße eines Gehäuses zur Aufnahme eines integrierten Schaltkreises genau vorgeschrieben. Diese Außenmaße sind im Verhältnis zu der gewünschten Anzahl der elektrischen Anschlüsse so gering, daß bekannte Gehäuse für integrierte Schaltungen keine Anwendung finden können. Beispielsweise haben die Leadless Chip-Carrier und die sogenannten SOL-Gehäuse ein Rastermaß für die Anschlüsse, d.h. für den Abstand der Anschlüsse, von 1,27 mm und benötigen deshalb bei gewünschten vier Anschlüssen pro Gehäuseseite zumindest eine Breite des Gehäuses von über 5 mm. Für viele Anwendungsfälle sind jedoch deutlich geringere Außenabmessungen erwünscht.
Vorteile der Erfindung
Das erfindungsgemäße Gehäuse für integrierte Schalt­ kreise mit den Merkmalen des Hauptanspruchs hat demgegen­ über den Vorteil, daß die Außenmaße des Gehäuses wesentlich verringert und die Montagetechnik beziehungs­ weise die Herstellung des einzelnen Bauelements verein­ facht sind. Die Befestigung der integrierten Schaltkreise an einem Nutzenstreifen und seine Verbindung mit den randseitig angeordneten Leiterbahnen benötigt nur wenige Arbeitsschritte, nämlich das Festlegen der integrierten Schaltkreise und das Bonden der Anschlüsse mit den Leiterbahnen.
Bevorzugt sollen die integrierten Schaltkreise in einer rillenförmigen Vertiefung in dem Nutzenstreifen fest­ gelegt sein, so daß das Bonden der Anschlüsse mit den Leiterbahnen etwa auf gleicher Höhe stattfindet. Das Festlegen der Schaltkreise in oder an dem Nutzenstreifen kann durch Klebung mit einem geeigneten Haftvermittler erfolgen.
Es ist vorgesehen, die randseitig an dem Nutzenstreifen angeordneten Leiterbahnen mittels Durchkontaktieren von der Ober- auf die Unterseite des Nutzenstreifens zu führen. Das gleiche Ergebnis wird aber auch erzielt, wenn die Leiterbahnen um den Nutzenstreifen herum von dessen Ober- auf seine Unterseite geführt werden. Als Material für die Leiterbahnen bietet sich Kupfer an, welches galvanisch vernickelt und vergoldet ist. Das Bonden wird bevorzugt durch Ultraschallschweißen von Gold­ drähten durchgeführt. Für den Nutzenstreifen selbst kommt übliches Leiterplattenmaterial in Betracht. Es ist leicht erkennbar, daß bei der Wahl der Werkstoffe und der Ver­ ringerung der Arbeitsschritte auch mit geringeren Stoff- und Werkzeugkosten zu rechnen ist. Die bekannten Leadless Chip-Carrier sind dagegen vom Material her wesentlich teurer, die SOL-Gehäuse benötigen hohe Werkzeugkosten.
Nach dem Festlegen und Bonden der integrierten Schalt­ kreise wird auf den Nutzenstreifen eine Vergußmasse in Form aufgebracht. Diese Vergußmasse kann gegebenenfalls noch mit Glasfasern gefüllt sein. Bei dieser Montageart können Gesamtdicken für Nutzenstreifen plus Vergußmasse von 1,4 mm und ein Rastermaß von weniger als 0,7 mm erreicht werden.
Von dem Nutzstreifen werden nun die einzelnen Bauelemente mittels einer Diamantsäge oder dergleichen abgetrennt, wobei jedes Bauelement einen integrierten Schaltkreis und eine vorgegebene Anzahl von elektrischen Anschlüssen enthält. Es können beispielsweise 8 elektrische Anschlüsse an jedem Bauelement vorgesehen sein, dessen Breite des Gehäuses 2,7 mm betragen kann. Selbstverständlich ist dieser Lösungsvorschlag auch für inte­ grierte Schaltkreise mit einer größeren oder kleineren Anzahl von elektrischen Anschlüssen geeignet.
Zeichnung
Die Erfindung wird nachfolgend anhand der Zeichnung erläutert. Diese zeigt in
Fig. 1 eine Draufsicht auf ein erfindungsgemäßes Gehäuse mit integriertem Schaltkreis vor dem Aufbringen einer Vergußmasse;
Fig. 2 einen Querschnitt durch das Gehäuse nach Fig. 1 entlang Linie II-II in einer geringfügig abgeänderten Ausführungsform und mit aufgebrachter Vergußmasse.
Gemäß Fig. 1 weist ein Nutzenstreifen 1 aus Leiter­ plattenmaterial eine rinnenförmige Vertiefung 2 entlang seiner Längsachse 3 auf. Randseitig sind an den Nutzen­ streifen 1 beidseits Kupfer-Leiterbahnen 4 angeordnet, welche nach dem Ausführungsbeispiel in Fig. 1 mittels Durchkontaktierung von der Ober- auf die Unterseite geführt sind. In dem Ausführungsbeispiel nach Fig. 2 sind gegen die Kupfer-Leiterbahnen 4 a die Seitenkanten des Nutzenstreifens 1 herum gelegt und so von der Ober- auf die Unterseite geführt. Die Kupfer-Leiterbahnen 4 bzw. 4 a sollen bevorzugt galvanisch vernickelt und vergoldet sein.
In der rillenförmigen Vertiefung 2 ist ein integrierter Schaltkreis 5 festgelegt, bevorzugt eingeklebt. Die elektrische Verbindung zwischen dem integrierten Schalt­ kreis 5 und den Leiterbahnen 4 bzw. 4 a wird mittels Ultraschweißen (Bonden) von Golddrähten 6 durchgeführt.
Danach wird auf den Nutzenstreifen 1 in einer Form eine glasfasergefüllte Vergußmasse 7 aufgebracht, die durch Aufheizen aushärtet. Die Form ist so gewählt, daß der Nutzenstreifen 1 inklusive der Vergußmasse 7 eine Dicke d von 1,4 mm aufweist. Die Länge l des Nutzenstreifens 1 bzw. der Vergußmasse 7 beträgt 3,5 mm.
Im vorliegenden Ausführungsbeispiel wird ein Nutzen­ streifen 1 für 20 Bauelemente verwendet. Nach dem Aufbringen der Vergußmasse 7 auf den Nutzenstreifen 1 mit dem integrierten Schaltkreis 5 werden die einzelnen Bauelemente mittels einer Diamantsäge voneinander getrennt und anschließend elektrisch gemessen. Die Schrittbreite der Diamantsäge ist in Fig. 1 mit s be­ zeichnet. Sie ist so gewählt, daß jedes Bauelement eine Breite b von 2,7 mm erhält.
Im vorliegenden Ausführungsbeispiel sind gemäß Fig. 1 acht Leiterbahnen 4 für elektrische Anschlüsse gezeigt. Je nach Wunsch ist diese Anzahl aber jederzeit variierbar. Im dargestellten Ausführungsbeispiel ist das Rastermaß (mittlerer Abstand) der Leiterbahnen 4 nur 0,6235 mm.

Claims (8)

1. Gehäuse für integrierte Schaltkreise, deren Anschlüsse mit einer jeweils vorgegebenen Anzahl von Leiterbahnen verbunden sind, dadurch gekennzeichnet, daß die integrierten Schaltkreise (5) an einem Nutzenstreifen (1) befestigt sind, der randseitig die Leiterbahnen (4, 4 a) aufweist, welche mit den Anschlüssen der integrierten Schaltkreise (5) durch Bondverbindungen elektrisch verbunden sind.
2. Gehäuse nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltkreise (5) in einer rillenförmigen Vertiefung (2) in dem Nutzenstreifen (1) festgelegt, bevorzugt aufgeklebt, sind.
3. Gehäuse nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Leiterbahnen (4) mittels Durch­ kontaktieren von der Ober- auf die Unterseite des Nutzenstreifens (1) geführt sind.
4. Gehäuse nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterbahnen (4 a) um den Nutzenstreifen (1) herum von dessen Ober- auf seine Unterseite geführt sind.
5. Gehäuse nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Nutzenstreifen (1) mit festge­ legtem und gebondetem, integriertem Schaltkreis (5) von einer gegebenfalls glasfasergefüllten Vergußmasse (7) belegt ist.
6. Gehäuse nach Anspruch 5, dadurch gekennzeichnet, daß bei einer Dicke (d) des Nutzenstreifens (1) zuzüglich der Vergußmasse (7) von 1,4 mm, einer Länge (l) von 3,5 mm und einer Breite (b) von 2,7 mm die Anschlüsse ein Rastermaß von 0,635 mm haben.
7. Gehäuse nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Nutzenstreifen (1) aus Leiterplattenmaterial, vorzugsweise aus Epoxydharz, besteht, auf dem die Leiterbahnen (4, 4 a) in an sich bekannter Weise galvanisch vernickelt und vergoldet sind.
8. Gehäuse nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl von inte­ grierten Schaltkreisen (5) auf einem Nutzenstreifen (1) befestigt ist, und daß die Gehäuse für die einzelnen Schaltkreise (5) vom Nutzenstreifen (1) mittels einer Säge abgetrennt sind.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980753A (en) * 1988-11-21 1990-12-25 Honeywell Inc. Low-cost high-performance semiconductor chip package
DE4101790C1 (en) * 1991-01-18 1992-07-09 Technisch-Wissenschaftliche-Gesellschaft Thiede Und Partner Mbh, O-1530 Teltow, De Chip-support arrangement prodn. - in tape form, in dual-in-line format by film-bond technology
EP0689245A3 (de) * 1994-06-22 1996-08-07 Seiko Epson Corp Elektronikbauteil, seine Anordnung und Herstellungsmethode
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
DE19743365A1 (de) * 1997-09-30 1999-04-08 Siemens Ag Verfahren zur Herstellung eines Mehrebenen-Verdrahtungsträgers (Substrat), insbesondere für Multichipmodule
US6054338A (en) * 1996-05-17 2000-04-25 National Semiconductor Corporation Low cost ball grid array device and method of manufacture thereof
US6140708A (en) * 1996-05-17 2000-10-31 National Semiconductor Corporation Chip scale package and method for manufacture thereof
US6284566B1 (en) 1996-05-17 2001-09-04 National Semiconductor Corporation Chip scale package and method for manufacture thereof
US6451628B1 (en) 1997-12-25 2002-09-17 Sanyo Electric Co., Ltd. Method fabricating a semiconductor device with a decreased mounting area

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1341454A (en) * 1970-10-22 1973-12-19 Minnesota Mining & Mfg Packaging of semiconductor devices
DE3230959A1 (de) * 1981-12-22 1983-06-30 AVX Corp.,(n.d.Ges.d.Staates Delaware), 11022 Great Neck, N.Y. Keramik-ic-bauteil
DE3300693A1 (de) * 1982-02-05 1983-09-22 Hitachi, Ltd., Tokyo Halbleiteranordnung und verfahren zu ihrer herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1341454A (en) * 1970-10-22 1973-12-19 Minnesota Mining & Mfg Packaging of semiconductor devices
DE3230959A1 (de) * 1981-12-22 1983-06-30 AVX Corp.,(n.d.Ges.d.Staates Delaware), 11022 Great Neck, N.Y. Keramik-ic-bauteil
DE3300693A1 (de) * 1982-02-05 1983-09-22 Hitachi, Ltd., Tokyo Halbleiteranordnung und verfahren zu ihrer herstellung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DE-Z.: Elektronik, H. 11, 1.6.84, S. 93-96 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980753A (en) * 1988-11-21 1990-12-25 Honeywell Inc. Low-cost high-performance semiconductor chip package
DE4101790C1 (en) * 1991-01-18 1992-07-09 Technisch-Wissenschaftliche-Gesellschaft Thiede Und Partner Mbh, O-1530 Teltow, De Chip-support arrangement prodn. - in tape form, in dual-in-line format by film-bond technology
EP0689245A3 (de) * 1994-06-22 1996-08-07 Seiko Epson Corp Elektronikbauteil, seine Anordnung und Herstellungsmethode
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
US6140708A (en) * 1996-05-17 2000-10-31 National Semiconductor Corporation Chip scale package and method for manufacture thereof
US6054338A (en) * 1996-05-17 2000-04-25 National Semiconductor Corporation Low cost ball grid array device and method of manufacture thereof
US6284566B1 (en) 1996-05-17 2001-09-04 National Semiconductor Corporation Chip scale package and method for manufacture thereof
EP0883171A1 (de) * 1997-06-03 1998-12-09 STMicroelectronics S.A. Herstellungsverfahren einer Halbleiterpakkung mit einer integrierten Schaltung
US6087202A (en) * 1997-06-03 2000-07-11 Stmicroelectronics S.A. Process for manufacturing semiconductor packages comprising an integrated circuit
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
DE19820319B4 (de) * 1997-07-08 2005-12-01 National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara Halbleiterbaustein
DE19743365A1 (de) * 1997-09-30 1999-04-08 Siemens Ag Verfahren zur Herstellung eines Mehrebenen-Verdrahtungsträgers (Substrat), insbesondere für Multichipmodule
US6451628B1 (en) 1997-12-25 2002-09-17 Sanyo Electric Co., Ltd. Method fabricating a semiconductor device with a decreased mounting area

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