DE3618087C2

DE3618087C2 -

Info

Publication number: DE3618087C2
Application number: DE3618087A
Authority: DE
Inventors: Richard A. Dundee Ill. Us Comroe; Adelore F. Arlington Heights Ill. Us Petrie
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1984-12-18
Filing date: 1986-05-30
Publication date: 1988-05-05
Also published as: US4642807A; FR2575014A1; DE3618087A1; FR2575014B1

Description

Die Erfindung bezieht sich auf einen fehlertoleranten Signalempfänger nach dem Oberbegriff des Anspruchs 1. Ein solcher Signalempfänger ist aus der DE-AS 12 99 684 bekannt.

Diese Druckschrift beschreibt eine Anordnung zur stö rungsunempfindlichen Übertragung von binären Signalen über Leitungen, bei der in einem Empfänger mit den gat tungsbildenden Merkmalen der vorliegenden Erfindung bei kurzzeitigen Störungen, die vorgegebene Schwellenspan nungen überschreiten, der Signalzustand am Ausgang nicht geändert wird. Der Empfänger soll nur gegen solche kurz zeitigen Störungen unempfindlich sein, die nicht länger dauern, als die Zeitperioden, innerhalb denen die Eingangssignale zum Empfänger üblicherweise ihren Zustand ändern können. Die bekannte Anordnung ist in der Lage, solchen Störungen Rechnung zu tragen, die auf beide Lei tungen des Übertragungswegs einwirken.

Aus der US-PS 36 46 453 ist eine Fehlerdetektorschaltung bekannt, die zwei wesentliche Aufgaben erfüllt: sie überwacht eine Impulskette, bei der die Impulse aus bi polaren Impulsen, d. h. solchen alternierender Polarität bestehen, und sie ermittelt, ob in der bipolaren Impuls kette Fehler vorhanden sind, d. h. ob zwei oder mehr auf einanderfolgende Impulse die gleiche Polarität aufwei sen. Es kann dabei nur ermittelt werden, ob ein Fehler aufgetreten ist. Zwischen einer Auslassung oder einer Hinzufügung von Impulsen kann nicht unterschieden wer den. Wenn ein Fehler ermittelt worden ist, wird ledig lich angezeigt, daß ein Fehler aufgetreten ist, wobei die Frage offengelassen wird, ob ein Impuls zwischen zwei Impulsen der gleichen Polarität unterdrückt worden ist oder ob zu der ursprünglichen Impulskette ein Impuls hinzugefügt worden ist. Die beschriebene Anordnung ist nicht in der Lage, eine mit Fehlern behaftete Informa tion richtig zu dekodieren.

Der Erfindung liegt die Aufgabe zugrunde, einen Signal empfänger der eingangs genannten Art zu schaffen, der auch bei Störungen fehlerfrei dekodiert, die länger dau ern, als die Periode, in der die Eingangssignale übli cherweise ihre Zustände ändern.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Bei der Erfindung enthält der Empfänger eine zweite Lo gikeinheit, die das Ausgangssignal der ersten Logikein heit empfängt und so wirkt, daß sie das dekodierte Digi talsignal richtig ausgibt. Zu diesem Zweck verwendet sie zusätzlich Information von der Eingangseinheit.

Es sei hervorgehoben, daß der fehlertolerante Empfänger, der in dieser Beschreibung offenbart ist, keinerlei Gleichtaktzurückweisung von Störungen vorsieht. In einem gegebenen speziellen Anwendungsfall kann es daher emp fehlenswert sein, sowohl das Komparatordekodierverfahren nach dem Stand der Technik als auch den fehlertoleranten Empfänger nach der vorliegenden Erfindung gemeinsam zu verwenden. Die Ausgänge könnten dann miteinander vergli chen oder in anderer Weise dazu verwendet werden, die Genauigkeit der Dekodierung zu verbessern.

Diese und andere Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung eines bevor zugten Ausführungsbeispiels, die unter Bezugnahme auf die Zeichnungen gegeben wird, offenbar. Es zeigt

Fig. 1 eine schematische Darstellung eines Übertragungssystems mit Empfänger;

Fig. 2 eine graphische Darstellung verschiedener nor maler und abnormer Spannungen, die in einem Übertragungssystem gemessen werden können;

Fig. 3 ein Blockschaltbild der vorliegenden Erfin dung, und

Fig. 4 ein Schaltbild einer Ausführungsform der Er findung.

Bevor auf den fehlertoleranten Signalempfänger nach der Erfindung im einzelnen eingegangen wird, sollen zunächst anhand der Fig. 1 und 2 Fehlerzustände und deren Folgen diskutiert werden, die in einem Übertragungssystem auf treten können, wobei der dargestellte Aufbau des Über tragungssystems als bekannt angesehen werden kann.

Ein beispielhaftes Differenzspannungsübertragungssystem, wie es mit einem verdrillten Übertragungsleitungspaar verwendet wird, ist in Fig. 1 dargestellt. Dieses System verwendet einen er sten Widerstand (R 1), der zwischen eine positive Span nungsquelle von 5 Volt und den Kollektor eines Tran sistors (Q 1) geschaltet ist, dessen Emitter geerdet ist. Ein zweiter Widerstand (R 2) ist zwischen Erde und den Kollektor eines weiteren Transistors (Q 2) geschaltet, dessen Emitter mit der positiven 5-Volt-Spannungsquelle verbunden ist. Die Basen beider Transistoren (Q 1 und Q 2) sind mit einer geeigneten Triggerschaltung bekannter Art verbunden.

Ein Komparator bildet den Empfänger, wie dargestellt, und zieht im wesentlichen die V ₂-Spannung, wie sie am Kollektor des zweiten Transistors (Q 2) erscheint, von der V ₁-Spannung ab, die am Kollektor des ersten Transistors (Q 1) erscheint. Wenn CMOS-Schaltungen verwendet werden und eine Versorgungsspannung von +5 Volt vorgesehen ist, dann werden analoge Signale größer als 2,5 Volt als logische "1" akzeptiert und Signale un terhalb dieses Schwellenwertes werden als logische "0" interpretiert.

Unter Bezugnahme auf Fig. 2 kann man sehen, daß, wenn beide Transistoren (Q 1 und Q 2) ausgeschaltet werden, V ₁ den Schwellenwert von 2,5 Volt überschreitet und V ₂ knapp unter den Schwellenwert fällt. Als Folge davon er gibt sich eine Differenz zwischen den zwei Spannungen, wie sie in dem Diagramm angegeben ist. Wie man sieht kann man einen logischen "Hoch"-Zustand sehr einfach von einem logischen "Niedrig"-Zustand mit Hilfe des Kompara tors unterscheiden, wenn keine Fehlerbedingungen auftreten. Auf diese Weise können dann seriell übertragene, digital kodierte Daten über das Übertragungssystem zwischen den verschiedensten Modulen übertragen werden.

Dieser Aufbau hat eine sehr gute Gleichtaktstörungsunterdrückung. Unglücklicherweise läßt jedoch dieser Aufbau gewisse Fehlerbedingungen im Übertragungssystem nicht zu. Solche Fehlerbedingungen können speziell wie folgt angegeben und klassiert werden:

1. der erste Transistor ist ständig eingeschaltet;
2. der zweite Transistor ist ständig eingeschaltet;
3. der erste Transistor schaltet niemals ein;
4. der zweite Transistor schaltet niemals ein;
5. die Übertragungsleitung, die dem ersten Tran sistor zugeordnet ist, öffnet;
6. die Übertragungsleitung, die dem zweiten Tran sistor zugeordnet ist, öffnet;
7. die erste Übertragungsleitung weist einen Kurz schluß zur positiven Spannungsquelle auf;
8. die erste Übertragungsleitung weist einen Kurz schluß nach Erde auf;
9. die zweite Übertragungsleitung weist einen Kurz schluß zur positiven Spannungsquelle auf; oder
10. die zweite Übertragungsleitung weist einen Kurz schluß nach Erde auf.

Es sei nun auf Fig. 3 Bezug genommen. Fig. 3 zeigt die wesentlichen Komponenten des fehlertoleranten Signalempfängers, der insgesamt mit 10 bezeichnet ist. Der Empfänger 10 enthält eine Eingangseinheit 11, eine erste Logikeinheit 12 und eine zweite Logikeinheit 13. Die Eingangseinheit 11 hat zwei Eingänge zur Aufnahme der Differenzspannungspegelsignale V ₁ und V ₂ von dem in Fig. 1 dargestellten Übertragungsleitungssystem 14 und 16. Die zweite Logikeinheit 13 hat einen Ausgang 17, der ein dekodiertes Ausgangssignal liefert, das auf die Differenzspannungspegelsignale bezogen ist.

Jede dieser allgemein beschriebenen Komponenten wird nun anschließend detailliert erläutert.

Gemäß Fig. 4 besteht die Eingangseinheit 11 aus zwei NAND-Schaltungen 18 und 19. Jede NAND-Schaltung 18, 19 hat einen nicht-invertierenden und einen invertierenden Eingang. Der nicht-invertierende Eingang der ersten NAND-Schaltung 18 und der invertie rende Eingang der zweiten NAND-Schaltung 19 sind mit der V ₁-Übertragungsleitung 14 verbunden. Der invertierende Eingang der ersten NAND-Schaltung 18 und der nicht-invertierende Eingang der zweiten NAND-Schaltung 19 sind mit der V ₂-Übertragungsleitung 16 verbunden.

Die erste Logikeinheit 12 besteht aus einem Flipflop 21, dessen -Eingang mit dem Ausgang der ersten NAND-Schaltung 18 und dessen -Eingang mit dem Ausgang der zweiten NAND-Schaltung 19 verbunden sind. Die zwei Ausgänge des Flipflops 21 sind mit der zweiten Logikein heit 13 verbunden, wie nachfolgend im Detail erläutert wird.

Die zweite Logikeinheit 13 enthält vier NAND-Schaltungen 22, 23, 24 und 26 mit jeweils zwei Eingängen und einen Inverter 27. Der eine Eingang der ersten NAND-Schaltung 22 ist mit dem Ausgang der ersten NAND-Schaltung 18 der Eingangseinheit 11 verbunden, und der andere Eingang dieser NAND-Schaltung 22 ist mit dem Ausgang der zweiten NAND-Schaltung 19 der Eingangseinheit 11 verbunden. Der Ausgang dieser NAND-Schaltung 22 ist so wohl mit dem Eingang des Inverters 27 als auch mit dem einen Eingang der zweiten NAND-Schaltung 23 in der zwei ten Logikeinheit 13 verbunden.

Der andere Eingang der zweiten NAND-Schaltung 23 ist mit dem Q-Ausgang des Flipflops 21 der ersten Logikeinheit 12 verbunden. Der -Ausgang dieses Flipflops 21 ist mit dem einen Eingang der dritten NAND-Schaltung 24 verbunden. Der andere Eingang dieser dritten NAND-Schaltung 24 ist mit dem Ausgang des Inverters 27 verbunden.

Die Ausgänge der zweiten und dritten NAND-Schaltungen 23 und 24 sind mit den zwei Eingängen der vierten NAND-Schaltung 26 verbunden, deren Ausgang 17 den Aus gang der zweiten Logikeinheit 13 darstellt.

Schließlich ist der Ausgang des Inverters 27 auch mit einem geeigneten Treiberkreis 28 für eine Leuchtdiode 29 oder anderen Signaleinrichtung verbunden. Der Treiber 28 kann aus einem geeigneten bekannten Treiberkreis beste hen und braucht daher hier nicht weiter erläutert zu werden.

Der Zweck des Übertragungssystems ist es, Digitalsignale zu einem oder mehreren Empfängern zu übertragen, die in der Lage sind, die übertragenen Signale zu dekodieren und ein Ausgangssignal aus logischen "1" und "0" zu liefern. In dieser speziellen Ausführungsform sei angenommen, daß CMOS-Schaltungen verwendet werden und daß eine Versorgungsspannung von +5 Volt Anwendung findet. Wenn dies der Fall ist, dann wird jedes von der Eingangseinheit 11 empfangene Signal, das 2,5 Volt übersteigt, als ein hohes Signal interpretiert, und je des Signal, das niedriger als dieser Schwellenwert ist, wird als ein niedriges Signal interpretiert.

Der Betrieb der Vorrichtung bei der Dekodierung gültiger Signale (d. h. Signale, die von einem fehlerfreien Übertragungssystem stammen) wird nun beschrieben.

In Übereinstimmung mit dem Stand der Technik ergibt sich ein logischer "Hoch"-Zustand als dekodiertes Ausgangs signal des Komparators, wenn beide Transistoren Q 1 und Q 2 in den Treibereinheiten ausgeschaltet sind. Wenn, wie Fig. 2 zeigt, beide Transistoren Q 1 und Q 2 ausgeschaltet sind und kein Fehler herrscht, dann ist V ₁ größer als 2,5 Volt und V ₂ ist geringer als 2,5 Volt. Daher erscheint eine logische "1" am nicht-invertierenden Eingang der ersten NAND-Schaltung 18 und am invertierenden Eingang der zweiten NAND-Schaltung 19 der Eingangseinheit 11, und eine logische "0" erscheint am invertierenden Eingang der ersten NAND-Schaltung 18 und am nicht-invertierenden Eingang der zweiten NAND-Schaltung 19 der Eingangseinheit 11.

Mit diesen relativen Eingangssignalen ist der Ausgang der ersten NAND-Schaltung 18 logisch niedrig und der Ausgang der zweiten NAND-Schaltung 19 logisch hoch. Ein logisch niedriger Zustand wird daher dem -Eingang des Flipflops 21 und ein logisch hoher Zustand wird dem -Eingang angeboten. In gleicher Weise werden logisch hohe und logisch niedrige Zustände den zwei Eingängen der ersten NAND-Schaltung 22 in der zweiten Logikeinheit 13 angeboten, was zur Folge hat, daß ein logisch hoher Zustand am Ausgang dieser NAND-Schaltung 22 erscheint.

Mit einem logisch niedrigen Zustand am -Eingang und ei nem logisch hohen Zustand am R-Eingang des Flipflops 21 erscheint ein logisch hoher Zustand am Q-Ausgang und ein logisch niedriger Zustand am -Ausgang desselben. Das Ausgangssignal des Inverters 27 ist logisch niedrig, weil die Eingangssignale der zweiten NAND-Schaltung 23 beide logisch hoch sind. Die Eingangssignale der dritten NAND-Schaltung 24 sind daher beide logisch niedrig. Das Ausgangssignal der zweiten NAND-Schaltung 23 ist logisch niedrig und das Ausgangssignal der dritten NAND-Schaltung 24 ist logisch hoch. Mit diesen Eingangssignalen an der vierten NAND-Schaltung 26 ist das Dekoderausgangssignal an 17 logisch hoch, wie erwünscht. Der Empfänger 10 kann daher dieses spezielle Differenzspannungspegelsignal von dem Übertragungssystem richtig dekodieren.

Wenn beide Transistoren Q 1 und Q 2 des Übertragungssystems eingeschaltet sind, erscheint ein logisch niedriger Zustand am dekodierten Ausgang des Komparators im bekannten System. Unter Bezugnahme auf Fig. 2 kann man sehen, daß, wenn beide Transistoren Q 1 und Q 2 eingeschaltet sind, V ₁ dann 0 Volt und V ₂ dann 5 Volt betragen. Die Eingangssignale der zwei NAND-Schaltungen 18 und 19 der Eingangseinheit 11 sind daher entgegengesetzt zu dem Zustand, der oben beschrieben wurde. Entsprechend sind die Ausgangssignale der beiden NAND-Schaltungen 18 und 19 umgekehrt zum oben beschriebenen Zustand, so daß das Ausgangssignal der ersten NAND-Schaltung 18 logisch hoch und das Ausgangssignal der zweiten NAND-Schaltung 19 logisch niedrig sind.

Wenn dies der Fall ist, ist das Signal am -Eingang des Flipflops 21 logisch hoch und das Eingangssignal zum -Eingang ist logisch niedrig. Obgleich die Eingangssignale zur ersten NAND-Schaltung 22 der zweiten Logikeinheit 13 entgegen gesetzt zum oben Beschriebenen sind, herrscht noch immer ein logisch niedriger und ein logisch hoher Zustand an den Eingängen, so daß das Signal am Ausgang der NAND-Schaltung 22 logisch hoch ist und das Ausgangssignal des Inverters 27 wieder logisch niedrig ist.

Mit den oben beschriebenen Eingangssignalen ist das Signal am Q-Ausgang des Flipflops 21 logisch niedrig und am -Ausgang logisch hoch. Die zwei Eingangssignale der zwei ten NAND-Schaltung 23 der zweiten Logikeinheit 13 sind daher logisch hoch und logisch niedrig, und die Eingangssignale zur dritten NAND-Schaltung 24 sind ebenfalls logisch hoch und logisch niedrig. Als Folge davon geben beide NAND-Schaltungen 23 und 24 ein hohes Ausgangssignal ab, und diese bewirken ein logisch niedriges Aus gangssignal an der vierten NAND-Schaltung 26.

Dieser logisch niedrige Zustand bildet selbstverständlich den gewünschten Ausgang, und man kann daher sehen, daß der Empfänger 10 entweder ein beabsich tigtes logisch niedriges oder logisch hohes Signal von einem Übertragungssystem, das keinen Fehlerzustand hat, richtig dekodiert.

Es wird nun die Betriebsweise des Empfängers 10 mit ei nem einzelnen Fehlerzustand beschrieben, der in den Übertragungsmöglichkeiten des Übertragungssystems herrscht.

Wie oben beschrieben, sind Q 1 und Q 2 gewöhnlich beide ausgeschaltet, um einen logisch hohen Zustand an dem de kodierten Ausgang zu erhalten. Wenn aufgrund normaler Be dingungen sowohl Q 1 als auch Q 2 ausgeschaltet sind, dann hat V ₁ einen hohen Logikpegel und V ₂ hat einen niedrigen Logikpegel, die der Eingangseinheit 11 zugeführt sind. Wenn aber Q 1 gegen Erde kurzgeschlossen ist, was einen der oben aufgeführten Fehlerzustände bildet, dann ist V ₁ gleich 0 Volt und V ₂ ist ebenfalls 0 Volt, und beide Eingangssignale zu beiden NAND-Schaltungen 18 und 19 der Eingangseinheit 11 sind daher logisch niedrig. Solche Eingangssignale erzeugen einen logisch hohen Zustand am Ausgang der beiden NAND-Schaltungen 18 und 19 mit der Folge, daß lo gisch hohe Zustände am - und am -Eingang des Flipflops 21 und an den zwei Eingängen der ersten NAND-Schaltung 22 der zweiten Logikeinheit 13 angeboten werden.

Wenn ein Flipflop solche Eingangssignale hat, ändert sich sein Ausgangszustand gegenüber dem zuletzt gültigen Ausgangszustand nicht, so daß in diesem Falle ein lo gisch niedriger Zustand am Q-Ausgang und ein logisch ho her Zustand am -Ausgang weiterhin dargeboten werden. Das Ausgangssignal der ersten NAND-Schaltung 22 der zweiten Logikeinheit 13 ist daher niedrig, und der Inverter 27 gibt ein Signal mit lo gisch hohem Zustand ab. Als Folge davon hat die zweite NAND-Schaltung 23 in der zweiten Logikeinheit 13 logisch niedrigen Zustand an beiden Eingängen und die dritte NAND-Schaltung 24 hat logisch hohen Zustand an beiden Eingängen. Das Ausgangssignal der zweiten NAND-Schaltung 23 ist daher logisch hoch und das Ausgangssignal der dritten NAND-Schaltung 24 ist logisch niedrig, wodurch die vier te NAND-Schaltung 26 zwangsweise einen logisch hohen Zu stand am Ausgang 17 hat, was ersichtlich das gewünschte dekodierte Ausgangssignal ist.

Wenn, wie oben erwähnt, ein logisch niedriger Zustand gewünscht wird, dann müssen beide Transistoren einge schaltet werden. Aus Fig. 2 kann man ersehen, daß, wenn Q 1 gegen Erde kurzgeschlossen worden ist und Q 2 leitend ist, V ₁ dann 0 Volt und V ₂ dann +5 Volt ist, so daß der V ₁-Eingang als logisch niedrig und der V ₂-Eingang als logisch hoch interpre tiert werden. Dieser Eingangszustand stimmt jedoch mit einer richtigen logischen Spannungskombination am Eingang zur Erzielung eines lo gisch niedrigen Zustands am dekodierten Ausgang überein, und der Empfänger 10 wird daher wie oben beschrieben dekodieren, da ein logisch niedriger Zustand am V ₁-Eingang und ein logisch hoher Zustand vom V ₂-Eingang angeboten worden sind.

Der Empfänger 10 dekodiert in gleicher Weise auch unter allen anderen oben aufgeführten Fehlerbedingungen, so daß ohne Rücksicht darauf, ob das Übertragungssystem fehlerfrei ist oder einen einzelnen Fehlerzustand hat, ein richtig dekodiertes Ausgangssignal erzielt werden kann.

Die Eingangseinheit 11 interpretiert und dekodiert daher die einlaufenden Analogsignale in digitale Äquivalente und verarbeitet diese Logiksignale durch logische Schaltungen. Das Flipflop 21 der ersten Logikeinheit gibt einen variablen Ausgang ab, wenn die zwei Eingangssignalpegel gültige Eingänge bilden. Wenn die zwei Spannungspegel ungültig sind, d. h., wenn das Spannungsdifferenzpegelsignal einen Pegel aufweist, der in einem richtig funktionierenden System nicht existie ren darf, dann wird das Ausgangssignal des Flipflops 21 unveränderlich, und die zweite Logikeinheit 13 stellt sicher, daß trotz der Existenz des Fehlerzustandes ein richtig dekodiertes Signal abgegeben wird.

Der Empfänger 10 wird jedoch nicht mit jeder Si cherheit ein Signal von einem Übertragungssystem dekodieren, das mehr als einen Fehlerzustand aufweist. Es kann daher zweckmäßig sein, ein Anzeige- oder Steuer signal abzugeben, um anzuzeigen, wenn ein Fehlerzustand herrscht. Der Treiber 28 und die Leuchtdiode 29 sind zu diesem Zweck vorgesehen. Es sei betont, daß, wenn nur gültige Eingangssignale an der Eingangseinheit 11 ange boten werden, ein logisch niedriger Zustand am Ausgang des Inverters 27 herrscht. Wenn ungültige Signale ange boten werden, dann ergibt sich jedoch ein logisch hoher Zustand am Ausgang, und diese Zustandsänderung kann dazu verwendet werden, den Treiber 28 zu triggern und die Leuchtdiode zu zünden, um einer Bedienperson anzuzeigen, daß, obgleich der Empfänger 10 weiterhin die einlaufen den Signale richtig dekodiert, ein Fehlerzustand herrscht und daß ein zweiter Fehlerzustand zu einer möglichen Gefährdung der Daten führen würde.

Claims

1. Fehlertoleranter Signalempfänger zur Verwendung mit einem Differenzspannungsübertragungssystem, der zwei un terschiedliche Eingangssignalspannungspegel gleichzeitig ermittelt zur Dekodierung in ein digitales Signal, mit einer Eingangseinheit zur Aufnahme der zwei Eingangssi gnalspannungen und zur Erzeugung von wenigstens einem Ausgangssignal, das auf die Spannungspegel der zwei Ein gangssignale bezogen ist, und einer ersten Logikeinheit zum Aufnehmen des Ausgangssignals der Eingangseinheit und zum Erzeugen wenigstens eines Ausgangssignals, das variabel ist, wenn die Kombination der Spannungspegel der zwei Eingangssignale gültig ist, und seinen logi schen Zustand, der bei den zuletzt gültigen Eingangssignalspannungspegeln herrschte, beibehält, wenn die Kombination der zwei Eingangssignalspannungspegel infolge einer Störung im Übertragungssystem ungültig wird,
dadurch gekennzeichnet, daß eine zweite Logikeinheit (13) vorgesehen ist, der das Ausgangssignal der ersten Logikeinheit (12) und das Ausgangssignal der Eingangs einheit (11) zugeführt sind und die das dekodierte Digi talsignal richtig ausgibt im Falle, daß das Übertra gungssystem nicht mehr als einen Fehler aufweist.

2. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Logikeinheit (13) eine erste Torschaltung (22) enthält, die einen ersten Eingang hat, der mit dem Ausgang der Eingangseinheit (11) verbunden ist, und eine zweite Torschaltung (23) enthält, die einen ersten Ein gang hat, der mit dem Ausgang der ersten Torschaltung (22) verbunden ist, und einen zweiten Eingang hat, der mit einem Ausgang der ersten Logikeinheit (12) verbunden ist.

3. Empfänger nach Anspruch 1, bei dem die Eingangsein heit (11) erste und zweite Torschaltungen (18, 19) zur Aufnahme der zwei Spannungspegel und zum Erzeugen je ei nes auf die zwei Spannungspegel bezogenen Ausgangssi gnals enthält, dadurch gekennzeichnet, daß die erste Tor schaltung (22) in der zweiten Logikeinheit (13) zwei Eingänge hat, die mit den Ausgängen der Eingangseinheit (11) verbunden sind und ein Ausgangssignal abgibt, das einen ersten konstanten Pegel hat, wenn die zwei Ein gangsspannungspegel gültig sind, und einen zweiten kon stanten Pegel hat, wenn die zwei Eingangsspannungspegel ungültig sind.

4. Empfänger nach Anspruch 3, dadurch gekennzeichnet, daß die erste Logikeinheit (12) ein Flipflop (21) ent hält und die zweite Logikeinheit (13) eine zweite Tor schaltung (23) und eine dritte Torschaltung (24) ent hält, von denen jeweils ein Eingang mit dem Q-Ausgang bzw. dem -Ausgang des Flipflops (21) verbunden sind, der andere Eingang der zweiten Torschaltung (23) mit dem Ausgang der ersten Torschaltung (22) der zweiten Logik einheit (13) und der andere Eingang der dritten Tor schaltung (24) über einen Inverter (27) mit dem Ausgang der ersten Torschaltung (22) der zweiten Logikeinheit (13) verbunden sind und die Ausgänge der zweiten und dritten Torschaltungen (23, 24) mit den Eingängen einer vierten Torschaltung (26) verbunden sind, deren Ausgang (17) das dekodierte Signal liefert.

5. Empfänger nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Logikeinheit (13) eine Fehlerdetektoreinrichtung (27) zur Ermittlung der Anwe senheit von wenigstens einem Fehlerzustand in dem Über tragungssystem aufweist.

6. Empfänger nach Anspruch 5, dadurch gekennzeichnet, daß er weiterhin eine Signaleinrichtung (28, 29) ent hält, die auf die Fehlerdetektoreinrichtung (27) an spricht, um ein Fehlerzustandssignal bereitzustellen.

7. Empfänger nach Anspruch 6, dadurch gekennzeichnet, daß die Signaleinrichtung ein Sichtanzeigeelement (29) zum Abgeben eines sichtbaren Signals aufweist, wenn das Übertragungssystem wenigstens einen Fehlerzustand auf weist.