DE3608357A1

DE3608357A1 - Multiplex- und nb/mb-codieranordnung

Info

Publication number: DE3608357A1
Application number: DE19863608357
Authority: DE
Inventors: Udo Dipl Ing Fiedler
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1986-03-13
Filing date: 1986-03-13
Publication date: 1987-09-17

Description

Die Erfindung betrifft eine Multiplex- und n B/m B-Codieranordnung, bei der mehrere binäre Eingangssignale synchronisiert werden und vor der Multiplexbildung eine n B/m B-Codierung erfahren.

Eine derartige Anordnung ist aus der europäischen Patentanmeldung mit der Veröffentlichungsnummer 00 88 432 bekannt. Bei der bekannten Anordnung werden genau n synchronisierte binäre Eingangssignale parallel und bitweise den Adresseneingängen eines ROM's zugeführt, an dessen m Ausgängen ebenfalls synchronisierte Signale anliegen, die einem nachgeschalteten Multiplexer zugeführt werden. Durch das ROM wird eine n B/m B-Codierung durchgeführt, d. h., eine Blockcodierung, bei der Blöcke von n Binärwerten in Codeworte aus m Binärwerten umgesetzt werden.

Bei der bekannten Anordnung ist für den Codierungsvorgang keine Serien-Parallel- und keine Parallel-Serien-Umsetzung nötig. Da die n B/m B-Codierung vor der Multiplexbildung durchgeführt wird, ist kein schneller und damit aufwendiger n B/m B-Codierer erforderlich. Jedoch abgesehen davon, daß bei der bekannten Anordnung der Leitungscode von der Zahl der Eingangssignale abhängt, muß - damit die verschachtelten Signale auf der Empfangsseite wieder voneinander getrennt werden können - dem Leitungssignal eine Rahmenstruktur aufgeprägt werden. Diese Notwendigkeit macht die gesamte Anordnung zu einer aufwendigen Einheit.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, bei der mit bekannten Mitteln eine Aufbereitung der zu verschachtelnden Eingangssignale derart erfolgt, daß keine Rahmenstruktur erforderlich ist.

Diese Aufgabe wird dadurch gelöst, daß für jedes der synchronisierten Eingangssignale ein eigener n B/m B-Codierer vorgesehen ist, daß einer der n B/m B-Codierer eine Vorrichtung enthält, mit der - veranlaßt durch ein Steuersignal - Codefehler in das codierte Eingangssignal eingeblendet werden, derart, daß dabei der Informationsinhalt des Eingangssignales nicht verfälscht wird und daß die Multiplexbildung durch einen Parallel-Serien-Umsetzer vorgenommen wird.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Anhand eines Beispieles, das in der Figur dargestellt ist, soll die Erfindung näher erläutert werden.

Die Figur zeigt vier Digitalsignal-Multiplexgeräte D 1 bis D 4, die jeweils vier nach CCITT genormte Signale (Bitraten 139 264 kBit/s) zu einem Digitalsignal mit einer Bitrate von 565 MBit/s zusammenfassen. Jedes aus der Zusammenfassung entstandene Signal - im folgenden Eingangssignal genannt - wird über eine der Leitungen A 1 bis A 4 einem 5B/6B-Codierer C 1 bis C 4 zugeführt. Die parallel auf den Leitungen A 1 bis A 4 laufenden Bits der Eingangssignale sind synchron, da alle vier Digitalsignal-Multiplexgeräte D 1 bis D 4 über eine Leitung LG 2 vom gleichen Taktgenerator G 2 mit einem Takt von 565 MHz getaktet werden. Mit dem gleichen Takt werden auch alle vier 5B/6B-Codierer C 1 bis C 4 versorgt.

Jeder der vier Codierer C 1 bis C 4 enthält einen Serien- Parallel-Wandler, eine Umcodierlogik, einen sogenannten Moden-Speicher und einen Parallel-Serien-Wandler.

Im vorliegenden Beispiel enthält nur der 5B/6B-Codierer C 4 zusätzlich einen 5 : 1-Teiler und eine Phasenregelschleife. Mit dem 5 : 1-Teiler wird aus dem 565-MHz-Takt ein 113-MHz-Takt gewonnen, mit dem das Einlesen der 6B-Codeworte aus der Umcodierlogik in einen Parallel- Serien-Wandler erfolgt. Das serielle Auslesen der 6B-Codeworte aus dem Parallel-Serien-Wandler erfolgt mit einem 678-MHz-Takt, der mit der Phasenregelschleife erzeugt wird. Der 113-MHz-Takt und der 678-MHz-Takt werden auf Taktleitungen LT 1 und LT 2 auch den Codierern C 1, C 2 und C 3 zugeführt.

Eine genaue Beschreibung von 5B/6B-Codierern findet man in der europäischen Patentanmeldung mit der Veröffentlichungsnummer 01 60 748.

Die Ausgangssignale der vier 5B/6B-Codierer werden auf Leitungen K 1 bis K 4 den Paralleleingängen eines gewöhnlichen Parallel-Serien-Wandlers PS zugeführt, in den sie mit dem 678-MHz-Takt auf der Leitung LT 1 bitweise eingelesen werden und mit einem 2712-MHz-Takt (Taktleitung TL 2) bitweise in zyklischer Reihenfolge wieder ausgelesen werden. Der 2712-MHz-Takt wird aus dem 678-MHz-Takt durch Vervierfachung mit einer Einheit T gewonnen.

Auf einer Ausgangsleitung LA werden die zusammengefaßten und umcodierten Eingangssignale mit 2712 MBit/s einer Übertragungsleitung zugeführt.

Damit die verschachtelten und umcodierten Eingangssignale auf der Empfängerseite wieder mit richtiger Zuordnung getrennt werden können, wird erfindungsgemäß einem Eingangssignal eine Kennung aufgeprägt. Diese Kennung besteht im gezielten Einblenden von Coderegelverletzungen in das Signal auf der Leitung K 1, ohne daß der Informationsinhalt des Signales verändert wird. Eine solche Einblendung von Coderegelverletzungen ist ebenfalls in der EP 01 60 748 beschrieben und wird durch Anlegen von Impulsen an einem Eingang des Moden-Speichers des 5B/6B-Codierers erreicht. Jeder Impuls führt zu einer Coderegelverletzung. Um eine bestimmte Anzahl von Coderegelverletzungen pro Sekunde im Signal auf der Leitung K 1 zu erhalten, ist die Ausgangsleitung LG 1 eines Impulsgenerators G 1 mit einstellbarer Impulsfolgefrequenz mit jenem Eingang des Moden-Speichers 5B/6B-Codierers C 1 verbunden, der für den beabsichtigten Effekt vorgesehen ist.

Auf der Empfängerseite können dann die vier Eingangssignale nach ihrer Trennung - diese ist wegen der zyklischen Reihenfolge ihrer Bits im Signal auf der Leitung LA immer möglich - auf die Rate ihrer Coderegelverletzungen geprüft und dadurch identifiziert werden.

Eine Variante der erfindungsgemäßen Anordnung liegt vor, wenn jedes der vier Eingangssignale selbst wiederum aus 5 synchronisierten Bitströmen besteht. Insgesamt ergeben sich dann 20 parallele, synchronisierte Bitströme, von denen jeweils 5 direkt an die 5 Eingänge der Umcodierlogik eines 5B/6B-Codierers geleitet wird. In diesem Fall brauchen die 5B/6B-Codierer C 1 bis C 4 keinen Serien-Parallel-Wandler zu enthalten.

Claims

1. Multiplex- und n B/m B-Codieranordnung, bei der mehrere binäre Eingangssignale synchronisiert werden und vor der Multiplexbildung eine n B/m B-Codierung erfahren, dadurch gekennzeichnet,
daß für jedes der synchronisierten Eingangssignale (A 1, A 2, A 3, A 4) ein eigener n B/m B-Codierer (C 1, C 2, C 3, C 4) vorgesehen ist,
daß einer der n B/m B-Codierer (C 1) eine Vorrichtung enthält, mit der - veranlaßt durch ein Steuersignal (LG 1) - Codefehler in das codierte Eingangssignal (K 1) eingeblendet werden, derart, daß dabei der Informationsinhalt des Eingangssignales (A 1, K 1) nicht verfälscht wird, und
daß die Multiplexbildung durch einen Parallel-Serien- Umsetzer (PS) vorgenommen wird.

2. Multiplex- und n B/m B-Codieranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß jedes binäre Eingangssignal (A 1, A 2, A 3, A 4) aus n synchronisierten parallelen Bitströmen besteht und
daß jeder Bitstrom eines Eingangssignales direkt an einen Eingang der Umcodierlogik des zugeordneten n B/m B-Codierers (C 1, C 2, C 3, C 4) geführt ist.

3. Multiplex- und n B/m B-Codieranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß nur ein n B/m B-Codierer (C 4) die für die n B/m B-Codierung erforderlichen Bausteine zur Taktversorgung enthält und
daß dieser n B/m B-Codierer (C 4) alle anderen n B/m B-Codierer (C 1, C 2, C 3) über Taktleitungen (LT 1, LT 2) mit Takt versorgt.