DE3542104A1

DE3542104A1 - Anordnung zur digitalen signalverarbeitung

Info

Publication number: DE3542104A1
Application number: DE19853542104
Authority: DE
Inventors: Donald Henry Indianapolis Ind. Willis
Original assignee: RCA Corp
Current assignee: RCA Licensing Corp
Priority date: 1984-11-29
Filing date: 1985-11-28
Publication date: 1986-05-28
Anticipated expiration: 2005-11-29
Also published as: KR890004442B1; GB2168217A; GB2168217B; DE3542104C2; JPS61136321A; FR2573944A1; US4594726A; GB8528649D0; SG45091G; FR2573944B1; KR860004554A; JPH063879B2

Description

Die Erfindung bezieht sich allgemein auf einen digitalen Fernsehempfänger, in dem die digitale Darstellung des Signalpegels unter Zuhilfenahme eines niedrigwertigen "zitternden" Digitalsignals modifiziert ist. Die Erfindung betrifft speziell eine Schaltungsanordnung, die eine derartige Modifikation digitaler Fernsehsignale wieder rückgängig macht, d.h. die "zittercodierte" Binärdarstellung wieder "rückcodiert".

Es gibt zwei Arten von Anordnungen zur Zittercodierung und Rückcodierung (engl.: "dithering" und "dedithering"), die in der digitalen Schaltungstechnik verwendet werden. So ist es in einem Fall bekannt, in das noch analoge Signal eine vorbestimmte analoge Störung einzubringen, um die scheinbare Quantisierungsauflösung eines Analog/Digital-Wandlers höher zu machen als es der Anzahl möglicher Pegel des vom Wandler entwickelten Digitalsignals entspricht. Die US-Patentschriften 4 552 123 und 4 334 237 offenbaren Beispiele für solche analogen Zittercodierungs- und Rückcodierungs-Systerne.

Eine andere Art der Zittercodierung und Rückcodierung be-

-9- 35421OA

steht darin, das Digitalsignal entsprechend einem niedrigwertigen digitalen Zittersignal aus abwechselnd aufeinanderfolgenden Einsen und Nullen zittern zu lassen, um Bits im Übertragungsweg des Signals und Hardware bei der Signal-Verarbeitung einzusparen. Ein Beispiel für diesen Typ digitaler Zitter- und Rückcodierung ist in der US-Patentschrift 4 524 447 beschrieben.

Bei der Methode nach der letztgenannten US-Patentschrift wird ein aus n-1 Bits bestehendes zittercodiertes Digitalsignal dadurch gebildet, daß dem nicht-zittercodierten n-Bit-Digitalsignal ein zitterndes Signal hinzuaddiert wird, das aus abwechselnden Einsen und Nullen mit einer Folgefrequenz besteht, die halb so groß ist wie die Folgefrequenz der einzelnen Abfragewerte oder Proben des empfangenen nicht-zittermodulierten Digitalsignals, und daß das resultierende Signal anschließend einfach auf n-1 Bits verkürzt wird, indem nur die n-1 höchstwertigen Bits des Ausgangssignals aufgenommen werden. Die nach dieser Methode gewonnenen (n-i)-Bit-Ausgangszahlen gleichen, wenn die n-Bit-Eingangszahlen "gerade" sind, genau den n-1 höchstwertigen Bits der Eingangszahlen. Besteht hingegen das eingangsseitig empfangene n-Bit-Digitalsignal aus gleichbleibenden "ungeraden" n-Bit-Zahlen, dann führt die beschriebene Zittercodierung zu (n-i)-Bit-Ausgangszahlen, die zwischen zwei.Werten wechseln, nämlich einem niedrigeren Wert, der den n-1 höchstwertigen Bits der Eingangszahlen entspricht, und einem höheren Wert, der den n-1 höchstwertigen Bits der Eingangszahlen addiert mit einer 1 zur niedrig-

30 sten Stelle dieser Bits entspricht.

Um das η-Bit-Eingangssignal wieder zu rekonstruieren, wird bei der Methode nach der letzterwähnten US-Patentschrift der laufende Wert der zittercodierten (n-1)-Bit~Signalproben additiv mit dem jeweils vorhergehenden Wert kombiniert. Bei dieser Rückcodierung, die praktisch durch Mittelwertbildung erfolgt, werden zwar die geraden Eingangs-

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- -IO -

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werte und ungerade gleichbleibende (stationäre) Eingangswerte ohne Fehler rekonstruiert, andererseits leidet diese Methode jedoch unter verschlechterter Impulsansprache und verminderter Bandbreite. So braucht es z.B. bei einer Sprungfunktion mindestens zweier aufeinanderfolgender Proben, um den stationären Wert zu erreichen. Eine in der beschriebenen Art arbeitende Schaltung ist im Effekt ein transversales Kerbfilter (transversale Schmalbandsperre), bei welchem die Kerbe (Sperrfrequenzbereich) bei Fj/2 liegt, mit F^ gleich der Abfragefrequenz des Eingangssignals. Als geeigneter Wert für die Abfragefrequenz des Eingangssignals hat sich das Vierfache der Farbhilfsträgerf'requenz (Fg₀) erwiesen, d.h. eine Frequenz von M- χ 3 »58 MHz, also 14,32 MHz.

Gemäß der vorliegenden Erfindung enthält die Schaltung zur Rückcodierung eines zittercodierten Digitalsignals eine Einrichtung zur Erzeugung einer ersten Gruppe von 1-Bit-Signalproben durch Exklusiv-ODER-Verknüpfung des verzögerten mit dem unverzögerten niedrigstwertigen Bit des zittercodierten (n-1)-Bit-Signals. Die Rückcodierungsschaltung enthält ferner eine Vereinigungseinrichtung, die vom zittercodierten (n-1)-Bit-Signal eine 1 subtrahiert, wenn die Augenblickswerte sowohl des zitternden Signals als auch des 1-Bit-Signals gleich 1 sind, und die ansonsten das zittercodierte (n-1)-Bit-Signal unbeeinflußt durchläßt, um auf diese Weise die n-1 höchstwertigen Bits eines rekonstruierten n-Bit-Signals zu erzeugen. Die n-1 höchstwertigen Bits am Ausgang der.Vereinigungseinrichtung werden mit der ersten Gruppe von 1-Bit-Signalproben verschmolzen, um das rekonstruierte n-Bit-Signal zu bilden.

Die Erfindung wird nachstehend an Ausführungsbeispielen

anhand von Zeichnungen näher erläutert. 35

Fig. 1 ist ein Blockschaltbild eines digitalen Signalverarbeitungssystems, wie es in einem Farbfernsehempfänger benutzt wird; - 11 _

Figuren 2 und 3 zeigen Anordnungen zur Zittercodierung bzw. Rückcodierung gemäß dem Stand der Technik, wie er in der oben erwähnten US-Patentschrift 4 524 44-7 beschrieben ist;

Figuren 4 und 5 zeigen alternative Ausführungsformen einer erfindungsgemäßen Schaltung zur Rückcodierung eines zittercodierten Digitalsignals.

In den Zeichnungen bedeuten einfache gepfeilte Linien Übertragungswege für analoge Signale oder für 1-Bit-Digitalsignale, währ end die mit jeweils einem kleinen Schrägstrich markierten gepfeilten Linien Signalwege für Mehrbit-Digitalsignale in Parallelform darstellen, wobei die jeweilige Anzahl von Bits durch eine nahe dem Schrägstrich eingetragene Zahl angegeben ist.

Die Fig. 1 zeigt eine Anordnung zur digitalen Signalverarbeitung, wie sie in einem Farbfernsehempfänger angewandt werden kann und bei welcher die vorliegende Erfindung mit Vorteil einsetzbar ist. Das analoge zusammengesetzte Videosignal (Videosignalgemisch) OV wird auf einen Analog/Digital-Wandler 10 gegeben, der digitale 7-Bit-Abfrageproben erzeugt, deren Werte die Augenblicksbeträge des Eingangssignals CV darstellen. Zu Erläuterungszwecken sei angenommen, daß das ursprüngliche nicht-zittercodierte Digitalsignal 7 Bits, das zittercodierte Signal 6 Bits und das rekonstruierte Ausgangssignal wieder 7 Bits aufweist. Der Analog/Digital-Wandler 10 empfängt ein Taktsignal F^, dessen Frequenz vorzugsweise das Vierfache der Frequenz Fg_G des Farbhilfsträgers ist und das mit dem Bezugs-Burst des Trägers phasensynchronisiert ist, um digitale Videosignalproben DV mit einer Abfrage- oder Folgefrequenz von 4 F™ zu erzeugen

Der Analog/Digital-Wandler (A/D-Wandler) 10 empfängt außerdem aus einer Zitterquelle 12 ein analoges, mit der halben Horizontalseilenfrequens F_n schwingendes Signal, um ein

- 12 -

-12- " " 3542Ί04 analoges Zittern einzuführen, dessen Amplitude annähernd äquivalent der Hälfte desjenigen Wertes ist, der durch das niedrigstwertige Bit der digitalen Videosignalproben DV repräsentiert wird. Die analoge Zitterquelle 12, die zur Erhöhung der scheinbaren Quantisierungsauflösung des A/D-Wandlers 10 beiträgt, ist nicht Teil der vorliegenden Erfindung. Die Erfindung, wie sie in den Figuren 4· und 5 veranschaulicht ist, bezieht sich auf Systeme zur digitalen Zittercodierung und Rückcodierung. Was die analoge Zittermodulation und -demodulation betrifft, so kann auf die bereits erwähnten US-Patentschriften 4- 3 52 123 und 4- 334- 237 verwiesen werden, worin nähere Einzelheiten entsprechender Systeme beschrieben sind.

Die digitalen 7-Bit-Videosignalproben DV werden auf eine digitale SignalVerarbeitungseinrichtung 20 gegeben, die z.B. die Leuchtdichtekomponente Y und die Farbartkomponente C des Digitalsignals voneinander trennt. Die Verarbeitungseinrichtung 20 enthält z.B. ein digitales 1H-Kammfilter oder digitale Bandpaß- und Tiefpaßfilter zur Trennung der digitalen Leuchtdichte- und Farbartsignale Y und G, ein Farbart-Bandpaßfilter und eine Anordnung zur automatischen Chrominanzregelung, um den Betrag der Farbhilfsträgersigna-Ie auf einen Normwert zu regeln. Diese Verarbeitung kann viele zusätzliche Bits (z.B. 13-Bit-Signale) produzieren, jedoch ist die Ausgangsgröße der Verarbeitungseinrichtung 20 auf 7 Bits begrenzt.

Da ein digitaler Farbartprozessor 40 (d.h. eine Einrichtung zur digitalen Verarbeitung der Farbartsignale) so ausgelegt ist, daß er zumindest teilweise nur 6-Bit-Digitalproben verarbeiten kann, ist zwischen die Verarbeitungseinrichtung 20 und diesem Farbartprozessor 4-0 eine digitale Zittercodierungsschaltung 30 eingefügt. Die Fig. 2 zeigt eine beispielgebende Ausführungsform der digitalen Zittercodierungsschaltung 30, die 7-Bit-Signalproben von der Verarbeitungseinrichtung 20 empfängt und selektiv zitter-

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codierte 6~Bit-Digitalsignalproben an den Farbartprozessor 4-0 liefert. Ein Flipflop 32 teilt die Frequenz P_D des Taktsignals (z.B. 14,32 MHz) durch 2, um an einem Eingang einer 7-Bit-Summierschaltung 34· ein mit der halben Abfrage-Taktfrequenz alternierendes Signal von Einsen und Nullen zu erzeugen. Dem anderen Eingang der Summierschaltung 34· wird das nicht-zittercodierte 7-Bit-Eingangssignal angelegt. Die Ausgangsgröße der Summierschaltung 3^ wird auf ein Bit weniger als das ursprüngliche nicht-zittercodierte Eingangs- -10 signal beschnitten (d.h. auf 6 Bits).

Die Zittercodierungsschaltung 30 nach der US-Patentschrift 4· 524- 44-7 wandelt ein stationäres 7~Bit-^öignal in ein 6-Bit-Signal um, das alterniert, wenn das 7-Bit-Signal ungerade ist (d.h. an der niedrigstwertigen Bitposition eine 1 hat), und das nicht alterniert, wenn das 7-Bit-Signal gerade- ist (d.h. an der niedrigstwertigen Bitposition eine 0 hat). Anders ausgedrückt: wenn das zittercodierte 6-Bit-Signal konstant bleibt, dann ist es repräsentativ für die 6 höchstwertigen Bits eines nicht-zittercodierten 7-Bit-0riginalsignals, das an der niedrigstwertigen Bitposition eine 0 hat. Ist das zittercodierte 6-Bit-Signal alternierend, dann ist es repräsenativ für ein ungerades 7-Bit-0riginalsignal, also für einen Wert, der in der Mitte zwischen zwei 7-Bit-Werten liegt, welche sich ergeben, wenn man den beiden alternierenden 6-Bit-Werten eine 0 am Ende anfügt, um die siebte und niedrigstwertige Bitposition zu definieren.

Die Arbeitsweise der Zittercodierungsschaltung 30 ist an-. hand einiger Beispielswerte in der nachstehenden Tabelle 1 veranschaulicht. Die Buchstaben A, B und C bei den Spaltenüberschriften der Tabelle weisen auf die entsprechend bezeichneten Verbindungsleitungen bzw. -schienen in den Figuren 2 und 3.

- 14- -

- 14 TABELLE 1

' 3542Ί04

lfd. Nr.	Eingang (A)	7-bit binär	Zitter- signal (B)	Ausgang(c; 6-Bit .
d. Probe	dezimal			binär
	Eing. ungerade:	0001111	0
1	15	0001111	1	000111
2	15	0001111	0	001000
3	15	0001111	1	000111
4	15			001000
	Eing.gerade:	0010100	0
5	20	0010100'	1	001010
6	20	0010100	0	. 001010
7	20	0010100	1	001010
8	20	001010

Die von der Zittercodierungsschaltung 30 entwickelten zittercodierten 6-Bit-Signale werden auf den digitalen Farbartprozessor 40 gegeben und dort verarbeitet. Der Farbartprozessor 40 führt Operationen durch wie z.B. die Justierung der Sättigung (Farbintensität) und des Farbtons, die Demodulation der Farbart-Komponentensignale R-I und B-I und die Filterung dieser Signale. Außerdem kann der Farbartprozessor 40 Funktionen erfüllen, wie sie oben in Verbindung mit der Verarbeitungseinrichtung 20 beschrieben wurden, z.B. Bandfilterung der Farbartsignale und automatische Chrominanzregelung zur Normierung des .Betrags der Farbhilfsträgersignale.

Die vom Farbartprozessor 40 erzeugten digitalen 6-Bit-Probenwerte der Farbartkomponente R-I werden einer digitalen Rückcodierungsschaltung 50 zugeführt, welche die (R-I)-Digitalsignale wieder in die 7-Bit-Form bringt. Eine Anordnung des in der erwähnten US-Patentschrift 4 524 447 beschriebenen Typs zur Realisierung der Rückcodierungsschaltung 50 ist der in Fig. 3 dargestellte Mittelwertbildner. Die ankommenden 6-Bit-Signalproben werden einem digitalen 6-Bit-Addierer 52 angelegt und außerdem auf eine Verzögerungseinrichtung 54 gegeben, bei der es sich um

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-is- 3S42104

eine Latch-Schaltung (Halte- oder Verriegelungsschaltung) für 6 Parallelbits oder um ein einstufiges Schieberegister für 6 Parallelbits handeln kann. Der Addierer 52 summiert die verzögerten ankommenden Signalproben mit den unverzögerten ankommenden Signalproben (beides sind 6-Bit-Signale), um ein rückcodiertes 7-Bit-Digitalsignal zu erzeugen.

Die Arbeitsweise der Eückcodierungsschaltung 50 ist in der nachstehenden Tabelle 2 veranschaulicht, die aus sich selbst verständlich ist. Die Buchstaben C, D und E in den Spaltenüberschriften dieser Tabelle weisen auf die entsprechend bezeichneten Leitungen und Schienen in den Figuren '2 und 3.

TABELLE 2

lfd. Nr. d. Probe	6-Bit-Binär- Eingang (o)	verzog. 6-Bit- EinR.(D)	Ausgang (E)	dezimal
	Eing.unger.:		7-bit binär
1	000111	001000		15
2	001000	000111	0001111	15
3	.000111	001000	0001111	15
4	001000	000111	0001111	15
	Eing. gerade:		0001111
5	001010	001010		20
6	001010	001010	0010100	20
7	001010	001010	0010100	20
8	001010	001010	0010100	20
0010100

Ein Vergleich der Ausgangs-Zahlen in der Tabelle 2 mit den Eingangs-Zahlen in der Tabelle 1 zeigt, daß die aus der erwähnten US-Patentschrift 4 524 447 bekannte Zittercodierungs/Rückeodierungs-Anordnung, wie sie in den Figuren 2 und 3 der hier beigefügten Zeichnungen dargestellt ist, die originalen Eingangssignale ohne Fehler wiederherstellt, wenn das Eingangssignal stationär ist. Die obigen Berechnungen setzen zur Vereinfachung der Erläuterung voraus, daß die Werte der zittercodierten Signale vor der Verarbeitung im Farbartprozessor die gleichen sind wie die Werte

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~ 354210'

der verarbeiteten zittercodierten Signale; diese Bedingung wird in der Praxis jedoch meist nicht erfüllt sein.

Das von der Rückcodierungsschaltung 50 in wiederhergestellter 7-Bit-Porm gelieferte (R-Y)-Digitalsignal wird durch einen für 7 Bits ausgelegten Digital/Analog-V/andler (D/AWandler) 60 zurück in ein analoges Signal (R-Y)' umgewandelt. Das vom Parbartprozessor 4-0 kommende verarbeitete (B-Y)-Digitalsignal erfährt seine Rückcodierung in einer zweiten, ähnlich der Schaltung 50 ausgebildeten Rückcodier ungs schaltung (nicht dargestellt) und wird anschliessend durch einen zweiten, dem Wandler 60 ähnlichen 'D/AWandler (nicht dargestellt) zurück in ein analoges (B-Y)-Signal umgewandelt.

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Wie oben erwähnt, wird bei der in Pig. 3 .veranschaulichten digitalen Rückcodierungsmethode jede (n-1)-Bit-Signalprobe mit der jeweils vorhergehenden (n-i)-Bit-Signalprobe summiert, um die wiederhergestellten n-Bit-Signalproben zu bilden. Dieses Schema reproduziert ohne Fehler gerade Probenwerte und stationäre (d.h. gleichbleibende) ungerade Probenwerte des Eingangssignals , wie man aus den Tabellen 1 und 2 entnehmen kann. Schwierigkeiten ergeben sich bei dieser Methode jedoch dann, wenn das Eingangssignal nicht stationär ist, z.B. wenn sprunghafte oder vorübergehende Änderungen im Eingangssignal vorkommen. Bei einer Sprungfunktion dauert es zwei Abfragen, bis der stationäre Zustand wieder erreicht wird. Das mit Mittelwertbildung arbeitende Rückcodierungsschema nach Pig. 3 hat Mangel im Ansprechverhalten auf flüchtige Signalanderungen, wie man an den Beispielen sehen kann, die in der nachstehenden Tabelle 3 aufgeführt sind. Diese Mangel werden besonders ernst, wenn ein breitbandiges Signal decodiert wird.

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TABELLE 3

lfd. JJr.	Eingang (A)	7-bit "binär	Zitter-	zittercod. S-bit bin.	verzögert 6-bit Din.	Ausgang	(E)	Eing.(A)
d.Probe	dezimal	0001111	signal(B)	(C)	CD)	7-bit binär	dezimal	dezimal
1	Eing.unger.: 15	0001111	O	000111	001000	0001111	15	15
2	15	0001111	1	001000	000111	0001111	15	15
3	15	0011001	O	000111	001000	0001111	15	15
4*	25	0001111	1	001101	000111	0010100	20	25
5	15	ooonn	O	oooin	001101	0010100	20	15
6	15	0010100	1	001000	000111	0001111	15	15
7	Eiag. gerade: 20	0010100	O	001010	001010	0010100	20	20
8	20	0010100	1	001010	001010	0010100	20	20
9	20	0001010	O	001010	001010	0010100	20	20
10*	10	0010100	1	000101	ÖOIOIO	0001111	15	10
11	20	0010100	O	001010	000101	0001111	15	20
12	20	1	001010	001010	0010100	20	20

Impulssignale

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Die Tabelle 3 zeigt als Veranschaulichung die Berechnungen für 12 Abfrage- oder Probenwerte des Eingangssignals, von denen die ersten 6 Exemplare ungerade und die nächsten 6 Exemplare gerade sind. Die vierte und die zehnte Probe stellen einen positiv gerichteten bzw. negativ gerichteten Impuls dar. In den letzten beiden Spalten der Tabelle 3 sind die Ausgangswerte der in den Figuren 2 und 3 gezeigten Zittercodierungs-Rückcodierungs-Anordnung nach der erwähnten US-Patentschrift 4 524 447 und die jeweils zugeordneten Eingangswerte einander gegenübergestellt. Wie zu erkennen ist, führt diese Anordnung zu einer Dämpfung der Impulssignale um einen Faktor 2 (d.h. um 6 dB).

Die Figuren 4 und 5 zeigen zwei Ausführungsformen 100 und 102 erfindungsgemäßer Ruckcodierungsschaltungen, die an die Stelle der Schaltung 50 in Fig. 1 gesetzt werden können, Der Zweck der erfindungsgemäßen Rückcodierungsschaltung besteht darin, sowohl gerade Eingangswerte als auch ungerade stationäre Eingangswerte ohne Fehler zu rekonstruieren und außerdem die Rückcodierungsfehler zwischen dem rekonstruierten Signal und dem Originalsignal bei schnell vergehenden Signaländerungen minimal zu machen. Die Rückcodierungsschaltung 100 nach Fig. 4 setzt voraus, daß diese Schaltung die Phase des Zittersignals "kennt". Die Rück-Codierungsschaltung 102 nach Fig. 5 hingegen geht davon aus, daß die Phase des Zittersignals nicht zur Verfügung steht.

In der Rückcodierungsschaltung 100 nach Fig. 4 wird das zittercodierte 6-Bit-Signal vom Ausgang der Zittercodierungsschaltung 30 nach Fig. 2 direkt auf einen Addierer 104 gegeben. Zum Zwecke der Erläuterung sei angenommen, daß die Signale am Ausgang des Farbartprozessors40 die gleichen sind wie die Signale am Ausgang der Zittercodierungsschaltung 30. Das niedrigstwertige Bit (abgekürzt: NWB) des zittercodierten 6-Bit-Signals wird an eine Verzögerungsstufe 106 gelegt, worin es um ungefähr eine Ab-

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" ¹⁹ " 35421Ü4

frageperiode verzögert wird. Die verzögerte und die unverzögerte Version des NWB werden auf ein Exklusiv-ODEE-Glied 108 gegeben. Dieses Verknüpfungsglied 108 vergleicht das vorhergehende NWB mit dem augenblicklichen NWB des zittercodierten 6-Bit-Signals. Falls die beiden verglichenen Bits ungleich sind (d.h. entweder die Kombination O und oder die Kombination 1 und O bilden), liefert der Ausgang des Gliedes 108 auf der Leitung H eine "1". Falls das verzögerte und das unverzögerte NWB einander gleich sind (d.h. beide gleich O oder beide gleich 1), dann liefert das Glied 108 an seinem Ausgang eine "O" auf der Leitung H. Der Ausgang des Gliedes 108 bildet auch das niedrigstwertige Bit (d.h. das siebte Bit) eines rekonstruierten 7-Bit-Signals, wie weiter unten noch näher beschrieben wird.

15 '

Das Ausgangssignal des Exklusiv-ODEE-Gliedes 108 wird an ein UND-Glied 110 gelegt, gemeinsam mit dem auf der Leitung B zugeführten 1-Bit-Zittersignal. Das UND-Glied liefert an seinem Ausgang eine 1, wenn das Zittersignal und das NWB des rekonstruierten Signals.beide gleich 1 sind. Ansonsten erzeugt das UND-Glied 110 eine O an seinem Ausgang auf der Leitung I.

Ist das Ausgangssignal des UND-Gliedes 110 eine 1, dann 25> wird ein aus lauter Einsen bestehendes 6-Bit-Signal erzeugt und auf den Addierer 104 gegeben, wo es mit dem auf der Schiene C erscheinenden zittercodierten 6-Bit-Signal addiert wird. Das aus lauter Einsen bestehende Signal ist eigentlich ein "Minus-1"-Signal, das den höheren der alternierenden Werte des zittercodierten 6-Bit-Signals um 1 vermindert, um die 6 höchstwertigen Bits (abgekürzt: HWB) des rekonstruierten 7-Bit-Signals zu erzeugen.

V/enn andererseits das Ausgangssignal des UND-Gliedes 110 eine O ist, dann wird ein.aus lauter Nullen bestehendes 6-Bit-Signal im Addierer 104 mit dem zittercodierten 6-Bit-Signal addiert. Im Effekt läuft also in diesem Fall

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«3 F / J -1 «A

das zittercodierte 6-Bit-Signal unverändert zum Ausgang des Addierers 104. Anders ausgedrückt: die 6 HWBs des rekonstruierten 7-Bit-iSignals sind die gleichen wie die 6 Bits des zittercodierten 6-Bit-Signals.

Der Ausgang des Addierers 104 bildet die 6 HWBs des rekonstruierten 7-Bit~Signals. Die 6 HWBs am Ausgang des Addierers 104 werden mit dem NWB vom Ausgang des Exklusiv-ODER-Gliedes 108 zusammengesetzt, um das 7-Bit-Originalsignal wiederherzustellen.

Die Arbeitsweise der Euckcodierungsschaltung 100 ist in der Tabelle 4 veranschaulicht. Die Ausgangsgröße der Zittercodierungsschaltung 30 nach Fig. 2, die in der fünften Spalte der Tabelle 3 aufgeführt ist, wird direkt.auf die in I"ig. 4 dargestellte Rückcodierungsschaltung 100 gegeben.

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Ein Vergleich der letzten beiden Spalten der Tabelle 4 läßt erkennen, daß die Ruckcodierungsschaltung nach Pig. 4- die Fehler zwischen dem rekonstruierten 7-Bit-Signal und dem originalen 7-Bit-Signal im Falle schnell vergehender Signaländerungen minimal hält. Die nachstehende Tabelle 5 zeigt vergleichend nebeneinander die Ausgangsgrößen der beiden Rückcodierungsschaltungen nach den Figuren 3 und 4-, Man erkennt, daß hinsichtlich schnell vergehender Signaländerungen die erfindungsgemaße Ruckcodierungsschaltung nach Fig. 4· eine wesentliche Verbesserung gegenüber der bekannten Ruckcodierungsschaltung nach Fig. 3 bringt.

TABELLE 5

lfd.Nr. d.Probe	Signal- Eingang \^AJ	Figur 3 Auspranp: (E)	Figur 4- Ausbau* (K)	Figur 5 Husprans: CK'
1	Eing. ungerade: 15	15	15	15
2	15	15	15	15
3	15	15	15	15
4*	25	20	26	26
5	15	20	14	14
6	15	15	15	15
7	Eing. gerade: 20	20	20	20
8	20	20	20	20
9	20	20	20	20
10*	10	15	9	11
11	20	15	21	. 19
12	20	20	20	20

Die Fig. 5 zeigt eine andere Ausführungsform einer erfindungsgemäßen Ruckcodierungsschaltung. Die Schaltung 102 nach Fig. 5 eignet sich für den Fall, daß der Ruckcodierungsschaltung die Zitterphase nicht bekannt ist. Wie weiter oben erwähnt, kann die Ruckcodierungsschaltung 102 nach Fig. 5 an die Stelle der Schaltung 50 in Fig. 1 gesetzt

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werden. Das in Fig. 5 auf der Schiene O erscheinende zittercodierte 6-Bit-Signal entspricht dem von der Zittercodierungsschaltung 30 nach Fig. 2 erzeugten Signal und habe z.B. die Werte, wie sie in der fünften Spalte der Tabelle angegeben sind. Zum Zwecke der Erläuterung sei auch hier angenommen, daß das zittercodierte 6-Bit-Signal am Ausgang der Zittercodierungsschaltung 30 direkt auf die Rückcodierungsschaltung 102 nach Fig. 5 gegeben wird.

Im einzelnen wird das zittercodierte 6~Bit-Signal einem Verzögerungselement 15O zugeführt, worin es um ungefähr eine Abfrageperiode verzögert wird. Das auf der Leitung F¹ erscheinende NWB des unverzögerten zittercodierten 6-Bit-Signals und das auf der Leitung G¹ erscheinende NWB des verzögerten zittercodierten 6-Bit-Signals werden an ein Exklusiv-ODER-Glied 152 gelegt. Dieses Verknüpfungsglied 152 vergleicht das gegenwärtige und das vorhergehende NV/B des zittercodierten 6-Bit-Signals miteinander. Falls die beiden NWBs einander ungleich sind, liefert das Glied 152 auf seiner Ausgangsleitung H¹ eine "1". Andernfalls wird auf der Ausgangsleitung H' eine "0" erzeugt. Der Ausgang des Gliedes 152 stellt auch das NWB (d.h. das siebte Bit) des rekonstruierten 7-Bit-Signals dar, wie es weiter unten erläutert wird.

Die Ausgangsgröße des Exklusiv-ODER-Gliedes 152 wird außerdem auf ein UND-Glied 154- gegeben, gemeinsam mit einem auf der Leitung B¹ erscheinenden 1-Bit-Signal,.welches ein 1-Bit-Zittersignal simuliert. Das UND-Glied 154· liefert an seinem Ausgang eine 1, wenn das simulierte Zittersignal und das NWB des rekonstruierten 7-Bit-Signals beide gleich 1 sind. Andernfalls erzeugt das UND-Glied 154· an seinem Ausgang auf der Leitung I¹ eine 0. Es sei noch einmal erwähnt, daß in der Schaltungsanordnung nach Fig. 5 für die Rückcodierungsschaltung die Phase des tatsächlichen Zittersignals nicht bekannt ist.

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Um das simulierte Zittersignal B¹ zu erzeugen, wird das verzögerte zittercodierte 6-Bit-Signal in einer Subtrahierschaltung 156 vom unverzögerten zittercodierten 6-Bit-Signal subtrahiert, so daß auf der Schiene M ein 7-Bit-Differenzsignal erhalten wird. Das HWB dieses Differenzsignals wird auf einen Inverter 158 gegeben, um zu sehen, ob das Differenzsignal nicht-negativ ist. Die Ausgangsgröße des Inverters 158 ist eine 1, wenn das Differenzsignal nichtnegativ ist. Andernfalls ist die Ausgangsgröße des Inverters eine 0.

Die 6 niedrigstwertigen Bits (NWBs) des Signals von der Schiene M werden auf ein ODER-Glied 160 gegeben. Die Ausgangsgröße des ODER-Gliedes 160 ist eine 1, wenn das Differenzsignal nicht gleich 0 und nicht-negativ ist. Die Ausgangssignale des Inverters I58 und des ODER-Gliedes 160 werden auf ein UND-Glied 162 gegeben. Die Ausgangsgröße des UND-Gliedes 162 auf der Leitung B¹ ist eine 1, wenn das Differenzsignal auf der Schiene M sowohl nicht-negativ als

20 auch ungleich O ist.

V/ie bereits angedeutet, wird das auf der Leitung B¹ erscheinende simulierte Zittersignal gemeinsam mit dem auf der Leitung H' erscheinenden NWB des rekonstruierten 7-Bit-Signals an das UND-Glied 15^zf· gelegt. Wenn die Ausgangsgröße des UND-Gliedes 15^ eine 1 ist, dann wird ein aus lauter Einsen bestehendes 6-Bit-Signal an den Addierer 164 gelegt, um dort mit dem über die Schiene C kommenden zittercodierten 6-Bit-Signal addiert zu werden. Dadurch wird im Effekt das zittercodierte 6-Bit-Signal um 1 vermindert, um die 6 HWBs des rekonstruierten 7-Bit-Signals zu erzeugen.

Wenn andererseits die Ausgangsgröße des UND-Gliedes 154· gleich 0 ist, dann wird das zittercodierte 6-Bit-Signal unverändert zur Ausgangsschiene J¹ durchgelassen, um ebenfalls die 6 HWBs des rekonstruierten 7-Bit-Signals zu definieren.

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Das 6-Bit-Ausgangssignal des Addierers 164- wird mit dem auf der Leitung H' erscheinenden Bit zusammengesetzt (166), um das 7-Bit-Originalsignal wiederherzustellen.

Die Arbeitsweise der erfindungsgemaßen Rückcodierungsschaltung 102 ist in der Tabelle 6 anhand einiger Beispiele veranschaulicht. Die Buchstaben in den Spaltenüberschriften der Tabelle 6 weisen auf die entsprechend bezeichneten Verbindungsschienen und -leitungen in !Fig. 5·

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TABELLE 6

lfd. Nr. d. Probe	zittercod. 6-bit binär (C)	verzögert 6-bit binär, . (L)	unverzög. ™ (F-)	verzog. NWB. _N (G')	nwb (H'	6-rbit- J Differend sign. (M)	Vprzeir cnenbit (N)	restl. 5 Blt_ft)
	Eing. urtger.:
1	000111	001000	1	0	1	111111	1	11111
2	001000	000111	0	1	1	000001	0	00001
3	000111	001000	1	0	1	111111	1	11111
4*	001101	000111	1	1	0	000110	0	00110
5	000111	001101	1	1	0	111010	1	11010
6	001000	ι 000111	0	1	1	000001	0	00001
	Eing.gerade:
7	001010	001010	0	0	0	000000	• ο	00000
8	001010	001010	0	0	0	000000	0	00000
9	001010	001010	0	0	0	000000	0	00000
10*	000101	001010	1	0	1	111011	1	non
11	001010	000101	0	1	1	000101	0	00101
12	001010	001010	0	0	0	000000	0	00000

'Impulssignale

Fortsetzung nächste Seite

-ro cn

TABELLE 6 (Fortsetzung)

lfd. ITr. !.Probe	nicht-neg. Bit (Q)	nicht- null Bit (R)	simuliert. Zitter- sipcnal (B¹)	Subtr. od.nich.t (I ;	6 HlTOs (J')	Ausgang (E')	dezimal	Eing. (A) dezimal	I ro I ■
1	Eing.unger.: 0	0	0	0	000111	7-bit binär	15	15
2	1	1	1	1	000111	0001111	15	15
3	0	0	0	0	000111	0001111	15	15
4*	1	1	1	0	001101	0001111	■ 26	25
5	0	1	0	0	000111	0011010	14	15
6 7	1 Eing .gerade: 1	1 0	1 0	1 0	000111 001010	0001110	15 20	15 20	to cn
8	1	0	0	0	001010	0001111 0010100	20	20
9	1	0	0	0	OOIÖIO	0010100	20	20
10*	0	1	0	0	000101	0010100	11	10
11	1	1	1	1	001001	0001011	19	20
12	1	0	0	0	001010	0010011	20	20
* Impulssignale					0010100

Die Tabelle 5 zeigt nebeneinander im Vergleich das Leistungsvermögen der Ruckcodierungsschaltungen nach den Figuren 3, 4 und 5. Man erkennt, daß die erfindungsgemäßen Ruckcodierungsschaltungen nach den Figuren 4 und 5 eine wesentliche Verbesserung gegenüber der bekannten Rückcodierungsschaltung nach Fig. 3 darstellen, was das Ansprechverhalten gegenüber schnell vergehenden Signaländerungen betrifft.

Die hier beschriebene digitale Signalverarbeitungseinrichtung, die den A/D-Wandler 10, die analoge Zitterquelle 12, die Verarbeitungsschaltungen 20 und 40 und den D/A-Wandler 60 enthält, entspricht z.B. den integrierten digitalen Signalverarbeitungsschaltungen für Fernsehempfänger, wie sie von der ITT Semiconductors, Intermetall, Freiburg, BRD erhältlich sind und die in der Broschüre "VLSI Digital TV System DIGIT 2000" (August 1982) der ITT Semiconductors beschrieben sind. Die in der vorstehenden Beschreibung genannten Anzahlen von Bits der Digitalsignale entsprechen

20 den eben erwähnten integrierten Schaltungen.

Wie oben erwähnt, bewahrt die vorliegende Erfindung die durch ein weggelassenes Bit repräsentierte Information, so daß ein genaues Ebenbild des originalen Digitalsignals wiedergewonnen werden kann, wenn die Eingangssignale stationär sind. Mit der Erfindung werden außerdem Fehler zwischen dem wiederhergestellten Signal und dem Originalsignal beim Vorhandensein schnell vergehender SignalVeränderungen minimal gehalten.

Eine weitere Anwendung von Zittercodierungs/Rückcodierungs-Anordnungen des hier beschriebenen Typs ist die Kopplung von Parallelbit-Signalen zwischen integrierten Schaltungen. So sei z.B. eine integrierte Schaltung zur digitalen Signalverarbeitung betrachtet, an denen wegen gewisser Einschränkungen in ihren Verkapselungen die eigentlich notwendige Anzahl von Ausgangsanschlüssen nicht realisiert

- 29 -

-29- " 3642104

werden kann. Indem man bei solchen integrierten Schaltungen Zittercodierungsschaltungen vorsieht, kann die Bitbreite der zwischen den jeweiligen integrierten Schaltungen zu koppelnden Signale und dadurch die Anzahl von Ausgangsanschlüssen vermindert werden. Die Signale können anschließend durch eine Euckcodierungsschaltung an der empfangenden integrierten Schaltung wieder rekonstruiert werden.

-SO-

- Leerseite

Claims

Patentan sprüche

Anordnung zur digitalen Signalverarbeitung mit einer Quelle für digitale Signalproben, die in der Anzahl ihrer Bits durch Zittercodierung reduziert worden sind, indem ihnen ein Zittersignal hinzuaddiert und das niedrigstwertige Bit der so gebildeten Summe weggelassen wurde, dadurch gekennzeichnet, daß eine Einrichtung (z.B. Fig. 4·) zur Rückcodierung der zittercodierten Signale vorgesehen ist, die folgendes aufweist:

eine Analysiereinrichtung (106, 108), die auf die zittercodierten Signalproben anspricht, um die niedrigstwertigen Bits aufeinanderfolgender zittercodierter Signalproben miteinander zu vergleichen, und die ein zweipegeliges Signal erzeugt, das einen ersten Zustand hat,

— 2 —

wenn die niedrigstwertigen Bits aufeinanderfolgender Signalproben gleiche Werte haben, und das einen zweiten Zustand hat, wenn die niedrigstwertigen Bits verschiedene Werte haben 5

eine auf das Zittersignal (B), das zweipegelige Signal (H) und die zittercodierten Signalproben ansprechende ModifizierungseinrichWng'/, welche die zittercodierten Signalproben um den Wert einer Einheit vermindert, wenn das Zittersignal eine logische 1 ist und sich der Wert des niedrigstwertigen Bits der laufenden zittercodierten Signalprobe vom Wert des niedrigstwertigen Bits der jeweils vorhergehenden zittercodierten Signalprobe unterscheidet;

eine Verkettungseinrichtung (112), die das zweipegelige Signal als niedrigstwertiges Bit an die von der Modifizierungseinrichtung erzeugten Signalproben kettet, um auf diese Weise das rückcodierte Signal zu bilden.
2. Anordnung nach Anspruch 1, mit einer Quelle für ein binäres Digitalsignal, das nicht zittercodiert ist und aus aufeinanderfolgenden Signalproben besteht, die mit einer bestimmten Frequenz erscheinen und jeweils η Bits aufweisen, wobei η eine positive ganze Zahl ist, ferner mit einer Quelle für ein zitterndes 1-Bit-Digitalsignal, das mit der Hälfte der bestimmten Frequenz alterniert, indem es von Probe zu Probe des nicht-zittercodierten Signals zwischen 0 und 1 wechselt, und mit einer Zittercodierungseinrichtung, die mit den Quellen des nicht-zittercodierten Signals und des zitternden Signals gekoppelt ist, um zittercodierte Digitalsignalproben mit jeweils n-1 Bits zu erzeugen, dadurch gekennzeichnet, daß eine Rückcodierungseinrichtung zur Erzeugung eines wiederhergestellten n-Bit-Digitalsignals folgendes aufweist:

eine Verzögerungseinrichtung (106) zum Verzögern des niedrigstwertigen Bits der zittercodierten (n-i)-Bit-Signalproben (C) um ungefähr um eine Periode der Abfrage-

frequenz, mit der die Proben aufeinanderfolgen;

eine Fühleinrichtung (108), die feststellt, ob das unverzögerte niedrigstwertige Bit (F) und das verzögerte niedrigstwertige Bit (G) der zittercodierten (n-1)-Bit-Signalproben einander gleich oder ungleich sind, um an ihrem Ausgang eine erste Gruppe von 1-Bit-Digitalsignalproben (H) zu erzeugen, die im Falle gefühlter Gleichheit eine O und im Falle gefühlter Ungleichheit eine 1 wiedergeben und jeweils das niedrigstwertige Bit der wiederhergestellten n-Bit-Signalproben darstellen;

eine Vergleichseinrichtung (110), welche die erste Gruppe von 1-Bit-Signalproben (H) mit den 1-Bit-Proben des zitternden Signals (B) vergleicht, um an ihrem Ausgang eine zweite Gruppe von 1-Bit-Signalproben (I) zu erzeugen, die einen Augenblickswert von 1 haben, wenn die Augenblickswerte sowohl des ersten 1-Bit-Signals als auch des zitternden Signals gleich 1 sind, und die ansonsten einen Augenblickswert von 0 haben; eine Vereinigungseinrichtung (104), welche die zittercodierten (n-1)-Bit-Signalproben (C) mit den 1-Bit-Signalproben der zweiten Gruppe (I) kombiniert, um an ihrem Ausgang die n-1 höchstwertigen Bits (J) der wiederhergestellten Signalproben zu erzeugen, und welche die zittercodierten (n-i)-Bit-Signalproben (G) um 1 vermindert, wenn die 1-Bit-Signalproben (I) der zweiten Gruppe einen Augenblickswert von 1 haben, und welche die zittercodierten (n-i)-Bit-Signalproben (G) ohne Änderung durchläßt, wenn die 1-Bit-Signalproben der zweiten Grup-

JO pe (I) einen Augenblickswert von 0 haben;

eine Verkettungseinrichtung (112), welche die n-1 höchstwertigen Bits (J) am Ausgang der Vereinigungseinrichtung (104) mit den 1-Bit-Signalproben der ersten Gruppe (H) aneinanderkettet, um die wiederhergestellten

35 n-Bit_rSignalproben (K) zu erzeugen.
3. Anordnung nach Anspruch 1, worin im einzelnen folgende

1 Einrichtungen vorgesehen sind:

eine Quelle für ein nicht-zittercodiertes binäres Digitalsignal, bestehend aus digitalen Signalproben, die mit einer bestimmten Frequenz aufeinanderfolgen und jeweils η Bits aufweisen, wobei η eine positive ganze Zahl ist;

eine Quelle für ein binäres zitterndes 1-Bit-Digitalsignal, das mit der Hälfte der bestimmten Frequenz alterniert, indem es von Probe zu Probe des nicht-zittercodierten Signals zwischen O und 1 wechselt;

eine Zittercodierungseinrichtung, welche die nichtzittercodierten n-Bit-Signalproben mit den 1-Bit-Proben des zitternden Signals kombiniert, um ein zittercodiertes Digitalsignal zu erzeugen, das aus Probenwerten mit jeweils n-1 Bits besteht, wobei diese Probenwerte zwischen einem niedrigeren Wert, der den n-1 höchstwertigen Bits der nicht-zittercodierten n-Bit-Signalproben entspricht, und einem höheren Wert, der den n-1 höchstwertigen Bits der nicht-zittercodierten n-Bit-Signalproben plus 1 entspricht, wechselt, wenn das nidrigstwertige Bit gleichbleibender nicht-zittercodierter n-Bit-Signalproben gleich 1 ist, und wobei die erwähnten (n-i)-Bit-Probenwerte nicht wechseln und den n-1 höchstwertigen Bits der nicht-zittercodierten η-Bit-Signalproben entsprechen, wenn das niedrigstwertige Bit gleichbleibender nicht-zittercodierter Signalproben gleich O ist;

eine Verarbeitungseinrichtung zur digitalen Verarbeitung der zittercodierten (n-i)-Bit-Signalproben, um an 7,0 ihrem Ausgang verarbeitete (n-i)-Bit-Digitalsignalproben zu liefern;

dadurch gekennzeichnet, daß die Analysiereinrichtung (106, 108) folgendes aufweist: eine Verzögerungseinrichtung (106), die das niedrigstwertige Bit der verarbeiteten (n-1)-Bit-Signalproben (G) um ungefähr eine Periode der Abfragefrequenz verzögert, mit welcher die Signalproben aufeinan-

derfolgen; eine kühleinrichtung (108), die fühlt, ob das unverzögerte niedrigstwertige Bit (F) und das verzögerte niedrigstwertige Bit (G) der verarbeiteten (n-1)-Bit-Signalproben (0) einander gleich oder ungleich sind und an ihrem Ausgang eine erste Gruppe von 1-Bit-Digitalsignalproben (H) erzeugt, die im Falle gefühlter Gleichheit oder Ungleichheit eine 0 oder eine

1 repräsentieren und jeweils das niedrigstwertige Bit wiederhergestellter n-Bit-Signalproben (K) darstel-

10 len;

daß die Modifizierungseinrichtung (104·, 110) folgendes aufweist: eine Vergleichseinrichtung (110), welche die 1-Bit-Signalproben der ersten Gruppe (H) mit den 1-Bit-Signalproben des zitternden Signals (B) vergleicht und an ihrem Ausgang eine zweite Gruppe von 1-Bit-Signalproben (I) liefert, die einen Augenblickswert von 1 haben, wenn die Augenblickswerte sowohl der 1-Bit-Signalproben der ersten Gruppe als auch der 1-Bit-Signalproben des zitternden Signals gleich 1 sind, und die ansonsten einen Augenblickswert von 0 haben; eine Vereinigungseinrichtung (104·), welche die verarbeiteten (n-i)-Bit-Signalproben (0) mit den 1-Bit-Signalproben der zweiten Gruppe (I) kombiniert, um an ihrem Ausgang die n-1 höchstwertigen Bits der wiederhergestellten Signalproben (K) zu erzeugen, indem die verarbeiteten (n-i)-Bit-Signalproben um 1 vermindert werden, wenn die 1-Bit-Signalproben der zweiten Gruppe (I) einen Augenblickswert von 1 haben, und indem die verarbeiteten (n-1)· Bit-Signalproben ohne Änderung durchgelassen werden, wenn die 1-Bit-Signalproben der zweiten Gruppe (I) einen Augenblickswert von 0 haben;

daß die Verkettungseinrichtung (112) die n-1 höchstwertigen Bits (J) vom Ausgang der Vereinigungseinrichtung (104) mit den 1-Bit-Signalproben der ersten Gruppe

(H) aneinanderkettet, um die rekonstruierten n-Bit-Signalproben (K) zu erzeugen.
4. Anordnung nach Anspruch 3» dadurch gekennzeichnet, daß die Quelle für das zitternde Signal ein Flipflop aufweist, das durch das Taktsignal angesteuert ist, welches zur Erzeugung der aufeinanderfolgenden Signalproben des nicht-zittercodierten Signals verwendet wird.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß_ die Zittercodierungseinrichtung einen digitalen n-Bit-Addierer zur Addition der 1-Bit-Signalproben des zittern den Signals mit den n-Bit-Signalproben des nicht-zittercodierten Signals enthält und eine Einrichtung aufweist, die das niedrigstwertige Bit aus dem n-Bit-Ausgangssignal des Addierers eliminiert, um an ihrem Ausgang die zittercodierten (n-i)-Bit-Signalproben zu liefern.
6. Anordnung nach Anspruch 3j dadurch gekennzeichnet, daß die Fühleinrichtung (108) ein Exklusiv-ODER-Glied aufweist, das einen ersten Eingang zum Empfang des niedrigstwertigen Bits (ΊΡ) der verarbeiteten (n-i)-Bit-Signalproben (C), einen zweiten Eingang zum Empfang des verzögerten niedrigstwertigen Bits (G) der verarbeiteten (n-1)-Bit-^öignalproben und einen Ausgang hat, an dem die erste Gruppe von 1-Bit-Signalproben (H) entwickelt wird.
7· Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Verglexchseinrichtung (110) ein UND-Glied aufweist, das einen ersten Eingang zum Empfang der Signalproben des zitternden Signals (B), einen zweiten Eingang zum Empfang der 1-Bit-Signalproben der ersten Gruppe (H) und einen Ausgang hat, an dem die zweite Gruppe von 1-Bit-Signalproben (I) erzeugt wird.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Vereinigungseinrichtung (104) eine Subtrahierschaltung aufweist, welche die 1-Bit-Signalproben der zweiten Gruppe (I) von den verarbeiteten (n-i)-Bit-Signalproben (G) subtrahiert.

Anordnung nach Anspruch 7» dadurch gekennzeichnet, daß die Ve reinigungseinrichtung (104·) eine . Summierschaltung aufweist, welche die verarbeiteten (n-O-Bit-Signalproben (C) mit (n-i)-Bit-Signalproben addiert, die aus lauter Einsen bestehen, wenn der Augenblickswert der 1-Bit-Signalproben der zweiten Gruppe (I) gleich 1 ist, und die aus lauter Nullen bestehen, wenn der Augenblickswert der 1-Bit-Signalproben der zweiten Gruppe gleich 0 ist.