DE3540453A1

DE3540453A1 - Verfahren und anordnung zur analog-digital-umsetzung

Info

Publication number: DE3540453A1
Application number: DE19853540453
Authority: DE
Inventors: Guenter Dr Ing Kallina; Karl Dipl Ing Schupp
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-11-14
Filing date: 1985-11-14
Publication date: 1987-05-21

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Analog-Digital-Umsetzung gemäß dem Oberbegriff des Anspruchs 1.

Bei der Analog-Digital-Umsetzung können schon sehr geringe Schwankungen des Eingangssignals dazu führen, daß die niederwertigste Stelle des Digitalwertes sich fortwährend ändert. Besonders störend sind diese Änderungen bei der digitalen Anzeige des Eingangssignals, wenn sich mehrere Ziffern der Anzeige ständig ändern. Dieses Problem der ständig wechselnden Digitalwerte kann dadurch vermindert werden, daß dem Analog-Digital-Umsetzer eine Hystereseschaltung für die niederwertigste Stelle nachgeschaltet ist. Hierzu ist aber ein Umsetzer mit höherer Auflösung und Genauigkeit erforderlich, als es für die Anzeige notwendig ist.

In der DE-PS 25 11 594 ist eine Hystereseschaltung beschrieben, in der zwar kein Analog-Digital-Umsetzer mit unnötig hoher Genauigkeit eingesetzt ist, die aber zusätzliche Bauelemente, insbesondere eine positive und eine negative Versorgungsspannung benötigt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zur Analog-Digital- Umsetzung zu schaffen, mit der Änderungen des Digitalwertes als Folge von Schwankungen des Eingangssignal, die kleiner als die Quantisierungsstufen des Analog-Digital- Umsetzers sind, vermieden werden.

Erfindungsgemäß wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Schaltungsmaßnahmen gelöst.

Unter Quantisierungsstufe des Analog-Digital-Umsetzers ist die Differenz des Eingangssignals verstanden, die der niederwertigsten Stelle des vom Analog-Digital-Umsetzer abgegebenen Digitalwertes entspricht. Die Zusatzsignale überdecken einen Bereich von einer bis drei Quantisierungsstufen, wobei die Zusatzsignale feiner als die Quantisierungsstufe abgestuft sind. Durch die Mittelwertbildung ergeben sich im Vergleich zu den vom Analog-Digital- Umsetzer abgegebenen Werten zusätzliche Stellen, die ganz oder teilweise zur Erzeugung der Hysterese herangezogen werden können, z. B. dadurch, daß das jeweilige Ergebnis der Analog-Digital-Umsetzung gespeichert und mit dem jeweils folgenden Ergebnis verglichen wird, und daß, je nach dem, ob das folgende Ergebnis größer oder kleiner als das gespeicherte Ergebnis ist, zum bzw. vom Eingangssignal oder dem Digitalwert oder dem Mittelwert ein höchstens der Hälfte einer Quantisierungsstufe des Analog- Digital-Umsetzers entsprechender Betrag hinzugefügt bzw. abgezogen wird. Auf diese Weise kann die Hysterese von einem ohnedies vorhandenen Rechner erzeugt werden.

Die Zusatzsignale können in einem Digital-Analog-Umsetzer gebildet werden, der von einem Rechner gelieferte Digitalwerte in die Zusatzsignale umsetzt, die dem Eingang einer Summierschaltung zugeführt sind, an deren anderem Eingang das umzusetzende Signal liegt. Kann der Digital- Analog-Umsetzer positive und negative Signale erzeugen, können die Zusatzsignale so gewählt werden, daß ihr Mittelwert Null ist.

In den vom Rechner ausgegebenen, den Zusatzsignalen entsprechenden Digitalwerten kann auch die Hysterese berücksichtigt werden, indem die Zusatzsignale z. B. um ein Viertel einer Quantisierungsstufe erhöht oder erniedrigt werden.

Anhand der Zeichnung werden im folgenden die Erfindung sowie weitere Ausgestaltungen und Vorteile näher beschrieben und erläutert.

Fig. 1 zeigt das Prinzipschaltbild eines Ausführungsbeispiels,

in Fig. 2 veranschaulicht ein Zeitdiagramm die Funktion des Ausführungsbeispiels nach Fig. 1.

Ein einem Eingang E zugeführtes analoges Signal gelangt in der Anordnung nach Fig. 1 auf einen Summierverstärker SV, an den ein Analog-Digital-Umsetzer ADU angeschlossen ist. Die von diesem abgegebenen Digitalwerte sind einem Rechner CP zugeführt, dessen für die Erfindung wesentlichen Funktionen in dem mit CP bezeichneten, gestrichelt umrandeten Feld als Blockschaltbild dargestellt sind. Eine Anzeigeeinheit AZ zeigt das Eingangssignal digital an.

Ein dreistufiger Dualzähler Z summiert während eines Meßzyklus Taktimpulse eines Taktgebers TG auf und erhöht dabei seinen Stand schrittweise von 0 bis 7. Der jeweilige Zählerstand wird auf Digitalausgänge DA des Rechners CP gegeben, zwischen die und den Summierverstärker SV Widerstände R geschaltet sind. Diese sind so bemessen, daß die Ausgangsspannung des Summierverstärkers SV in gleichen Stufen entsprechend dem jeweiligen Zählerstand erhöht wird, wobei diese Stufen wesentlich kleiner als die Quantisierungsstufen des Analog-Digital-Umsetzers sind.

Fig. 2 veranschaulicht dies. Die Zeitachse ist in Abszissenrichtung aufgetragen; mit MZ sind zwei Meßzyklen bezeichnet. In Ordinatenrichtung sind Quantisierungsstufen K, K+1, K+2, K+3 des Analog-Digital-Umsetzers sowie die Eingangsspannung U _E aufgetragen. Zu Beginn der Meßzyklen MZ ist der Zählerstand 0, und es wird der Eingangsspannung im Summierverstärker SV kein Zusatzsignal U _Z überlagert. Danach wird schrittweise die Zusatzspannung U _Z erhöht, so daß am Eingang des Analog-Digital-Umsetzers ADU eine treppenförmige Spannung U _E + U _Z entsteht. Ersichtlich ist die Stufung dieser Spannung wesentlich kleiner als die Quantisierungsstufen des Analog-Digital-Umsetzers, im Ausführungsbeispiel ein Viertel. Während jeder Stufe der Spannung U _E + U _Z bildet der Analog-Digital-Umsetzer ADU einen Digitalwert, der im Addierer ADD zum jeweils in diesem vorhandenen Wert addiert wird. Erreicht die Spannung U _E + U _Z die letzte Stufe und ist der zugehörige Digitalwert addiert, wird von der Summe der Mittelwert gebildet und davon der Mittelwert der Zusatzsignale, der im Register REG 1 enthalten ist, subtrahiert. Im Beispiel nach Fig. 2 ist der Mittelwert der Treppenspannung U _E + U _Z = K + 0,75. Zu diesem Wert wird zwecks Verringerung des Quantisierungsfehlers die Konstante 0,5 addiert, sofern dies nicht schon im Analog-Digital-Umsetzer ADU geschehen ist. Da der Mittelwert der Zusatzspannung U _Z 0,875 beträgt, erhält man als Umsetzungsergebnis den Wert K + 0,375. Zweckmäßig ist im Register REG 1 der um 0,5 verminderte Mittelwert der Zusatzspannung U _Z gespeichert. Im Beispiel wurde der Einfachheit halber mit Dezimalzahlen gerechnet und die Mittelwerte angegeben. Bei der praktischen Durchführung wird man dagegen alle Werte in Dualzahlen darstellen. Auch braucht man nicht die Mittelwerte zu bilden, es genügt, im Register REG 1 die Summe der Zusatzsignale und im Addierer ADD die Summe der Digitalwerte zu bilden.

Das bisher beschriebene Verfahren erhöht Genauigkeit und Auflösung des Analog-Digital-Umsetzers, und gleichzeitig werden wegen der Mittelwertbildung Schwankungen des Digitalwertes vermindert. Zur weiteren Unterdrückung solcher Schwankungen ist im Ausführungsbeispiel eine Zusatzeinrichtung zum Erzeugen einer Hysterese vorgesehen. Diese enthält ein Register REG 2, in das der jeweilige, mit der Anzeigeneinheit AZ dargestellte Wert gespeichert ist. Dieser wird von einem Vergleicher VGL mit dem nachfolgenden, vom Addierer ADD abgegebenen Digitalwert verglichen. Das Vergleichsergebnis wird in einem Register REG 3 zwischengespeichert. Ist der nachfolgende Wert größer als der vorhergehende, wird der im Addierer ADD gebildete Wert um einen Betrag erhöht, der zwei Stufen des Zusatzsignals U _Z entspricht, im Beispiel also um den Betrag 0,5. Ist der nachfolgende Wert kleiner als der vorhergehende, wird ein gleicher Betrag subtrahiert. Das Vergleichsergebnis wird gesteuert vom Zähler Z, zu dem Zeitpunkt in das Register REG 3 übernommen, in dem ein Meßzyklus abgeschlossen ist. Zum selben Zeitpunkt wird auch das Additionsergebnis bzw. der Mittelwert der Digitalwerte in das Register REG 2 eingetragen und angezeigt. Die Stellenzahl der im Addierer ADD gebildeten Summe ist größer als die der zugeführten Digitalwerte und auch größer als die der ausgegebenen, verglichenen und angezeigten Werte, für die nur die höherwertigen Stellen genommen werden. Die vom Addierer ADD ausgegebenen Werte haben jedoch mindestens so viele Stellen, wie die ihm zugeführten Werte.

Claims

1. Verfahren zur Analog-Digital-Umsetzung, bei welchem zum Eingangssignal ein Zusatzsignal addiert und das Summensignal einem Analog-Digital-Umsetzer zugeführt wird, gekennzeichnet durch
- es werden vom Analog-Digital-Umsetzer (ADU) mehrere Umsetzvorgänge mit jeweils geändertem Zusatzsignal (U _Z) durchgeführt, wobei Digitalwerte mit je n Stellen gebildet werden und die Zusatzsignale (U _Z) in einem Bereich von einer bis drei Quantisierungsstufen des Analog- Digital-Umsetzers (ADU) liegen;
- es wird die Summe oder der Mittelwert mit n + m Stellen der bei den Umsetzvorgängen erzeugten Digitalwerte gebildet;
- von der Summe bzw. dem Mittelwert der Digitalwerte wird die Summe bzw. der der Mittelwert der Zusatzsignale subtrahiert;
- als Ergebniswert der Analog-Digital-Umsetzung werden mindestens die n höherwertigen Stellen des Subtraktionsergebnisses ausgegeben.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Zusatzsignale (U _Z) einen Bereich überdecken, der etwa gleich zwei Quantisierungsstufen des Analog-Digital-Umsetzers (ADU) ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zusatzsignale (U _Z) so gestuft sind, daß eine Stufe höchstens einem Drittel der Quantisierungs des Analog-Digital-Umsetzers (ADU) entspricht.

4. Verfahren nach Anspruch 2 und 3, dadurch gekennzeichnet, daß acht Umsetzvorgänge mit acht verschiedenen Zusatzsignalen durchgeführt werden.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Analog-Digital-Umsetzung mit einer Hysterese von der Hälfte einer Quantisierungsstufe erfolgt.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das jeweilige Ergebnis gespeichert und mit dem jeweils folgenden Ergebnis verglichen wird und daß, je nach dem, ob das folgende Ergebnis größer oder kleiner als das gespeicherte Ergebnis ist, zum bzw. vom Eingangssignal oder dem Digitalwert oder dem Mittelwert ein höchstens der Hälfte einer Quantisierungsstufe des Analog-Digital-Umsetzers entsprechender Betrag hinzugefügt bzw. abgezogen wird.

7. Anordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
- einen Summierverstärker (SV), dem das Eingangssignal und die Zusatzsignale zugeführt sind und an den der Analog-Digital-Umsetzer (ADU) angeschlossen ist,
- einen dem Analog-Digital-Umsetzer (ADU) nachgeschalteten Rechner (CP), der die Summen bzw. Mittelwerte bildet, die Ergebnisse ausgibt und den Zusatzsignalen entsprechende Digitalwerte einem Digital-Analog-Umsetzer zuführt, an den der Summierverstärker (SV) angeschlossen ist.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Digital-Analog-Umsetzer aus Widerständen (R) mit unterschiedlichen, entsprechend der Größe der Zusatzsignale gewählten Widerstandswerten besteht, die einerseits mit den Digitalausgänge (DA) des Rechners (CP), andererseits mit dem Eingang des Summierverstärkers (SV) verbunden sind.