DE3533605A1 - Integrierbare dekodierschaltung - Google Patents

Description

Die Erfindung betrifft eine integrierbare Dekodierschal­ tung zum Dekodieren einer durch Eingangssignale darge­ stellten Information. Handelt es sich bei der darge­ stellten Information z. B. um Adressen eines Halbleiter­ speichers, so wird eine gattungsgemäße Dekodierschal­ tung auch als Adreßdekoder bezeichnet. Bei der darge­ stellten Information kann es sich jedoch auch um Daten handeln, die bei einem Assoziativspeicher einerseits zur Adreßermittlung dienen und andererseits Bestandteil der abzuspeichernden oder auszulesenden Daten sind. Des weiteren kann es sich um Informationen handeln, die be­ stimmen, welche Teile beispielsweise einer Maschine oder Anlage (in Abhängigkeit von diesen Informationen) betrie­ ben werden sollen oder nicht, oder die bestimmen, wie solche Maschinenteile oder die Anlage betrieben werden sollen. Der mögliche Verwendungszweck für eine gattungs­ gemäße Dekodierschaltung ist also sehr vielfältig.

Bei integrierten Halbleiterspeichern werden beispielswei­ se für jede Wortleitung eine als Adreßdekoder bezeichne­ te gattungsgemäße Dekodierschaltung verwendet. Weist ein solcher Halbleiterspeicher z. B. 2 ⁿ Wortleitungen auf, so sind zu deren Ansteuerung entsprechend 2 ⁿ Adreßdekoder notwendig, die alle parallel von n Eingangssignalen bzw. dazu komplementären Signalen angesteuert werden. Entspre­ chendes gilt für die Bitleitungen, sofern diese nicht zu sogenannten Halb- oder Ganzworten adreßmäßig zusammenge­ schaltet sind.

Aus der DE-AS 26 41 693 ist eine gattungsgemäße Dekodier­ schaltung bekannt, aufgeteilt in einen Dekodierkreis und eine Ausgangsstufe. Die eigentliche Dekodierung erfolgt dabei im Dekodierkreis. Dieser weist einen Lasttransistor auf, der zwischen die Versorgungsspannung und den Deko­ dierkreisausgang geschaltet ist. Er weist des weiteren n parallelgeschaltete Transistoren auf, die zwischen den Dekodierkreisausgang und ein weiteres Versorgungspoten­ tial, das üblicherweise die Bezugsspannung (Masse) dar­ stellt, geschaltet sind. Am Gate des Lasttransistors liegt ein Taktsignal. An den Gates der n parallelgeschal­ teten Transistoren liegen jeweils eines der n verschiede­ nen Eingangssignale (Adreßsignale) oder eines der dazu komplementären Adreßsignale. Im Betrieb werden in jedem Speicherzyklus zunächst die Dekodierkreisausgänge aller Adreßdekoder über ihre durch das Taktsignal gesteuerte Lasttransistoren auf die Versorgungsspannung aufgeladen, gegebenenfalls vermindert um deren Schwellspannung.

Die Adreßsignale des Adreßdekoders, der ausgewählt wer­ den soll, weisen anschließend alle einen der Bezugsspan­ nung entsprechenden Pegel auf (logisch "0") . Damit bleibt der Dekodierkreisausgang des ausgewählten Adreßdekoders schwebend auf seinem zuvor aufgeladenen Potential. Wegen dabei auftretender Leckströme läßt sich dieser Zustand je­ doch nur eine begrenzte Zeit beibehalten. Bei allen ande­ ren Adreßdekodern nimmt mindestens eines der anliegenden Adreßsignale den der Versorgungsspannung entsprechenden Pegel (logisch "1") an, womit der zugeordnete Dekodier­ kreisausgang auf die Bezugsspannung entladen wird.

Zusammenfassend läßt sich also folgendes über den bekann­ ten Adreßdekoder aussagen: Dadurch, daß in jedem Speicher­ zyklus die Ausgänge aller 2 ⁿ Adreßdekoder auf die Versor­ gungsspannung aufgeladen werden, und dadurch, daß an­ schließend alle Dekodierkreisausgänge mit Ausnahme dessen des ausgewählten Adreßdekoders wieder auf die Bezugsspan­ nung entladen werden, wird enorm viel Strom, und damit Leistung, verbraucht, wobei der Strom als Spitzenstrom verbraucht wird. Bei einer gegebenenfalls notwendigen Verkürzung der Speicherzykluszeit (Verkürzung der Spei­ cherzugriffszeit) steigt der obengenannte Stromverbrauch exponentiell mit der Verkürzung an.

Aufgabe der vorliegenden Erfindung ist es deshalb, eine gattungsgemäße integrierbare Dekodierschaltung zu schaf­ fen, die weniger Strom, insbesondere Spitzenstrom ver­ braucht, und bei der der Dekoderausgang zu keinem Zeit­ punkt potentialmäßig frei schwebt, wie oben beschrieben, sondern immer gezielt auf einem der Versorgungspotentiale, gegebenenfalls verändert um den Betrag einer Transistor­ schwellspannung, gehalten wird.

Diese Aufgabe wird gelöst durch die kennzeichnenden Merk­ male des Patentanspruches 1.

Vorteilhafte Fortbildungen und Ausgestaltungen sind in Unteransprüchen gekennzeichnet.

Nachstehend wird die Erfindung anhand der

Fig. 1 und 3, die die vorteilhafte Dekodierschaltung zeigen, sowie den

Fig. 2 und 4, die zugehörige Zeitdiagramme zeigen, näher erläutert.

Die Fig. 1 und 3 zeigen dieselbe er­ findungsgemäße Dekodierschaltung, sie sind jedoch mit unterschiedlichen Eingangssignalen beschaltet, was noch näher beschrieben wird. Die erfindungsgemäße Dekodier­ schaltung weist Eingänge für n Eingangssignale A 1, A 2, An bzw. dazu komplementäre Eingangssignale , , sowie einen Dekoderausgang DA auf. Die gesamte Dekodierschal­ tung ist erfindungsgemäß in CMOS-Technologie aufgebaut. Dies hat gegenüber herkömmlichen Technologien wie z. B. n-Kanal-Technologie viele Vorteile, u. a. einen um Fakto­ ren geringeren Stromverbrauch und das Wegfallen von Takt­ signalen und Generatoren zu deren Erzeugung. Insbesondere für Dekodierschaltungen in Halbleiterspeichern bietet sich die CMOS-Technologie auch deshalb an, weil viele moderne Halbleiterspeichertypen wie z. B. 1MBit-DRAM's, von Hause aus in CMOS-Technologie entwickelt und gefer­ tigt werden.

Die vorteilhafte Dekodierschaltung enthält n = 3 Transi­ storen vom einen Kanaltyp (M 1, M 2, Mn) und n = 3 Transisto­ ren vom anderen Kanaltyp (T 1, T 2, Tn). Die Anzahl n ist dabei aus Übersichtlichkeitsgründen auf 3 beschränkt worden. Die Kanalstrecken der Transistoren M 1, M 2, Mn vom einen Kanaltyp sind alle parallel zueinander geschaltet, die der Transistoren T 1, T 2, Tn vom anderen Kanaltyp sind alle in Serie zueinander geschaltet. Die Sourceanschlüs­ se der Transistoren M 1, M 2, Mn vom einen Kanaltyp sind mit einem ersten Versorgungspotential VCC verbunden. Dieses erste Versorgungspotential VCC kann z. B. 5 V betragen, was einen typischen Wert darstellt bei CMOS-Technologie.

Die Source eines ersten Transistors T 1 der n in Serie zu­ einander geschalteten Transistoren T 1, T 2, Tn vom anderen Kanaltyp ist mit einem zweiten Versorgunsgpotential VSS verbunden. Dieses zweite Versorgungspotential VSS kann üblicherweise das Bezugspotential Masse sein. Der Drain­ anschluß eines letzten Transistors Tn der n Transistoren T 1, T 2, Tn vom anderen Kanaltyp ist mit den Drainanschlüs­ sen der n parallelgeschalteten Transistoren M 1, M 2, Mn vom einen Kanaltyp verbunden. Die Verbindung dieser Drainan­ schlüsse bildet den Dekoderausgang DA.

Bei allen Transistoren ist das Gate von jeweils einem der n parallelgeschalteten Transistoren M 1, M 2, Mn vom einen Kanaltyp einerseits mit dem Gate von jeweils einem der n in Serie geschalteten Transistoren T 1, T 2, Tn verbunden und anderseits als einer der n Eingänge der Dekodier­ schaltung mit einem der n Eingangssignale A 1, A 2, An bzw. , , verbunden.

Im folgenden wird die Funktion einer erfindungsgemäßen Dekodierschaltung, die mit Eingangssignalen gemäß Fig. 1 beschaltet ist, in Verbindung mit dem zugehörigen Zeit­ diagramm nach Fig. 2 anhand folgender Rahmenbedingungen erklärt: Das erste Versorgungspotential VCC beträgt 5 V. Das zweite Versorgungspotential VSS beträgt 0 V (Masse). Die Eingangssignale A 1, A 2 und An weisen als ersten Pegel H auch ca. 5 V auf, als zweiten Pegel L ca. 0 V. Ent­ sprechende Pegel nimmt je nach Signalverlauf an den Ein­ gängen auch der Dekoderausgang DA an. Die vorstehenden Werte dienen nur als Beispiel. Andere Werte sind, wie be­ kannt, in CMOS-Technologie denkbar. Weiter sei angenom­ men, daß innerhalb einer betrachteten Taktperiode TP ab einem ersten Zeitpunkt t 1 alle Eingangssignale A 1, A 2 und An den ersten logischen Pegel H aufweisen. Das bedeutet, daß diese Dekodierschaltung ab dem ersten Zeitpunkt t 1 bis zu einem späteren Zeitpunkt t 2 als ausgewählt gilt.

Unter den vorstehenden Randbedingungen weisen die n Ein­ gangssignale A 1, A 2 und An vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t 1 sowie ab dem späteren Zeit­ punkt t 2 bis zum Ende der Taktperiode TP den zweiten lo­ gischen Pegel L auf. Bei dieser Kombination der Eingangs­ signale A 1, A 2 und An in den Zeiträumen vom Beginn der Taktperiode TP bis zum Zeitpunkt t 1 und vom späteren Zeitpunkt t 2 bis zum Ende der Taktperiode TP weist der Dekoderausgang den ersten logischen Pegel H auf, da in diesen Zeiträumen die n parallelgeschalteten Transisto­ ren M 1, M 2 und Mn alle leitend sind (es wäre bereits aus­ reichend, wenn nur einer dieser Transistoren M 1, M 2 oder Mn leitend wäre).

Ab dem Zeitpunkt t 1 nehmen alle Eingangssignale A 1, A 2 und An den logischen Pegel an, der der Information (typischer­ weise ist dies eine Adreßinformation) entspricht, die sie darstellen sollen. Im vorliegenden Beispiel nehmen also alle Eingangssignale A 1, A 2 und An den ersten logischen Pe­ gel H an. Damit sperren alle n parallelgeschalteten Tran­ sistoren M 1, M 2 und Mn. Gleichzeitig werden alle in Serie geschalteten Transistoren T 1, T 2, Tn leitend, das zweite Versorgungspotential VSS wird bis zum Dekoderausgang DA durchgeschaltet, dieser (DA) nimmt den zweiten logischen Pegel L an.

Ab dem späteren Zeitpunkt t 2 nehmen die Eingangssignale A 1, A 2, An wieder ihre ursprünglichen Pegel ein, wie sie sie vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t 1 aufwiesen. Infolgedessen nimmt, wie vorstehend bereits für den Zeitraum bis zum ersten Zeitpunkt t 1 beschrieben, der Dekoderausgang DA seinen ersten logischen Pegel H wie­ der an.

Wie eingangs bereits beschrieben, weist z. B. ein Halblei­ terspeicher mehrere Dekodierschaltungen auf. Zur Auswahl genau einer von 2 ⁿ Wortleitungen wird genau eine Deko­ dierschaltung aus 2 ⁿ Dekodierschaltungen benötigt. Jede dieser Dekodierschaltungen weist n Eingänge für Adreß­ signale auf. Jeder dieser Eingänge ist entweder mit ei­ nem Adreßsignal A 1, A 2, . . . An beschaltet oder aber mit ei­ nem dazu komplementären Adreßsignal , , . . . . Durch eine entsprechende Kombination von Adreßsignalen A 1, A 2, An und dazu komplementären Adreßsignalen , , (Verknüp­ fung nach der XOR-Funktion: Entweder Signal A 1 oder Sig­ nal ; entweder Signal A 2 oder Signal ; usw.) lassen sich alle notwendigen Dekodierschaltungen so beschalten, daß im Halbleiterspeicher insgesamt alle 2 ⁿ Wortleitun­ gen eindeutig ausgewählt werden können. Diese Technik ist bekannt.

Fig. 3 zeigt nun beispielsweise eine entsprechende, erfin­ dungsgemäße Dekodierschaltung, die mit den Eingangssigna­ len , A 2 und beschaltet ist. Entsprechend dem Zeit­ diagramm nach Fig. 4 weisen die Signale und in den Zeiträumen vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t 1 den ersten logischen Pegel H auf (komplemen­ tär zu den Eingangssignalen A 1 und An), ebenso ab dem späteren Zeitpunkt t 2 bis zum Ende der Taktperiode TP. Im Zeitraum zwischen dem ersten Zeitpunkt t 1 und dem spä­ teren Zeitpunkt t 2 behält das Eingangssignal seinen ersten logischen Pegel H bei, während das Eingangssignal den zweiten logischen Pegel L annimmt.

Der Dekoderausgang DA bleibt bei dieser Kombination von Eingangssignalen , A 2, ab dem ersten Zeitpunkt t 1 bis zum späteren Zeitpunkt t 2 (wie auch in den restlichen Zeiträumen innerhalb der Taktperiode TP) inaktiviert. Er behält also seinen ersten logischen Pegel H bei. Er ist inaktiviert, weil über das Eingangssignal der Transi­ stor Mn vom einen Typ leitend geschaltet ist, wodurch die Drain dieses Transistors Mn, und damit der Dekoder­ ausgang DA, den ersten logischen Pegel H aufweist.

Es ist auch Bestandteil der vorliegenden Erfindung, daß die Transistoren vom einen Kanaltyp p-Kanal-Transistoren, insbesondere vom Enhancementtyp sind, daß die Transisto­ ren vom anderen Kanaltyp n-Kanal-Transistoren, insbeson­ dere vom Enhancementtyp sind und daß das erste Versor­ gungspotential VCC ein positiveres Potential ist als das zweite Versorgungspotential VSS.

Entsprechend ist auch eine umgekehrte Zuordnung möglich, bei der die Transistoren vom einen Kanaltyp n-Kanal-Tran­ sistoren sind, die vom anderen Kanaltyp p-Kanal-Transi­ storen sind und das erste Versorgungspotential VCC ein ne­ gativeres Potential ist als das zweite Versorgungspoten­ tial VSS. Vorteilhafterweise sind diese Transistoren ebenfalls vom Enhancementtyp.

Ein wesentlicher, vorteilhafter Unterschied zwischen ei­ ner Dekodierschaltung nach dem Stande der Technik und der erfindungsgemäßen Dekodierschaltung besteht darin, daß beim Stande der Technik ein ausgewählter Dekoderausgang den ersten logischen Pegel H beibehält und im nicht aus­ gewählten Zustand auf den zweiten logischen Pegel L durchgeschaltet wird. Bei der erfindungsgemäßen Deko­ dierschaltung weist jedoch der Dekoderausgang DA, wenn er ausgewählt ist, den zweiten logischen Pegel L auf und wenn er nicht ausgewählt ist, den ersten logischen Pegel H auf. Dies hat jedoch auf die Ausgestaltung weiterer nachgeschalteter Schaltungsteile keinerlei negativen Einfluß und kann beispielsweise durch Nachschalten eines Inverters rückgängig gemacht werden. Eine Ausführungs­ form der erfindungsgemäßen Dekodierschaltung zu erstel­ len, bei der die Dekoderausgänge im ausgewählten Zustand den ersten log. Pegel H aufweisen und im nicht-ausgewähl­ ten Zustand den zweiten log. Pegel L (vgl. Dekoder nach dem Stande der Technik), liegt für einen Durchschnitts­ fachmann im Rahmen seines fachlichen Könnens.

Claims (4)

1. Dekodierschaltung zum Dekodieren einer durch Eingangs­ signale dargestellten Information mit Eingängen für n Eingangssignale (A 1, A 2, An; , , ) und einem Dekoder­ ausgang (DA), dadurch gekennzeichnet, daß sie in CMOS-Technologie aufgebaut ist mit n Transi­ storen vom einen Kanaltyp (M 1, M 2, Mn) und n Transistoren vom anderen Kanaltyp (T 1, T 2, Tn), daß die Transistoren vom einen Kanaltyp (M 1, M 2, Mn) mit ihren Kanalstrecken parallel zueinander geschaltet sind, daß die Transistoren vom an­ deren Kanaltyp (T 1, T 2, Tn) mit ihren Kanalstrecken in Se­ rie zueinander geschaltet sind, daß die Sourceanschlüsse der Transistoren vom einen Kanaltyp (M 1, M 2, Mn) mit einem ersten Versorgungspotential (VCC) verbunden sind, daß die Source eines ersten Transistors (T 1) der n Transistoren vom anderen Kanaltyp (T 1, T 2, Tn) mit einem zweiten Versor­ gungspotential (VSS) verbunden ist, daß der Drainanschluß eines letzten Transistors (Tn) der n Transistoren vom an­ deren Kanaltyp (T 1, T 2, Tn) mit den Drainanschlüssen der Transistoren vom einen Kanaltyp (M 1, M 2, Mn) verbunden ist, daß die Verbindung dieser Drainanschlüsse den Dekoderaus­ gang (DA) bildet, daß jeweils das Gate eines der Transis­ toren vom einen Kanaltyp (M 1, M 2, Mn) einerseit mit ei­ nem Gate eines der Transistoren vom anderen Kanaltyp (T 1, T 2, Tn) verbunden ist und andererseits als ein Eingang der Dekodierschaltung mit einem der Eingangssignale (A 1, A 2, An) verbunden ist.

2. Dekodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren vom einen Kanaltyp (M 1, M 2, Mn) p-Ka­ nal-Transistoren sind, daß die Transistoren vom anderen Kanaltyp (T 1, T 2, Tn) n-Kanal-Transistoren sind und daß das erste Versorgungspotential (VCC) ein positiveres Potential ist als das zweite Versorgungspotential (VSS).

3. Dekodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren vom einen Kasnaltyp (M 1, M 2, Mn) n-Ka­ nal-Transistoren sind, daß die Transistoren vom anderen Kanaltyp (T 1, T 2, Tn) p-Kanal-Transistoren sind und daß das erste Versorgungspotential (VCC) ein negativeres Potential ist als das zweite Versorgungspotential (VSS).

4. Dekodierschaltung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die Transistoren vom Enhancementtyp sind.