DE3520028C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Bilddaten-Komprimiereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1.

In der US 39 74 326 ist ein Faksimilegerät mit einer Bilddaten-Komprimiereinrichtung der eingangs genannten Art beschrieben. Eine Folge von weißen und schwarzen Bildelementen wird so komprimiert, daß die Anzahl aufeinanderfolgender Bildelemente gleicher Farbe gezählt wird und diese sogenannte Lauflänge zusammen mit dem Farbwert in Bildcodes variabler Länge umgesetzt wird. Die umständliche Realisierung der Bildcode-Erzeugung an Zeilenanfang und Zeilenende wirkt sich negativ auf die Komprimierungsgeschwindigkeit aus.

In der DE-OS 32 17 842 ist ebenfalls eine Bilddaten-Komprimiereinrichtung beschrieben. Die damit erzeugten Codeworte haben konstante Länge und beinhalten entweder unkomprimierte Daten oder durch Lauflängen-Kodierung erzeugte Daten. Die bei der Kodierung anfallende Datenmenge ist deutlich höher als die bei ausschließlicher Lauflängen-Kodierung mit variabler Codewort-Länge anfallende Datenmenge.

Der Erfindung liegt die Aufgabe zugrunde, eine Bilddaten-Komprimiereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 zu schaffen, die sich durch hohe Komprimierungsgeschwindigkeit auszeichnet.

Diese Aufgabe wird erfindungsgemäß mit den im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmalen gelöst.

Erfindungsgemäß wird also eine Komprimiereinrichtung geschaffen, die unabhängig vom auslösenden Ereignis, also beim Erfassen des Farbübergangspunkts oder beim Erkennen des Zeilenendes oder beim Erreichen eines vorbestimmten Zählstands der Zähleinrichtung, die Bildcodes auf die gleiche Art und Weise erzeugt. Bedingt durch die Tatsache, daß sämtliche Bildcodes durch eine einzige Generatoreinrichtung erzeugt werden, muß nicht bei jedem Komprimiervorgang entschieden werden, welche von mehreren Generatoreinrichtungen zu aktivieren ist bzw. welches der Generatoreinrichtungs-Ausgangssignale auf die Übertragungsleitung zu legen ist.

Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Schnittansicht eines Lesers, bei dem die erfindungsgemäße Komprimiereinrichtung eingesetzt wird,

Fig. 2 ein Schaltbild einer Ladungskopplungsvorrichtungs-Treiberstufe,

Fig. 3 ein Schaltbild einer Ladungskopplungsvorrichtung,

Fig. 4 ein Schaltbild einer Schaltung zum Erzeugen eines Vertikalsynchronisiersignals,

Fig. 5 ein Schaltbild einer Komprimierungs-Verarbeitungsschaltung,

Fig. 6 ein Zeitdiagramm, das ein Datenformat zur MH-Codierung zeigt, und

Fig. 7 bis 11 jeweils Zeitdiagramme zur Erläuterung der Funktion der Schaltung nach Fig. 5 bei der Verarbeitung eines jeweiligen Bildsignals.

Die Fig. 1 ist eine Schnittansicht eines Lesers, bei dem die erfindungsgemäßen Komprimiereinrichtung eingesetzt wird.

Der Leser weist eine Vorlagentisch-Glasplatte 201, eine stabförmige Lichtquelle 202 wie eine Halogenlampe oder eine Fluoreszenzlampe, einen ersten Spiegel 203, einen zweiten Spiegel 204, einen dritten Spiegel 205, ein Objektiv 206 und ein eindimensionales Festkörper-Bildaufnahmeelement wie eine Ladungskopplungsvorrichtung (CCD) 207 auf.

Im Betrieb wird eine auf die Glasplatte 201 aufgelegte Vorlage mittels der Lichtquelle 202 beleuchtet. Das von der Vorlage reflektierte Licht wird über den ersten, den zweiten und den dritten Spiegel 203, 204 und 205 mittels des Objektivs 206 auf die Ladungskopplungsvorrichtung 207 fokussiert. Die Hauptabtastrichtung der Ladungskopplungsvorrichtung 207 ist die zu der Zeichnungsebene gemäß der Darstellung in Fig. 1 senkrechte Richtung. Die Lichtquelle 202 und der erste Spiegel 203 sind durch einen (nicht gezeigten) Träger zu einer Einheit zusammengefaßt und werden längs einer (nicht gezeigten) Führungsschiene in eine Richtung F bewegt, wodurch die Vorlagenfläche abgetastet wird (Unterabtastung). Der zweite und der dritte Spiegel 204 und 205 sind durch einen (nicht gezeigten) Träger zu einer Einheit zusammengefaßt und werden längs einer (nicht gezeigten) Führungsschiene in gleicher Richtung wie der erste Spiegel 203, jedoch mit der halben Geschwindigkeit desselben bewegt. Die Lichtquelle 202, der ersten Spiegel 203, der zweite Spiegel 204 und der dritte Spiegel 205 werden aus jeweiligen Leseanfangsstellungen, die durch ausgezogene Linien dargestellt sind, in jeweilige Leseendstellungen bewegt (202′, 203′, 204′ und 205′), die durch gestrichelte Linien dargestellt sind. Die Länge des optischen Wegs von der Vorlagentisch-Glasplatte 201 über die Spiegel 203, 204 und 205 bis zu dem Objektiv 206 wird ständig konstant gehalten.

In dem Leser wird bei der Unterabtastung eine Vorlage im Format A 4 in der Längsrichtung mit einer Lesezeilendichte von 16 Zeilen/mm abgetastet. In der Hauptabtastrichtung hat der Leser ein Auflösungsvermögen von 16 Bildelementen/mm. Die Anzahl der für eine Zeile in der Hauptabtastrichtung ausgegebenen Bits beträgt 3360, während in der Hauptabtastrichtung bei der Unterabtastung 4752 Zeilen abgetastet werden.

Damit wird in Zeileneinheiten die Vorlage gelesen, um Bildsignale mit Pegeln zu erzeugen, die den jeweiligen Dichten des Vorlagenbilds entsprechen.

Der Leser weist ferner einen Sensor 208 zum Erfassen des Beginns des Vorlagenlesens und einen Sensor 209 zum Erfassen der Beendigung des Vorlagenlesens auf. Diese Sensoren weisen jeweils Fotounterbrecher bzw. Lichtschranken auf und werden jeweils mittels eines an dem ersten Spiegel 203 angebrachten (nicht gezeigten) Betätigungsglieds geschaltet. Wenn der erste Spiegel 203 an der dem Sensor 208 bzw. 209 entsprechenden Stelle steht, erzeugt der Sensor 208 bzw. 209 ein Ausgangssignal.

Wenn die Vorlage gelesen ist, werden die Spiegel und die Lichtquelle mit hoher Geschwindigkeit in die durch die ausgezogenen Linien dargestellten Stellungen zurückgebracht.

Die Fig. 2 ist ein Schaltbild einer Treiberstufe für die in Fig. 1 gezeigte Ladungskopplungsvorrichtung (CCD) 207. Die Ladungskopplungsvorrichtung 207 ist das gleiche fotoelektrische Wandlerelement wie das in Fig. 1 gezeigte. Ein Quarzoszillator 901 erzeugt ein Taktsignal CLK als Bezugssignal für das Lesen des Bilds. Das von dem Quarzoszillator 901 erzeugte Taktsignal wird von einem Zähler 902 gezählt. Im Ansprechen auf einen Schiebeimpuls SFP bzw. 907 erzeugt der Zähler 902 ein Ausgangssignal VEN bzw. 908 hohen Pegels, wobei der Zähler zugleich das Zählen des Taktsignals beginnt. Wenn der Zähler 902 die Bildelementeanzahl für eine einzelne Zeile (mit 3360 Bildelementen bei diesem Ausführungsbeispiel) gezählt hat, nimmt das Ausgangssignal 908 den niedrigen Pegel an. Das Ausgangssignal 908 gibt die Dauer der Ausgabe der Bildsignale für eine jeweilige Zeile wieder und wird als Videofreigabesignal VEN (Horizontalsynchronisiersignal) verwendet, das nachfolgend beschrieben wird.

Ein Analog-Digital- bzw. A/D-Wandler 904 setzt ein durch ein Bildsignal von der Ladungskopplungseinrichtung dargestelltes analoges Eingangssignal mit einem Pegel, der jeweils der Dichte eines Bildpunkts entspricht, in ein digitales 4-Bit-Signal (für 16 Gradationsstufen) um. Der A/D-Wandler 904 weist vier Vergleicher auf, die das Signal aus der Ladungskopplungsvorrichtung 207 jeweils mit mittels Widerständen R geteilten Spannungen vergleicht und Ausgangssignale (Bits) D₀ bis D₃ abgibt. Das digitale 4-Bit-Signal aus dem A/D-Wandler 904 wird durch Vergleichen des digitalen Signals mit einem festen Schwellenwert oder unter Verwendung eines Dither-Schemas zur Halbtonreproduktion einer Binärcodierung unterzogen. Die Binärcodierung des digitalen 4-Bit-Signals erfolgt mittels einer Binärcodierschaltung 905. Das binär codierte Signal wird mittels einer Synchronisierschaltung 906 mit dem Taktsignal CLK synchronisiert, wodurch ein serielles Signal erhalten wird. Das serielle Signal ist ein binär codiertes Bildsignal.

Die Fig. 3 zeigt schematisch die Gestaltung der Ladungskopplungsvorrichtung 207. Die Ladungskopplungsvorrichtung 207 hat einen Ausgangstransistor 301, einen Speicherkondensator 303 zum Festhalten einer Ausgangsspannung und einen Rückstellschalter 302 zum Nachladen des Speicherkondensators 303.

Eine Bildempfangseinheit 306 hat Bildempfangselemente 1, 2, . . ., die jeweils einem einzelnen Bildelement entsprechen. Auf die Bildempfangseinheit fällt das von der Vorlage reflektierte Licht. Die Lichtempfangselemente 1, 2, . . . werden entsprechend den Pegeln der Lichtintensität geladen. Die Ladungskomponenten der Lichtempfangselemente 1, 2, . . . werden in geradzahlige und ungeradzahlige Komponenten aufgeteilt, welche jeweils parallel zu Ladungskopplungs-Schieberegistern 304 bzw. 305 verschoben werden. Der Zeitpunkt des Verschiebens entspricht dem Zeitpunkt der Eingabe des Schiebeimpulses SFP bzw. 907. Durch den Schiebeimpuls werden Schaltglieder 307 und 308 eingeschaltet.

Die auf parallele Weise in die Schieberegister 304 und 305 versetzten Komponenten werden durch Taktimpulse Φ 1 und Φ 2 aufeinanderfolgend gemäß der Darstellung in Fig. 3 nach links versetzt.

Die geradzahligen und die ungeradzahligen Komponenten werden abwechselnd dem Ausgangstransistor 301 zugeführt.

Die Fig. 4 zeigt eine Schaltung zum Erzeugen eines Vertikalsynchronisiersignals VSYNC aus den Ausgangssignalen der Sensoren 208 und 209 für das Erfassen des Beginns bzw. der Beendigung des Vorlagenlesens. In dieser Schaltung bilden zwei NAND-Glieder 403 und 404 ein bekanntes Flip-flop. Ein Eingang 401 des NAND-Glieds 403 ist mit dem Ausgang des Sensors 208 für das Erfassen des Beginns des Vorlagenlesens verbunden, während ein Eingang 402 des NAND-Glieds 404 mit dem Ausgang des Sensors 209 für das Erfassen der Beendigung des Vorlagenlesens verbunden ist. Ein Ausgangssignal 405 des Flip-flops 403 wird für die Zeitdauer zwischen dem Ausgangssignal des Sensors 208 und dem Ausgangssignal des Sensors 209 auf hohen Pegel geschaltet. Dieses Signal hohen Pegels ist Vertikalsynchronisiersignal VSYNC. Das heißt, das Vertikalsynchronisiersignal VSYNC wird zu Beginn des Lesens der Vorlage mittels der Ladungskopplungsvorrichtung 207 eingeschaltet und bei der Beendigung des Lesens eines einzelnen Bilds abgeschaltet. Bei diesem Ausführungsbeispiel wird das Vertikalsynchronisiersignal mittels der Sensoren für das Erfassen der Stellung eines Spiegels erzeugt, der während der Vorlagenabtastung bzw. des Lesens bewegt wird. Es kann jedoch irgendein anderes Verfahren herangezogen werden. Beispielsweise kann die Anzahl der Hauptabtastzeilen gezählt werden, nachdem die Ladungskopplungsvorrichtung 207 das Lesen der Vorlage begonnen hat, und das Vertikalsynchronisiersignal VSYNC erhalten werden, wenn der Zählstand einen vorbestimmten Wert erreicht (nämlich einen Wert, der dem Format der zu lesenden Vorlage entspricht).

Die Fig. 5 ist ein Schaltbild einer Komprimierschaltung für das Komprimieren des mittels des Lesers nach Fig. 1 gelesenen binär codierten Signals entsprechend der modifizierten Hufmann- bzw. MH-Codierung für das Erhalten eines MH-Codesignals.

Die Komprimierschaltung nimmt das Bildsignal VIDEO, das Taktsignal CLK, das Videofreigabesignal VEN und das Vertikalsynchronisiersignal VSYNC auf.

Mit dem Taktsignal werden D-Flip-flops 220 und 221 angesteuert. Das Videofreigabesignal VEN wird dem Flip-flop 220 zugeführt, dessen Q-Ausgangssignal dem Flip-flop 221 zugeführt wird. Daher wird das Videofreigabesignal VEN mittels des Flip-flops 220 um einen Taktimpuls und mittels des Flip-flops 221 um zwei Taktimpulse verzögert. Das Q-Ausgangssignal des Flip-flops 220 und ein -Ausgangssignal des Flip-flops 221 werden einem NAND-Glied 226 zugeführt, wodurch die Vorderflanke des Videofreigabesignals VEN erfaßt wird. An der Vorderflanke des Videofreigabesignals VEN nimmt das Ausgangssignal des NAND-Glieds 226 den niedrigen Pegel an. Wenn von dem NAND-Glied 226 das Signal niedrigen Pegels abgegeben wird, ist das Bildsignal VIDEO für eine einzelne Zeile eingegeben. Daher wird das Ausgangssignal niedrigen Pegels des NAND-Glieds 226 als EOL-Erfassungssignal bezeichnet.

Mit dem Taktsignal CLK werden ferner Flip-flops 222 und 224 angesteuert. Das Flip-flop 222 nimmt das Bildsignal VIDEO auf, während das Flip-flop 224 das Q-Ausgangssignal des Flip-flops 222 über ein UND-Glied 223 aufnimmt.

Das Bildsignal VIDEO wird durch das Flip-flop 222 um einen Taktimpuls und durch das Flip-flop 224 um zwei Taktimpulse verzögert. Das Q-Ausgangssignal des Flip-flops 222 und das Q-Ausgangssignal des Flip-flops 224 werden einem Exklusiv-ODER- bzw. Antivalenzglied 225 zugeführt, um damit einen Übergangspunkt bzw. Wechsel von einer Weißkomponente auf eine Schwarzkomponente und umgekehrt zu erfassen. Auf die Erfassung des Wechsels hin nimmt das Ausgangssignal des Antivalenzglieds 225 den hohen Pegel an. Dieses Signal hohen Pegels wird als Wechselerfassungssignal bezeichnet.

Durch das Taktsignal CLK erfolgt eine Verschiebung in einem 8-Bit-Schieberegister 218. Das Schieberegister 218 nimmt das Vertikalsynchronisiersignal VSYNC auf, welches an Ausgängen QA bis QH um 8 Taktimpulse verzögert wird. Das Ausgangssignal QA des Schieberegisters 218 wird über einen Inverter 240 einem Eingang eines NAND-Glieds 219 zugeführt. Das Ausgangssignal QE des Schieberegisters 218 wird dem anderen Eingang des NAND-Glieds 219 zugeführt. Auf das Abfallen des Vertikalsynchronisiersignals VSYNC hin wird das Ausgangssignal des NAND-Glieds 219 für die Dauer von 5 Taktimpulsen auf dem niedrigen Pegel gehalten. Dieses Ausgangssignal niedrigen Pegels gibt den Zeitpunkt der Beendigung des Bildsignals VIDEO für eine einzelne Seite wieder, wodurch ein Signal RTC gesteuert wird, welches das Ende des Bilds einer Seite anzeigt.

4-Bit-Zähler 211, 212 und 213 sind zum Bilden eines 12-Bit-Zählers in Reihe geschaltet. Der 12-Bit-Zähler wird als Lauflängen- bzw. Folgelängenzähler zum Zählen des Taktsignals CLK bezeichnet. Das wertniedrigste Bit (LSB) des Zählers 211 wird auf den logischen Pegel "1" eingestellt.

Ausgangssignale QA bis QD des Zählers 211, Ausgangssignale QA und QB des Zählers 212, Ausgangssignale QA und QD des Zählers 213, durch das Invertieren der Ausgangsignale QB und QC des Zählers 213 erhaltene Ausgangssignale und und ein invertiertes Signal aus dem Wechselerfassungssignal des Antivalenzglieds 225 werden einem NAND-Glied 210 zugeführt. Wenn der Zählstand des 12-Bit-Zählers "101111111111", nämlich 2559 erreicht, nimmt das Ausgangssignal des NAND-Glieds 210 den niedrigen Pegel an. Das Signal niedrigen Pegels des NAND-Glieds 210 wird als "2560"-Erfassungssignal bezeichnet.

4-Bit-Zähler 214, 215 und 216 sind zum Bilden eines 12-Bit-Zählers in Reihe geschaltet. Dieser 12-Bit-Zähler wird als Zeilenzähler für das Zählen des Taktsignals CLK bezeichnet. Der Zeilenzähler kann bis zu einem Wert zählen, der um "1" größer ist als die Anzahl der Bildelemente einer Zeile (nämlich 3360). Dies geschieht dadurch, daß der Zeilenzähler die gleiche Zählung wie die Folgelängenzähler ausführt, der Folgelängenzähler aber mit "1" beginnt. Wenn die Taktimpulse (3360) für eine einzelne Zeile gezählt sind, gibt der Zähler 216 ein Übertragungssignal RC ab. Dieses Übertragungssignal wird Zeilenendsignal genannt. Mit dem Zeilenendsignal werden die Zähler 214 bis 216 gelöscht.

Ein Negativlogik- bzw. Inversionseingang-ODER-Glied 217 steuert das Erzeugen eines MH-Codesignals. Dem ODER-Glied 217 werden fünf Arten von Eingangssignalen zugeführt: (1) das "2560"-Erfassungssignal aus dem NAND-Glied 210, (2) das invertierte Signal aus dem Wechselerfassungssignal des Antivalenzglieds 225, (3) das EOL-Erfassungssignal des NAND-Glieds 226, (4) das Zeilenendsignal des Zeilenzählers und (5) das Ausgangssignal niedrigen Pegels des NAND-Glieds 219. Wenn irgendeines der Eingangssignale des ODER-Glieds 217 niedrigen Pegels hat, gibt das ODER-Glied 217 ein Ausgangssignal niedrigen Pegels ab.

Durch das Ausgangssignal niedrigen Pegels aus dem ODER-Glied 217 wird der Zählstand des Folgelängenzählers gelöscht. Das heißt, der Folgelängenzähler wird in einem der folgenden Fälle gelöscht: Wenn ein Wechsel des Bildsignals erfaßt wird, wenn das Zeilenendsignal oder das Videofreigabesignal VEN ansteigt, wenn das Vertikalsynchronisiersignal VSYNC ansteigt oder wenn eine zusammenhängende Weiß- oder Schwarz-Folge die Länge von 2560 Bits erreicht. Das Signal niedrigen Pegels aus dem ODER-Glied 217 bewirkt an Registern 231 bis 234 die Aufnahme von Daten auf die nachstehend beschriebene Weise.

Die Register 231 bis 234 sind jeweils FIFO-Register, bei denen zuerst eingegebene Daten zuerst ausgegeben werden bzw. die Durchlauf-Aufeinanderfolge unverändert bleibt. Die Register 231 bis 234 nehmen im Ansprechen auf das Ausgangssignal niedrigen Pegels aus dem ODER-Glied 217 die jeweils an Eingängen D₀ bis D₃ zugeführten Daten auf und geben die Daten im Ansprechen auf ein nachfolgend erläutertes Signal UNCK ab. Die Register 232 bis 234 nehmen die parallelen 12-Bit-Zählstandsdaten aus dem Folgelängenzähler auf. Das heißt, die Register 232 bis 234 nehmen eine Folgelänge auf, die zu dem Zeitpunkt erreicht ist, an dem das Ausgangssignal des ODER-Glieds 217 auf den niedrigen Pegel geschaltet wird. Das Register 231 nimmt an seinem Eingang D₀ das Ausgangssignal eines ODER-Glieds 241, an seinem Eingang D₁ das Q-Ausgangssignal des Flip-flops 224 und an seinem Eingang D₃ das Ausgangssignal eines NAND-Glieds 227 (über ein Flip-flop 242) auf.

Das ODER-Glied 241 gibt ein Ausgangssignal hohen Pegels im Ansprechen auf ein Ausgangssignal niedrigen Pegels aus dem NAND-Glied 219 oder ein Ausgangssignal niedrigen Pegels aus dem NAND-Glied 226 (nämlich das EOL-Erfassungssignal) ab. Das Signal hohen Pegels aus dem ODER-Glied 241 wird über einen Ausgang Q₀ des Registers 231 zu einem Eingang eines Puffers 235 übertragen, wodurch der Puffer 235 in einen nachfolgend erläuterten Einschaltzustand für das Erzeugen eines EOL-Codesignals geschaltet wird.

Durch das EOL-Erfassungssignal aus dem NAND-Glied 226 kann ein einzelnes EOL-Codesignal erzeugt werden. Das Signal niedrigen Pegels aus dem NAND-Glied 219 bewirkt das Erzeugen eines EOL-Codesignals mit 5 Codeblöcken. Ein zusammenhängendes Signal aus einer Vielzahl von EOL-Codesignalen bildet das RTC-Signal, welches das Ende des Bildsignals VIDEO für eine Seite anzeigt. Daher wird durch das EOL-Codesignal über 5 Codeblöcke das RTC-Signal gebildet.

Durch den Anstieg des Videofreigabesignals VEN wird das einzelne EOL-Codesignal als Horizontalsynchronisiersignal für das Bildsignal VIDEO erzeugt. Durch das Abfallen des Vertikalsynchronisiersignals VSYNC wird das 5fache EOL-Codesignal, nämlich das RTC-Signal erzeugt. Daher wird das EOL-Codesignal genau zu Beginn einer Bildzeile erzeugt und auch das RTC-Signal genau am Ende einer Seite erzeugt. Dieser Vorgang ist auf genaue Weise mit dem Bildlesevorgang einer Eingabevorrichtung (wie beispielsweise eines Lesers) für die Aufnahme des zu komprimierenden Bildsignals synchronisiert. Auf das Lesen eines Bilds hin werden das EOL-Codesignal und das RTC-Signal gleichzeitig erzeugt.

Das Eingangssignal an dem Eingang D₁ des Registers 231, nämlich das Q-Ausgangssignal des Flip-flops 224 bildet ein B/-Signal, welches anzeigt, daß das eingegebene Bildsignal eine Schwarzkomponente oder eine Weißkomponente darstellt. Wenn das B/-Signal den hohen Pegel hat, zeigt es die Schwarzkomponente an. Wenn jedoch das B/-Signal niedrigen Pegel hat, stellt es die Weißkomponente dar. Das Eingangssignal an dem Eingang D₁ wird an einem Ausgang Q₁ abgegeben und dem Puffer 235 zugeführt.

Das NAND-Glied 227 nimmt die Ausgangssignale QA bis QD des Zählers 211 in dem Folgelängenzähler, die Ausgangssignale QA und QB des Zählers 212 in dem Folgelängenzähler und das invertierte Wechselerfassungssignal auf. Wenn alle Eingangssignale den logischen Pegel "1" haben, wird von dem NAND-Glied 227 über das Flip-flop 242 ein Ausgangssignal niedrigen Pegels dem Eingang D₃ des Registers 231 zugeführt. Wenn alle wertniedrigen 6 Bits der 12-Bit-Zähldaten den logischen Pegel "1" haben, nämlich die Folgelänge "63" beträgt, wird daraus ermittelt, daß die Folgelänge länger als "63" wird. Daher muß bei dem Wechseln des Ausgangssignals des NAND-Glieds 227 auf den niedrigen Pegel ein Umbruch-Codesignal bzw. Zusammensetz- oder Anschlußcodesignal erzeugt werden. Das Ausgangssignal des NAND-Glieds 227 bildet ein /T-Signal, welches bei niedrigem Pegel ein Anschlußcodesignal und bei hohem Pegel ein Abschlußcodesignal darstellt. Das /T-Signal wird durch das Flip-flop 242 um einen Taktimpuls verzögert, wonach das verzögerte Signal aus dem Register 231 dem Puffer 235 zugeführt wird.

Wenn der Schalteingang auf niedrigen Pegel gelegt wird, werden von dem Puffer 235 die Ausgangssignale der vier FIFO-Register 231 bis 234 zwischengespeichert. Bei dem Erzeugen des EOL-Codesignals wird jedoch der Eingang des Puffers 235 auf den hohen Pegel geschaltet, so daß alle Ausgangssignale A₀ bis A₁₁ desselben auf den logischen Pegel "1" geschaltet werden. Das Signal hohen Pegels an dem Eingang des Puffers 235 ist gemäß der vorangehenden Beschreibung durch das Q₀-Ausgangssignal des Registers 231 gebildet.

Zum Erzeugen der MH-Codesignale und zum Zusammensetzen der effektiven Codelänge dient ein Festspeicher (ROM) 236. Der Festspeicher 236 speichert MH-Codesignale für jeweilige Folgelängen von Weißfolgen und Schwarzfolgen. Der Festspeicher 236 wird durch die Folgelängendaten, das /T-Signal, das B/-Signal und das EOL-Ausgangssignal (die EOL-Kennung) adressiert, die von den Registern 231 bis 234 abgegeben und über den Puffer 235 zugeführt werden; dabei werden die jeweils entsprechenden MH-Codesignale ausgelesen. Gemäß der vorangehenden Beschreibung werden dann, wenn das EOL-Codesignal erzeugt werden muß, durch das Eingangssignal an dem Eingang des Puffers 235 alle Ausgangssignale A₀ bis A₁₁ desselben auf den logischen Pegel "1" geschaltet. Durch die alle auf den logischen Pegel "1" geschalteten Ausgangssignale A₀ bis A₁₁ können aus dem Festspeicher 236 die EOL-Codesignale ausgelesen werden.

Die Ausgangssignale des Festspeichers 236 werden über Puffer 237 und 238 zu einer Bündelungsschaltung 239 übertragen. Die Bündelungsschaltung 239 ist eine 16-Bit-Bündelungsschaltung für das Umsetzen einer MH-Codesignalfolge mit unendlicher bzw. unbestimmter Länge in Datenfolgen bzw. Datenblöcke mit jeweils einer vorbestimmten Länge (nämlich mit 16 Bits). Die zusammengefaßten Datenblöcke mit der vorbestimmten Länge werden als parallele Daten abgegeben. In der Bündelungsschaltung 239 wird das Signal UNCK dann erzeugt, wenn das Zusammensetzen der 16 Bits abgeschlossen ist bzw. das nächste MH-Codesignal benötigt wird, wobei die Datenabgabe aus den Registern 231 bis 234 hervorgerufen wird, wodurch über den Puffer 235 der Festspeicher 236 adressiert wird.

Es wird nun die Funktionsweise der in Fig. 5 gezeigten Schaltung beschrieben. Das Datenformat bei dem MH-Codiersystem ist in Fig. 6 (2) gezeigt. Im einzelnen werden die die Bilddaten darstellenden MH-Codesignale zusammenhängend bzw. fortgesetzt in Zeileneinheiten übertragen. Zwischen die Zeileneinheiten wird das EOL-Codesignal eingefügt, um damit die Grenze zwischen den Zeilen anzuzeigen. An die MH-Codesignale für n-Zeilen einer Seite wird das RTC-Signal angefügt, das ein zusammenhängendes Signal aus mehreren EOL-Codesignalen ist. Daher empfängt die Empfangsstation, nämlich der Dekodierprozessor die übertragenen Daten synchron gemäß dem EOL-Codesignal. Der Dekodierprozessor kann eine Grenze zwischen Bildern aus dem RTC-Signal ermitteln. Die Fig. 6 (1) zeigt das Vertikalsynchronisiersignal, das die Dauer der MH-Codesignale für eine einzelne Seite anzeigt.

Die Fig. 7 zeigt ein Bildsignal VIDEO für eine einzelne Zeile, deren 3360 Bits aus 515 Bits Weißkomponente, 515 Bits Schwarzkomponente und 2330 Bits Weißkomponente zusammengesetzt sind. Die Fig. 7 (1) zeigt das Videofreigabesignal VEN, das zu Beginn der 3360 Bits des Einzelzeilenbilds auf den hohen Pegel geschaltet wird und am Ende des Einzelzeilenbilds abgeschaltet wird.

An der Vorderflanke des Videofreigabesignals VEN wird von dem NAND-Glied 226 gemäß Fig. 5 das EOL-Erfassungssignal nach Fig. 7 (3) erzeugt. Durch einen Wechsel des Bildsignals von der Weißkomponente zur Schwarzkomponente und umgekehrt wird von dem Antivalenzglied 225 nach Fig. 5 das Wechselerfassungssignal gemäß Fig. 7 (4) erzeugt. Das Zeilenendsignal nach Fig. 7 (5) ist mit dem Ende der 3360 Bits des Bildsignals für die einzelne Zeile synchronisiert und wird von dem Zeilenzähler nach Fig. 5 erzeugt.

Im Ansprechen auf das EOL-Erfassungssignal wird das EOL-Codesignal erzeugt. Gemäß der vorstehenden Beschreibung wird durch das Wechselerfassungssignal und das Zeilenendsignal das der Folgelänge zu einem gegebenen Zeitpunkt entsprechende MH-Codesignal erzeugt.

Die Fig. 8 veranschaulicht einen Fall, bei dem das Bild einer Zeile mit 3360 Bits ein Weißbild ist. Nach Fig. 8 werden das EOL-Erfassungssignal und das Zeilenendsignal auf die gleiche Weise wie gemäß Fig. 7 erzeugt. Da jedoch in dem Bildsignal VIDEO kein Wechsel auftritt, wird kein Wechselerfassungssignal erzeugt. Es wird kein MH-Codesignal mit einem Wechselpunkt innerhalb der einen Zeile erzeugt. Daher wird das MH-Codesignal für das Einzelzeilenbild erst erzeugt, wenn das Zeilenendsignal nach Fig. 8 (5) erzeugt wird. Zu diesem Zeitpunkt muß eine Anzahl von MH-Codesignalen erzeugt werden (nämlich zwei Anschlußcodesignale und ein Abschlußcodesignal). Infolgedessen wäre die Komprimiereinrichtung bei dem Erzeugen des Zeilenendsignals überlastet.

In diesem Fall wird das "2560"-Erfassungssignal aus dem NAND-Glied 210 dazu verwendet, zwangsweise auf das Erzeugen von 2560 Bits für die Bildelemente hin ein MH-Codesignal auch dann zu erzeugen, wenn über eine lange Zeitdauer im Bild kein Wechsel erfaßt wurde; dadurch wird die Belastung bei der Erzeugung des MH-Codesignals herabgesetzt. Die Fig. 9 veranschaulicht einen Fall, bei dem das "2560"-Erfassungssignal eingesetzt wird. Das EOL-Erfassungssignal nach Fig. 9 (3) und das Zeilenendsignal nach Fig. 9 (6) werden auf die gleiche Weise wie nach Fig. 8 erzeugt. Abweichend von dem Fall gemäß Fig. 8 wird innerhalb der einen Zeile das "2560"-Erfassungssignal gemäß Fig. 9 (5) erzeugt. Auf die Erzeugung des "2560"-Erfassungssignals hin wird das MH-Codesignal erzeugt, das der Folgelänge 2560 Bit entspricht. Danach wird auf das Erzeugen des Zeilenendsignals hin das MH-Codesignal erzeugt, das der Folgelänge 800 Bit entspricht. Auf diese Weise wird selbst dann, wenn über eine lange Zeitdauer kein Wechselerfassungssignal erzeugt wird, die Erzeugung der MH-Codesignale nicht zusammengelegt, so daß diese zeitlich aufgeteilt erzeugt werden können. Die Fig. 9 veranschaulicht den Fall, daß alle Bildelemente für die eine Zeile Weiß- oder Schwarzbildelemente sind. Das der Folgelänge 2560 Bit entsprechende MH-Codesignal kann jedoch auf die Erzeugung des "2560"-Erfassungssignal hin auch dann erzeugt werden, wenn das Weißbild oder das Schwarzbild über 2560 Bits hinaus fortdauert. Wenn danach ein Wechsel erfaßt wird, wird das der restlichen Folgelänge entsprechende MH-Codesignal erzeugt.

Die Fig. 10 veranschaulicht einen Fall, bei dem das Bildsignal VIDEO aus dem Leser mit einem Schwarzbild beginnt. Die 3360 Bits des Bilds der einen Zeile enthalten 515 Bits für "Schwarz", 515 Bits für "Weiß" und 2330 Bits für "Schwarz". Damit ist die Verteilung von "Weiß" und "Schwarz" nach Fig. 7 umgekehrt.

Die MH-Codesignale werden aufeinanderfolgend erzeugt, beginnend mit einem Codesignal, das die Folgelänge 515 Bit für das Schwarzbild darstellt. Gemäß den CCITT-Empfehlungen muß eine Zeile jeweils mit einem Weiß-MH-Codesignal beginnen.

In diesem Fall wäre es natürlich, dem Schwarzbild mit der Folgelänge 515 Bits ein Weißbild mit der Folgelänge 0 Bit voranzusetzen.

Wenn jedoch der Anfangswert des Folgelängenzählers auf "0" eingestellt wird und das der Folgelänge 0 Bit entsprechende MH-Codesignal erzeugt wird, wird damit der Schaltungsaufwand erhöht, was häufig zu Schwierigkeiten führt. Im allgemeinen beträgt eine kürzeste Folgelänge für Weiß- oder Schwarzbilder ein Bit. Eine Folgelänge von mehr als 1 Bit ist häufiger.

Zur Vereinfachung der Schaltungsanordnung und zur Verringerung der Schaltungsabmessungen wird gemäß Fig. 5 der Anfangswert des Folgelängenzählers konstant auf den logischen Pegel "1" eingestellt. Aus den ersten 515 Bits der Folgelänge des Schwarzbilds wird das erste Einzelbit zu einer Folgelänge "1" eines Weißbilds umgesetzt. Daher muß kein MH-Codesignal für ein Weißbild mit der Folgelänge "0" eingefügt werden.

In diesem Fall wird das erste Bit der Schwarzbilddaten in ein solches für Weißbilddaten umgesetzt. Selbst wenn das erste einzelne Bit aus den 3360 Bits einer einzelnen Zeile ein Weißbild darstellt, entsteht dadurch keine Störung des an einem Bildschirm reproduzierten Bilds. Praktisch tritt das erste Bit an dem Bildschirm bzw. der Reproduktionsfläche nicht in Erscheinung, da es außerhalb des nutzbaren Bildbereichs liegt und damit irgendwelche praktischen Probleme ausgeschaltet sind.

Das vorstehend erläuterte Schema wird mittels des UND-Glieds 223 nach Fig. 5 erreicht. Durch das EOL-Erfassungssignal aus dem NAND-Glied 226 wird das Ausgangssignal des Flip-flops 222 so geschaltet, daß es für die Dauer eines Taktimpulses zwangsweise auf den niedrigen Pegel für das Weißbild gesetzt wird. Der Eingang A des Zählers 211 nach Fig. 5 wird auf den hohen Pegel gelegt, so daß beständig der Anfangswert des Folgelängenzählers auf "1" eingestellt wird. Damit tritt bei diesem Ausführungsbeispiel kein Zählstand "0" in dem Zähler auf, so daß kein MH-Codesignal für ein Weißbild mit der Folgelänge "0" erzeugt wird.

Die erfindungsgemäße Komprimiereinrichtung wurde als Beispiel anhand eines Faksimilesystems erläutert. Diese erfindungsgemäße Komprimiereinrichtung kann jedoch auch zu einer anderen Datenkomprimierungsverarbeitung in einer elektronischen Datei oder dergleichen angewandt werden. Hinsichtlich des Codiersystems besteht keine Einschränkung auf das MH-Codieren; vielmehr können gleichartige Komprimiersysteme angewandt werden.

Wenn ein Bild mit einer verhältnismäßig langen Folgelänge komprimiert werden soll, können die komprimierten Codesignale unter zeitlicher Aufteilung erzeugt werden, so daß die Datenkomprimierung nicht auf einen bestimmten vorgegebenen Zeitpunkt zusammenfällt.

Darüber hinaus muß selbst dann, wenn eine Zeile mit einem Schwarzbild beginnt, kein einem Weißbild mit der Folgelänge "0" entsprechendes MH-Codesignal erzeugt werden. Vielmehr kann ein einfaches MH-Codesignal zu Beginn der einzelnen Zeile erzeugt werden.

Ein Zeilenrand-Codesignal und ein Seitenrand-Codesignal, die den komprimierten Codesignalen aus den Bilddaten hinzuzufügen sind, werden synchron mit den zu komprimierenden eingegebenen Bilddaten erzeugt, wodurch eine Echtzeit-Komprimierung unter hoher Geschwindigkeit erzielt wird.

Claims (6)

1. Bilddaten-Komprimiereinrichtung mit
einer Eingabeeinrichtung zum Eingeben von Binärsignalen, die Bilddaten in Zeileneinheiten repräsentieren und darstellen, ob die Bildelemente jeweils weißen oder schwarzen Bildelementen entsprechen,
einer Zähleinrichtung zum Zählen der Anzahl kontinuierlich aufeinanderfolgender, über die Eingabeeinrichtung in Form von Binärsignalen eingegebener weißer und schwarzer Bildelemente,
einer Erfassungseinrichtung zum Ermitteln eines Farbübergangspunkts bezüglich der über die Eingabeeinrichtung eingegebenen Binärsignale,
einer Einrichtung zum Erkennen der Beendigung der über die Eingabeeinrichtung erfolgenden Eingabe der Binärsignale einer Zeileneinheit,
einer Ermittlungseinrichtung, über die ermittelbar ist, daß der Zählstand der Zähleinrichtung einen vorbestimmten Wert erreicht hat, und
einer Komprimiereinrichtung zum Erzeugen eines oder mehrerer den Zählstand der Zähleinrichtung darstellender komprimierter Bildcodes variabler Länge dann, wenn der Farbübergangspunkt durch die Erfassungseinrichtung erfaßt oder die Beendigung der Eingabe der Binärsignale einer Zeileneinheit mittels der Erkennungseinrichtung erkannt oder durch die Ermittlungseinrichtung ermittelt wird, daß der Zählabstand der Zähleinrichtung den vorbestimmten Wert erreicht hat,
dadurch gekennzeichnet,
daß die Komprimiereinrichtung Bildcodes variabler Länge erzeugt und eine Registereinrichtung (232, 233, 234) zum Empfangen des Zählstands der Zähleinrichtung (211, 212, 213) sowie eine Generatoreinrichtung (236) zum Erzeugen der komprimierten Bildcodes variabler Länge auf der Basis des von der Registereinrichtung (232, 233, 234) zugeführten Zählstands aufweist,
daß die Registereinrichtung (232, 233, 234) den Zählstand der Zähleinrichtung (211, 212, 213) dann empfängt und der Zählstand der Zähleinrichtung (211, 212, 213) dann gelöscht wird, wenn die Erfassungseinrichtung (222, 224, 225) den Farbübergangspunkt erfaßt oder die Erkennungseinrichtung (214, 215, 216) die Beendigung der Eingabe der Binärsignale einer Zeileneinheit erkennt oder die Ermittlungseinrichtung (210) ermittelt, daß der Zählstand der Zähleinrichtung (211, 212, 213) den vorbestimmten Wert erreicht hat, und
daß der von der Generatoreinrichtung (236) erzeugte komprimierte Bildcode jeden der sequentiell von der Registereinrichtung (232, 233, 234) zugeführten Zählstände repräsentiert.

2. Bilddaten-Komprimiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingabevorrichtung (Fig. 1) eine Lesevorrichtung zum Lesen eines Vorlagenbilds in Zeileneinheiten aufweist.

3. Bilddaten-Komprimiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Zeilensynchronisiersignal (VEN) die Dauer der Eingabe der Bilddaten für eine Zeile aus der Eingabevorrichtung angibt (Fig. 2).

4. Bilddaten-Komprimiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Seitensynchronisiersignal (VSYNC) die Dauer der Eingabe der Bilddaten für eine Seite aus der Eingabevorrichtung angibt (Fig. 4).

5. Bilddaten-Komprimiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Generatoreinrichtung (236) eine Speichervorrichtung aufweist, die durch den in der Registereinrichtung (232, 233, 234) gespeicherten Zählstand der Zähleinrichtung (211, 212, 213) adressiert wird, um ein entsprechendes komprimiertes Bildcodesignal zu erzeugen.

6. Bilddaten-Komprimiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Umsetzvorrichtung (223) zum Umsetzen des jeweils ersten Bildelements einer Zeile in ein Weiß-Bildelement vorhanden ist.