DE3329072A1 - Verfahren zur herstellung eines halbleiterelementes - Google Patents

Verfahren zur herstellung eines halbleiterelementes

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Description

Verfahren zur Herstellung eines Halbleiterelementes
BESCHREIBUNG
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterelementes. Insbesondere betrifft die Erfindung eine Verbesserung eines Verfahrens zum Bilden eines Feinmusters wie z.B. Elektroden und Verbindungen in einem HaIbleiterelement.
Bisher wurden ein chemisches Ätzverfahren, wie z.B. ein Naßätzverfahren mit einer Maske eines Fotoresists und ähnlichem und ein Plasmaätzverfahren zur Bildung von Elektroden und Verbindungen in einem Halbleiterelement weit benutzt. Andererseits wurde zum Befriedigen einer kürzlich aufgetretenen Anforderung nach Verfeinerung eines Musters ein physikalisches Verfahren wie Ionenätzen zum Ermöglichen eines Feinverfahrens anstelle des oben beschriebenen chemischen Ätzprozesses benutzt, oder eine Kombination des physikalischen Verfahrens mit dem chemischen Ätzverfahren.
Das physikalische Ätzen hat den Vorteil, daß es zur Bildung eines Feinmusters geeignet ist und daß eine Endgröße leicht gesteuert werden kann, da das Ätzen in einer Richtung nahezu senkrecht zu einer zu bearbeitenden Oberfläche vorgenommen wird und nicht in lateraler Richtung. Andererseits treten eine Reihe von Problemen auf, wenn eine fertiggestellte
Form oder Konfiguration schärfer wird.
Fig. IA bis ID sind Querschnitte, die zur Erklärung eines herkömmlichen physikalischen Ätzverfahrens den Zustand von wesentlichen Schritten zeigen. Zuerst wird, wie in Fig. IA gezeigt, ein Siliziumoxidfilm 2 auf einem Siliziumsubstrat gebildet und dann ein ungefähr 0,5 μΐη dickes polykristallines Silizium (im folgenden als "Polysilizium" bezeichnet) als Verbindungsmaterial auf der ganzen Oberfläche des Siliziumoxidfilmes 2 gebildet. Dann wird eine Fotoresist-Maske von gewünschter Form auf dem Polysilizium 3 zum Ätzen des Polysiliziumfilmes 3 in ein gewünschtes Muster gebildet. Anschließend wird zwischen parallelen Elektroden in der Atmosphäre eines Plasmas wie z.B. C0F0 ein Ätzprozeß durchgeführt. Als Ergebnis wird, wie in Fig. IB gezeigt, ein Verbindungsmuster des Polysiliziums 3 in gewünschter Größe mit guter Präzision gebildet. Danach wird eine Fotoresist-Maske 4 entfernt. Darauf wird, wie in Fig. IC gezeigt, ein isolierender Film 5 wie z.B. ein Siliziumoxidfilm auf dem Siliziumoxidfilm 2 und dem Polysilizium 3 mittels eines chemischen Dampfdeponierungsverfahrens (CVD) deponiert. Da jedoch die Form des Polysiliziums 3 in einem durch einen Pfeil in Fig. IC bezeichneten Pfeil scharfkantig wird, wird die Bedeckung in einem gestuften Teil des isolierenden Filmes 5 schlecht. Dadurch tritt, wie in Fig. ID gezeigt, falls eine Aluminiumverbindung 6 darauf gebildet wird, eine Unterbrechung der Aluminiumverbindung 6 in dem gestuften Teil auf, wie durch den Pfeil bezeichnet und ein Kurzschluß zwischen der Aluminiumverbindung 6 und dem Polysilizium 3 kann situationsbedingt als Folge eines kleinen Loches oder ähnlichem in dem gestuften Teil des isolierenden Filmes 5 bewirkt werden.
Auf diese Weise macht eine gewünschte Feinbearbeitung die Form des gestuften Teiles scharfkantig und infolgedessen kann die Feinbearbeitung nicht in Einklang mit dem Verlangen nach einer glatten Form des gestuften Teiles gebracht werden. Zusätzlich gibt es eine Reihe weiterer Probleme über die in Fig. IA bis ID gezeigten Beispiele hinaus. Die Gegenmaßnahme, diese Probleme in den Griff zu bekommen, ist, daß ein Phosphat-Silikatglas (PSG) -Film als isolierender Film 5 in dem Schritt der Fig. IC benutzt wird, so daß sein Rückfluß bei der Temperatur von über ICOO0C den gestuften Teil glatt macht. Jedoch hat dieses Verfahren den Nachteil, daß unnötige Rückdiffusion von Verunreinigungen infolge der Wärmebehandlung bei der hohen Temperatur auftritt, die die Struktur des Elementes gegenteilig beeinflußt und aus diesem Grunde wird die Wärmebehandlung bei hoher Temperatur nur begrenzt angewandt. Außerdem sollte, im Fall daß ein Metall mit niedrigem Schmelzpunkt, wie z.B. Aluminium, als Verbindung benutzt wird, ein isolierender Film auf dem Metall bei niedrigerer
Temperatur (z.B. unter 5000C) deponiert werden. Wie im vorhergehenden beschrieben wurde, gab es bisher keinen geeigneten Prozeß, um sicher eine Feinbearbeitung und eine Glättung des gestuften Teiles zu erreichen.
Infolgedessen ist es eine Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Halbleiterelementes zu schaffen, das eine gewünschte Feinbehandlung eines Musters und ähnlichem erreichen kann und auch eine Form eines gestuften Teiles in einer leitfähigen Schicht glatt macht.
Kurz gesagt richtet sich die gegenwärtige Erfindung auf ein
Verfahren zur Herstellung eines Halbleiterelementes, so daß, wenn ein vorbestimmtes Muster von einer ersten leitfähigen Schicht auf einem Halbleitersubstrat gebildet wird, ein physikalischer Ätzprozeß ausgeführt wird, so daß ein Querschnitt des Musters im wesentlichen senkrecht zu dem Halbleitersubstrat ist; nachdem eine erste isolierende Schicht über der ganzen oberen Oberfläche des Halbleitersubstrates einschließlich des Musters gebildet wurde, wird ein physikalischer Ätzprozeß auf die erste leitfähige Schicht angewandt bis das Substrat freigelegt ist, so daß ein Teil der ersten isolierenden Schicht in einem scharfkantigen gestuften Teil der Seitenoberfläche des Musters übrig bleibt, woraus ein glatter gestufter Teil in den Seitenoberflächen des Musters resultiert; darauf werden eine zweite isolierende Schicht und eine zweite leitfähige Schicht gebildet.
Deshalb kann erfindungsgemäß eine Seitenfläche eines Musters senkrecht zu einem Halbleitersubstrat ausgebildet werden, indem ein physikalisches Ätzverfahren auf eine erste leitfähige Schicht zur Bildung eines Musters angewandt wird, welches geeignet zur Bildung eines Feinmusters ist. Da die Scharfkantigkeit der Seitenflächen des Musters in einem gestuften Teil geglättet wird, werden dann darauf eine zweite isolierende Schicht und eine zweite leitfähige Schicht gebildet. So kann verhindert werden, daß die zweite leitfähige Schicht infolge der Scharfkantigkeit der ersten leitfähigen Schicht unterbrochen wird und ein Kurzschluß zwischen der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht wird verhindert. Als Ergebnis kann ein Halbleiterelement hoher Zuverlässigkeit erhalten werden.
Diese und weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung anhand der Figuren. Von den Figuren zeigen:
Fig. IA bis ID Querschnitte, die die Zustände bei den Verfahrensschritten für ein Halbleiterelement
mit einem konventionellen physikalischen Ätzprozeß zeigen;
Fig. 2A bis 2E Querschnitte, die die Zustände bei den erfindungsgemäßen Verfahrensschritten zeigen.
Fig. 2A bis 2E stellen Querschnitte dar, die die Zustände in wesentlichen Verfahrensschritten der Ausführungsform gemäß der Erfindung zeigen, bei denen die gleichen Bezugszeichen wie beim Stand der Technik gleiche oder ähnliche Teile bezeichnen. Die Verfahrensschritte in Fig. 2A und 2B sind exakt die gleichen wie jene in Fig.IA und IB. So wird ein Verbindungsmuster mit guter Präzision gebildet, indem ein physikalischer Ätzprozeß auf das Polysilizium 3 angewandt wird und die Fotoresist-Maske 4 entfernt wird. Danach wird, wie in Fig. 2C gezeigt, ein Siliziumoxidfilm 7 über der ganzen freigelegten oberen Oberfläche des Siliziumoxidfilmes
2 und des Polysiliziums 3 gebildet, der ungefähr 0,5 μ,ΐη Dicke aufweist, was ungefähr die gleiche Dicke ist wie die des Polysiliziums 3. Dann wird ein physikalischer Ätzprozeß zwischen parallelen Elektroden in einer Atmosphäre eines Plasmas von C FQ auf die ganze Oberfläche des Siliziumoxidfilmes 7 angewandt. In diesem Fall wird das Ätzen durchgeführt, bis der Siliziumoxidfilm 7 auf dem Polysilizium
3 oder der Siliziumoxidfilm 2 vollständig entfernt ist. Als Ergebnis wird, da die Dicke des Siliziumoxidfilmes 7 in einer Richtung senkrecht zur Oberfläche des Substrates
in einem gestuften Teil dick ist, ein Teil des Siliziumoxidfilmes 7a in dem gestuften Teil wie in Fig. 2D gezeigt übriggelassen, falls das Ätzen nur in einer Richtung senkrecht zu der Substratoberfläche fortschreitet. Die Form kann durch die Dicke des Polysiliziums 3, die Dicke des Siliziumoxidfilmes 7, ein Verfahren zur Bildung des Siliziumoxidfilmes 7 und ähnliches gesteuert werden. Auf diese Weise kann der Siliziumoxidfilm 7a so gebildet werden, daß er die scharfkantigen Seitenflächenteile des Polysiliziums 3 glättet.
Danach wird, wie in Fig. 2E gezeigt, ein isolierender Film 5 und Aluminiumverbindungen 6 darauf mit einem konventionellen Verfahren gebildet. Sogar in solch einem Fall tritt kein Problem wie Unterbrechung, Kurzschluß oder ähnliches in dem gestuften Teil auf. Obwohl hier eine spezielle Ausführungsform beschrieben wurde, ist die Erfindung nicht begrenzt auf diese spezielle Ausführungsform. Z.B. läßt sich die Erfindung direkt anwenden auf einen Fall, bei dem ein scharfkantiger gestufter Teil geglättet wird, der durch einen physikalischen Ätzprozeß auf einen Film aus leitfähigem Material erhalten wird. Andererseits kann ein scharfkantiger gestufter Teil wie z.B. ein Kontaktloch geglättet werden, indem die Seitenwände eines Oxidfilmes eines Kontaktteiles mit Metallverbindungsmaterial bedeckt werden. Im wesentlichen läßt sich die Erfindung im weitesten Sinne anwenden auf Fälle, bei denen die Zuverlässigkeit von oberen Schichtteilen verbessert werden soll, indem scharfkantig geformte Teile geglättet werden, unabhängig vom Material, Verfahren und ähnlichem.
Zusätzlich kann der Teil, der dem Verbindungspolysilizium 3 in der oben beschriebenen Ausführungsform entspricht,
alle Arten von Metallen mit niedrigem Schmelzpunkt oder hohem Schmelzpunkt oder Edelmetalle aufweisen und anstelle des Siliziumoxidfilmes 7 können andere isolierende Oxidfilme, Siliziumnitritfilm und beliebige andere isolierende Filme aus Nitrit benutzt werden.

Claims (3)

pn γ-Liu PATENTANWALT DiPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN FO 29-2817 P/M/hu Mitsubishi Denki Kabushiki Kaisha, Tokyo / Japan Verfahren zur Herstellung eines Halbleiterelementes PATENTANSPRÜCHE
1. Verfahren zur Herstellung eines Halbleiterelementes, gekennzeichnet durch folgende Schritte:
Bilden einer ersten leitfähigen Schicht (3) auf einem Halbleitersubstrat (1),
Bilden einer Maske eines vorherbestimmten Musters auf der ersten leitfähigen Schicht (3) und anschließendes physikalisches Ätzen der ersten leitfähigen Schicht so, daß die Seitenflächen des vorherbestimmten Musters im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates (1) sind, Bilden einer ersten isolierenden Schicht (7) über einer ganzen Oberfläche des Halbleitersubstrates (1) einschließlich der ersten leitfähigen Schicht (3) nach Entfernung der Maske
PATENTANWALT DIPL-PHYS. LUTZ H- PRÜFER ■ D-HOOO MÜNCHLN 9O · WIlLROID t RSTR. ft TEL, (OH&) 64Ο6-4 >
auf dem vorbestimmten Muster,
physikalisches "Ätzen der ersten isolierenden Schicht (7) bis das Halbleitersubstrat (1) in der ersten isolierenden Schicht (7), die direkt auf dem Halbleitersubstrat (1) gebildet ist, freigelegt ist, so daß ein Teil einer isolierenden Schicht (7a) im gestuften Teil der Seitenflächen der ersten leitfähigen Schicht (3) übrigbleibt, Bilden einer zweiten isolierenden Schicht (5) auf der ganzen oberen Oberfläche des Halbleitersubstrates (1) einschließlich der übrigbleibenden isolierenden Schicht (7a) und der ersten leitfähigen Schicht (3) des gebildeten Musters, und Bilden der zweiten leitfähigen Schicht (6) auf der ganzen oberen Oberfläche der zweiten isolierenden Schicht (5).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß die erste leitfähige Schicht Metall enthält.
3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß die erste leitfähige Schicht polykristallines Silizium enthält.
DE19833329072 1982-08-25 1983-08-11 Verfahren zur herstellung eines halbleiterelementes Ceased DE3329072A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0206481A2 (de) * 1985-05-07 1986-12-30 Hitachi, Ltd. Halbleiteranordnung mit Mehrschichtbedrahtung

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1213075A (en) * 1984-06-15 1986-10-21 Jacques S. Mercier Method for improving step coverage of dielectrics in vlsi circuits
DE3583472D1 (de) * 1984-08-28 1991-08-22 Toshiba Kawasaki Kk Verfahren zum herstellen einer halbleiteranordnung mit gateelektrode.
JPS61193454A (ja) * 1985-02-20 1986-08-27 Mitsubishi Electric Corp 半導体装置
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
JP7055087B2 (ja) * 2018-11-07 2022-04-15 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385432A (en) * 1978-05-18 1983-05-31 Texas Instruments Incorporated Closely-spaced double level conductors for MOS read only
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4368085A (en) * 1979-10-15 1983-01-11 Rockwell International Corporation SOS island edge passivation structure
US4413402A (en) * 1981-10-22 1983-11-08 Advanced Micro Devices, Inc. Method of manufacturing a buried contact in semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS-ERMITTELT *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0206481A2 (de) * 1985-05-07 1986-12-30 Hitachi, Ltd. Halbleiteranordnung mit Mehrschichtbedrahtung
EP0206481A3 (de) * 1985-05-07 1987-08-26 Hitachi, Ltd. Halbleiteranordnung mit Mehrschichtbedrahtung

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US4524508A (en) 1985-06-25

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