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Logikanalysator
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Die Erfindung betrifft einen Logikanalysator, dessen Eingangssignale
mit einem von einem Prüfling vorgegebenen Systemtakt abgetastet und in einen Speicher
eingetragen werden.
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Logikanalysatoren dienen dazu, den zeitlichen Verlauf von Signalen,
meistens von binären Signalen, zu erfassen und für eine Auswertung bereitzustellen.
Zum Prüfen von systemtaktgesteuerten Geräten, z. B. Mikroprozessoren, wird als Abtasttakt
für den Logikanalysator zweckmäßig der Systentakt des Prüflings verwendet, damit
die Ausgangssignale des Prüflings in bestimmten Arbeitsphasen aufgenommen werden.
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Häufig will man darüber hinaus wissen, welche.Sicherheit oder Zeitreserve
in einer bestimmten Ansteuerkonfiguration noch vorhanden ist bzw. in welchem zeitlichen
Abstand zu den durch den Systemtakt gegebenen Zeitpunkten eine bestimmte Signalkonfiguration
auftritt. Damit kann z. B.
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das Einschwingen von Signalen bezüglich des vorgeschriebenen Gültigkeitszeitpunktes
untersucht werden. Auch kann geprüft werfen, ob ein Bauelement hinsichtlich seiner
Arbeitsgeschwindigkeit richtig ausgewählt ist.
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Das Einschwingen der Signale und die Kontrolle ihrer Gültigkeit und
Richtigkeit während einer Systemtaktperiode kann mit den bekannten Logikanalysatoren
dadurch gepflift werden, daß die Signale des Prüflings nicht mit dem Systemtakf;
abgetastet werden, sondern mit einem davon unabhängigen, im allgemeinen intern erzeugten
Takt, dessen
Frequenz wesentlich höher als der Systemakt ist. Auch
könnten die Signale taktunabhängig bei Jedem Signalwechsel gespeichert werden. Beide
Möglichkeiten haben den Nachteil, daß die Auswertung der zum Systemtakt asynchron
aufgezeichneten Signalfolgen wegen der Ungewißheit der zeitlichen Lage der asynchronen
Abtastzeitpunkte bezüglich der synchronen Abtastzeitpunkte schwierig ist und nicht
automatisch ausgeführt werden kann.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Logikanalysator
zu schaffen, mit dem der Zustand der Eingangssignale zu bestimmten, in der Systemtaktperiode
liegenden Abtastzeitpunkten festgestellt werden kann.
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Diese Aufgabe wird gemäß der vorliegenden Erfindung mit der im kennzeichnenden
Teil des Anspruchs 1 angegebenen Maßnahme gelöst.
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Es werden also zusätzlich zum Systemtakt frei wählbare und zum Systemtakt
synchronisierte Abtastzeitpunkte erzeugt.
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Die abgetasteten Signale können abgespeichert und ausgewertet werden.
Die zusätzlich erzeugten Abtastzeitpuiikte können zeitlich äquidistant oder beliebig
gelegt werden, z. B. entsprechend den Herstellerangaben für den Prüling.
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Auch ist es möglich, zu den zusätzlich erzeugten Abtastzeitpunkten
Zeitfenster zu erzeugen, in denen die Eingangssignale aufgenommen werden, und zwar
entweder tak oder ereignisgesteuert. Man kann so in den interessierenden Zeitbereichen
die Eingangssignale mit hoher Auflösung aufnehmen, so daß nur interessierende Ereignisse
abgespeichert werden. Man kann auch so verfahren, daß die aufgenommenen Signale
mit dem jeweils davor aufgenommenen verglichen werden und nur bei einer Änderung
eine Abspeicherung erfolgt. Auch können Sollwerte, gegebenenfalls als Funktion der
Zeit, gespeichert und mit den jeweils aufgenornmenen verglichen werden. Nur bei
einer Abweiohng von
Soll- und Istwert erfolgt eine Abspeicherung.
Mit alledem soll nicht iur erreicht werden, daß Speicherplatz eingespart wird, sondern
daß die durch die zusätzlichen Abtastungen aufgenommene große Datenmenge auf die
wirklich interessierenden Daten reduziert wird. Zu demselben Zweck kann die Aufnahme
bzw. Abspeicherung von Signalen auf bestimmte Betriebsarten oder -phasen des Prüflings
beschränkt werden, z. B., wenn der Prüfling ein Speicher ist, auf eine oder mehrere
bestimmte Taktphasen beim Lesen.
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Anhand der Zeichnung werden im folgenden die Erfindung sowie weitere
Ausgestaltungen und Ergänzungen näher beschrieben urd erläutert.
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Es zeigen figur 1 das Prinzipschaltbild eines Ausführungsbeispiels
der Erfindung, Figur 2 Diagramme zur Veranschaulichung der F'tinktion des Ausführungsbeispiels
nach Figur 1, die Figuren 3 und 4 Prinzipschaltbilder von zwei weiteren Ausführungsbeispielen.
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In Figur 1 ist mit AT eine Abtasteinheit bezeichnet, der eine Vielzahl
von Eingangssignalen von einem nicht dargestellten Prüfling, z. B. einem Mikroprozessor,
einem SDpeicherbaustein oder dergleichen, zugeführt sind. in Taktimpulsformer TIF
erhält den Systemtakt des Prüflings unl formt diesen in Steuerimpulse für qie Abtasteinheit
AT um, z. E. derart, daß bei jeder negativen Flanke des Systemtakts die Eingangssignale
abgetastet werden. Die abgetasteten Signale werden in einen Speicher SP eingetragen
und stehen dort für die weitere Auswertung zur Verfügung. Der Taktimpulsformer TIF
steuert ferner einen Vor-/Rückwärtszähler VRZ1, der Zählimpulse von einem programmierbaren
Frequenzteiler PFT1 erhält, der an einen Taktgeber TG angeschlossen ist. Deren Frequenz
ist die
höchstmögliche Abtastfrequenz und ist wesentlich höher als
die; Frequenz des dem Taktimpulsformer TIF zugeführten Systemtaktes.
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Die Funktion der Anordnung nach Figur 1 veranschauliche die beiden
in Figur 2 dargestellten Diagramme. Der programmierbare Frequenzteiler PFT1 sei
zunächst auf ein Teilerverhältnis von 1 : 2 eingestellt. Das Diagramm tif veranschaulicht
den zeitlichen Verlauf des vom Taktlmpulsformer TIF dem Zähler VRZ1 zugeführten
Steuersignals, das mit dem Systemtakt übereinstimmt. Das Diagramm vrz zeigt den
Verlauf des Standes des Zählers VRZ1. Mit der negativen Flanke des Signals tif wird
der Zähler VRZ1 zum Zeitpunkt T1 auf Vornrärtszählen geschaltet und bis zur positoren
Flanke des Signals tif freigegeben. Mit dieser wird der Frequenzteiler PFT1 auf
ein Teilerverhältnis von 1 und der Zähler VRZ1 auf Rückwärtszählen umgeschaltet.
E-reicht dieser zum Zeitpunkt T2 den Stand Mull, was nach der Hälfte der Zeit bis
zur nächsten negativen Flanke ds Signals tif der Fall ist, gibt er einen Abtastimpuls
an die Abtasteinheit AT, so daß zu diesem Zeitpunkt eine zusätzliche Abtastung der
Eingangssignale stattfindet. Der Zähler VRZ1 bleibt auf dem Stand Null bis zur nächsten
negativen Flanke stehen bzw. er wird mit dieser zurückgesetzt, so daß zum Zeitpunkt
T1' ein neuer Zählvorgang beginnen kann, der zur Erzeugung eines weiteren zusätzlicn
Äbtastimpulses zum Zeitpunkt T2' führt. Die Anordnung nach Figur 1 ermöglicht es
somit, ohne Kenntnis der periodendauer des Systemtaktes zusätzliche Abtastungen
einem Zeitpunkt durchzuführen, der durch die Periodendau r des Systemtaktes gegeben
ist und dessen zeitliche Abstän@e zu den Flanken des Systemtaktes in einem einstellbaren
Verhältnis zur Systemtaktperiode stehen.
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Ist die Systemtaktfrequenz bekannt, dann kann auf das Aufsummieren
der Taktimpulse während der ersten Halbperiode verzichtet werden. Jedoch wird zweckmäßig
das Teilerverhältnis
des programmierbaren Frequenzteilers an die
Systemtaktfrequenz angepaßt, d. h., beim Umschalten der Systemtaktfrequenz muß das
Teilerverhältnis entsprechend geändert werden, damit die relative Lage der Abtastzeitpunkte
innerhalb der Systemtaktperioden erhalten bleibt.
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Die beschriebene Schaltung läßt sich im Rahmen der Erfindung in mehrfacher
Weise abändern. Durch Verändern des Teilerverhältnisses des programmierbaren Frequenzteilers
PFT1 wird der Abtastzeitpunkt innerhalb einer Halbperiode des Systemtaktes, in der
das Signal tif log. "1" ist, verschoben. Ist der Zähler VRZ1 während der zweiten
Halbperiode auf Vorwärtszählen geschaltet und während der ersten Halbperiode auf
Rückwärtszählen, so finden die zusätzlichen Abtastungen jeweils in der ersten Halbperiode
statt.
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Auch braucht sich das Vorwärtszählen nicht nur über eine einzige Halbperiode
erstrecken, es kann auch über mehrere Halbperioden stattfinden, und dementsprechend
kann dann auch das Rückwärtszählen mehr als eine Halbperiode dauern.
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Der Abtastzeitpunkt liegt dann wahlweise, je nach <instellung des
Frequenzteilers PFT1, in der ersten oder zweiten Halbperiode des Systemtaktes. Anstelle
des programmierbaren Frequenzteilers PFT1 oder zusätzlich zu diesem können dem Zäher
VRZ1 beim Rückwärtszählen die Zählimpulse einer höherwertigen Stufe zugeführt sein.
Selbstverständlich kann der Zähler VRZ1 auch zunächst auf Rückwärts-und dann auf
Vorwärts zählen geschaltet sein und die Abtastung dann ausgelöst werden, wenn er
beim Vorwärtszählen den Stand Null erreicht.
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Es kann erwünscht sein, daß nicht bei jedem Systemtaktimpuls eine
zusätzliche Abtastung erfolgt, sondern nur dann, wenn der Prüfling eine bestimmte
Operation ausführt, z. B., wenn in einem Mikrocomputer ein Lesebefehl oder ein Schreibbefehl
ausgeführt wird. In diesem Falle ist nur bei der jeweiligen Operation der Zähler
VRZ1, die. Abtasteinheit aT odei der Speicher SP freigegeben.
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Mit der beschriebenen Anordnung nach Figur 1 kann jeweils nur eine
zusätzliche Abtastung je Systemtaktperiode erzeugt werden. Durch Parallelschalten
mehrerer Anordnungen könnten auch mehrere Abtastzeitpunkte eingestellt werden.
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Eine andere Anordnung zum Erzeugen von mehreren.Abtastzeitpunkten
je Systemtaktperiode ist in Figur 3 dargestellt. Mit TG ist wieder der Taktgeber
bezeichnet, der Impulse liefert, deren Frequenz gleich der höchsten ge-&inschten
Abtastfrequenz ist, und an den über einen Frequenzteiler FT1 ein Zähler Z1 angeschlossen
ist. Diese7 ist von einer Steuereinheit STE während eines ganzzahligen Vielfachen
der halben Periodendauer des Systemtaktes freigegeben. Nach Ablauf dieser Zeit werden
von der .,teuereinheit STE Zähler Z2, Z3, Z4 freigegeben, die an einen Prequenzteiler
FT2 angeschlossen sind, der die Frequenz des Taktgebers TG unterschiedlich untersetzt,
so daß die Eingangsfrequenzen der Zähler Z2, Z3, Z4 verschieden sind.
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Sie erreichen daher auch zu unterschiedlichen Zeitpunkten den Stand
des Zählers Z1. Diese Zeitpunkte werden von Vergleichem VGL1, VGL2, VGL3 festgestellt.
Deren Ausgangssignale werden als Steuersignale einer nicht dargestellcen Abtasteinheit
zugeführt.
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In der Anordnung nach Figur 4 sind, wie in der Anordnung nach Figur
1, ein Taktgeber TG, ein programmierbarer Frequenzteiler PFT2 und ein Vor-/Rückwärtszähler
VRZ2 hintereinandergeschaltet. An die Ausgänge des Zählers VRZ2 ist eine Verknüpfungslogik
VKL angeschlossen, die im weseitlichen ein Decodierer ist, der den jeweiligen dualen
Zählerstand decodiert. Er weist demgemäß ei n Zählers fen 2n + 1 Ausgänge auf, von
denen nacheinander mit der Frequenz der Zählimpulse Signale zum Abtasten der Eingangssignale
abgenommen werden können. Dit Verknüpfungslogik ist so aufgebaut, daß die Ausgangsimpulse
beliebig ausgewählt werden können, d. h., daß die Anzahl und die Lage der Abtastzeitpunkte
innerhalb der durch die Frequenz der Eingangsimpulse und die Kapazität des Zählers
VRZ2 ge-
gebenden Grenzen beliebig festgelegt werden können. Wie
in der Anordnung nach Figur 1 können durch Steuersignale, die dem Zähler VRZ2 oder
der Verknüpfungslogik VRL zugeführt sind, bestimmte Systemtaktperioden oder Periodenfolgen
in Abhängigkeit der jeweiligen Arbeitsphase des Prüflings ausgewählt werden, in
denen zusätzliche Abtastungen vorgenommen werden.
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Die erfindungsgemäße Anordnung gestattet, Utergangs- und Zwischenzustände
von vielen parallel anliegenden Signalen in der dem Logikanalysator eigenen, besonders
effektiven weise darzustellen. Es können daher Zeitreserven, z. B.
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für Schreib- und Lesevorgänge, bei bestimmten Speichertypen abgeschätzt
werden, indem die Abtastzeitpunkte kontinuierlich vorverlegt werden und verglichen
wird, wann eine Eingangssignaländerung auftritt. Es wird damit auf ein3 erhöhte
Prüftiefe erzielt; denn es wird nicht nur am Ende der Systemtaktperiode das Ergebnis
der zwischenzeitlichen Vorgänge abgefragt, sondern es wird der Weg dorthin in Teilstufen
zerlegt und einer späteren Kontrolle zugangrlich gemacht. Durch Vergleich der abgetasteten
Signale flit Sollmustern kann die Lokalisierung von Fehlern, und zwr auch von sporadischen
oder thermischen Fehlern, automatisiert werden.
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6 Patentans@rüche 4 Figuren
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