DE3216222C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Umsetzen eines in einem Quellenregister bereitgestellten, binär codierten und aus einer Anzahl von Bytes bestehenden Datenwortes in ein Zielregister gemäß dem Oberbegriff des Patentanspruches.

Die Grundeinheit der Informationsdarstellung in einem elektronischen Rechner kann das Byte sein. Es ist die kleinste adressierbare Speichereinheit. Jedes Byte besteht aus acht Informationsbits und einem Paritätsbit, das zur Fehlerkontrolle verwendet werden kann. Ein Datenwort, welches aus einer Anzahl von Bytes besteht, heißt Datenfeld.

Bei der Darstellung von numerischen Daten ist bekannt, ein sogenanntes "gepacktes Format" zu verwenden, das heißt ein Byte enthält zwei einzelne dezimale Ziffern. Es kann auch das sogenannte "entpackte Format" verwendet werden, das heißt ein Byte enthält ein numerisches Zeichen, das eine dezimale Ziffer darstellt. Im entpackten Format enthalten die vier niederwertigen Bits die Binärzahl, welche den dezimalen Wert darstellt. Die vier höherwertigen Bits im entpackten Format werden Zonenbits genannt. Sie sind vom verwendeten Code abhängig. Die vier niederwertigen Bits im entpackten Format werden Ziffernbits genannt.

Die Unterscheidung zwischen numerischen Daten im gepackten und entpackten Format ist notwendig, weil die arithmetischen und logischen Einheiten einer Datenverarbeitungsanlage nur Daten im gepackten Format verarbeiten, während zum Beispiel die Eingabe- und Ausgabeeinheiten mit Daten im entpackten Format arbeiten. Es ist deshalb je nach Datenflußrichtung eine Anpassung der Daten durch Formatumsetzung in der einen oder anderen Weise vorzunehmen.

Aus den deutschen Offenlegungsschriften DE-OS 27 48 991 und DE-OS 31 13 189 sind Umsetzeinrichtungen und Verfahren bekannt, die derartige Formatumsetzungen bewerkstelligen. Dabei werden zum Beispiel bei der Umsetzung von Daten im entpackten Format in Daten im gepackten Format die Zonenbits unterdrückt und die vier niedrigwertigen Bits zu den nachfolgenden Einheiten durchgelassen. Im umgekehrten Fall wird entsprechend umgekehrt verfahren. Darüber hinaus ist speziell aus der DE-OS 27 48 991 eine Einrichtung bekannt, die für die Umsetzung eines Datenwortes pro Byte je einen Byteschieber und Formatumsetzer verwendet, der für je ein Bitpaar jeweils einen sogenannten integrierten Schaltungschip aufweist. Der schaltungstechnische Aufwand für diesen Schaltungschip mit einer ersten Schiebeschaltung, einer ersten und zweiten Formatumsetzschaltung und einer Steuerschaltung ist dabei ziemlich hoch, wobei dieser Aufwand für ein Byte viermal erforderlich ist.

Aus der DE-OS 31 13 189 ist ein Verfahren und eine Vorrichtung zur Umwandlung von digitalen Zeichen, insbesondere aus einem nicht komprimierten, das heißt ungepackten Format in ein komprimiertes, das heißt gepacktes Format und umgekehrt, bekannt. Für die verschiedenen Umsetzungsmaßnahmen, die sich unter anderem aus der Umsetzungsrichtung und dem Vorhandensein eines Vorzeichens ergeben, sind aber jeweils speziell angepaßte Schaltungsanordnungen erforderlich.

Aufgabe der Erfindung ist es deshalb, eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruches möglichst einfach und dennoch so universell auszubilden, daß sie für eine Vielzahl von Umsetzungsmaßnahmen verwendbar ist, wobei gleichzeitig dafür gesorgt werden soll, daß das für das umgesetzte Byte aktuelle Paritätsbit unmittelbar zur Verfügung steht.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruches angegebenen Merkmale gelöst. Danach ist für eine relativ große Zahl von Umsetzungsmaßnahmen eine einzige und zudem sehr einfache Schaltungsanordnung ausreichend, die pro Byte eines Datenwortes lediglich drei adressierbare Auswahlschalter benötigt. Der erste Auswahlschalter ist den vier höherwertigen Bits des betreffenden Bytes zugeordnet. Der zweite Auswahlschalter ist den vier niederwertigen Bits, und der dritte Auswahlschalter dem Paritätsbit zugeordnet. Durch geeignete Adressierung der Auswahlschalter werden alle oder ein Teil der Bits des Quellenregisters selektiert und gemäß einer Zuordnungsvorschrift in das Zielregister eingeschrieben. Die Erfindung hat außerdem den Vorteil, daß die Aufbereitungszeit zum Aufbereiten eines Datenfeldes unabhängig von der Datenfeldlänge ist.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispieles weiter beschrieben.

Fig. 1 zeigt schematisch das Überführen eines Datenfeldes von einem entpackten Format in ein gepacktes Format;

Fig. 2 zeigt schematisch das Überführen eines Datenfeldes vom gepackten Format ins entpackte Format;

Fig. 3 zeigt schematisch das Überführen von Zonenbits aus einem Quellenregister in ein Zielregister;

Fig. 4 zeigt schematisch das Überführen von Ziffernbits;

Fig. 5 zeigt eine Anordnung gemäß der Erfindung für ein Byte eines Datenfeldes;

Fig. 6 zeigt eine Adressentabelle.

Fig. 1 zeigt ein Quellenregister 1 und ein Zielregister 2. Jedes Register enthält ein binärcodiertes Datenfeld, mit einer Länge von vier Bytes. Jedes Byte weist acht Informationsbits und ein Paritätsbit auf. Die Paritätsbits sind nicht dargestellt. Das höchstwertigste Bit des Datenfeldes ist mit 0 bezeichnet. Das niederwertigste Bit ist mit 31 bezeichnet. Die einzelnen Bytes sind in Richtung steigender Wertigkeit von n-m bis n+1 durchnumeriert. Die zugehörigen Registerteile sind als n-m-tes bis n+1-tes Registerteil bezeichnet.

Im Quellenregister 1 befindet sich das Datenfeld im "entpackten Format". Dabei sind die vier höherwertigen Bits eines Bytes als Zonenbits und die vier niederwertigen Bits als Ziffernbits bezeichnet. Die Ziffernbits enthalten ein numerisches Zeichen, welches eine dezimale Ziffer darstellt. Der Wert der Zonenbits ist vom verwendeten Code abhängig. Die Zonenbits enthalten beispielsweise im sogenannten EBCDIC-Code die Binärzahlen "1". Im Zielregister 2 befindet sich das Datenfeld im "gepackten Format". Das bedeutet, daß die zwei niederwertigen Bytes ausschließlich Ziffernbits enthalten. Ein solches Byte enthält also zwei einzelne dezimale Ziffern. Die zwei höherwertigen Bytes des Zielregisters 2 enthalten beispielsweise die Binärzahl "0".

Fig. 2 zeigt das Überführen eines Datenwortes vom gepackten Format aus dem Quellenregister 1 in das entpackte Format in das Zielregister 2.

In Fig. 3 werden aus dem Quellenregister 1 nur die Zonenbits in das Zielregister 2 übertragen. Die Ziffernbits werden nicht übertragen. Die Wertigkeit der einzelnen Bits ändert sich dabei nicht.

Fig. 4 zeigt die Übertragung der Ziffernbits aus dem Quellenregister 1 in das Zielregister 2. Die Zonenbits werden nicht übertragen. Die Wertigkeit der einzelnen Bits wird nicht verändert.

Fig. 5 zeigt den n-ten Registerteil 2′ des Zielregisters 2, welcher ein n-tes Byte mit acht Informationsbits und einem Paritätsbit enthält. Die Informationsbits sind in den Registerstellen D 0 bis D 7 enthalten. Die Registerstellen D 0 bis D 3 enthalten die vier höherwertigen Informationsbits. Die Registerstellen D 4 bis D 7 enthalten die niederwertigen Informationsbits. Das Paritätsbit ist im Paritätsbitregister 4 enthalten.

Das Zielregister 2 enthält in Richtung steigender Wertigkeit mindestens ein weiteres Byte (n+1-tes Byte). Weiterhin enthält das Zielregister 2 in Richtung fallender Wertigkeit mindestens ein weiteres Byte (n-1-tes Bytes).

Die Eingänge des n-ten Registerteils 2′ sind mit den Ausgängen eines ersten und eines zweiten Auswahlschalters 5, 5′ verbunden. Der Eingang des Paritätsregisters 4 ist mit dem Ausgang eines dritten Auswahlschalters 6 verbunden. Alle Auswahlschalter 5, 5′, 6 sind mit drei Adreßleitungen 9 verbunden. An den Adreßleitungen liegt eine Adresse E 1, E 2 und E 3. Jeder Auswahlschalter 5, 5′ weist achtmal vier Daten-Eingänge auf, wobei jeweils vier Eingänge mit einer Adresse adressierbar sind. In der Figur sind jeweils vier zusammen adressierbare Leitungen durch eine Leitung dargestellt und mit der Adresse "0"-"7" versehen.

Der Ausgang des ersten Auswahlschalters 5 ist parallel über vier Leitungen mit den vier höherwertigen Registerstellen verbunden. Der Ausgang des zweiten Auswahlschalters 5′ ist parallel über vier Leitungen mit den Registerstellen, die die vier niederwertigen Bits enthalten, verbunden. Die Leitungen am Eingang des ersten Auswahlschalters sind mit SR, PACK 1, MVZ, DI 1 bezeichnet. Die Leitungen am Eingang des zweiten Auswahlschalters 5′ sind mit SL, UNPACK, PACK 2, MVN, DI 2 bezeichnet. Die Leitung am Eingang des dritten Auswahlschalters ist mit DIP bezeichnet. Diese Leitungen sind Aufbereitungsvorschriften zugeordnet. Das bedeutet, daß beim Adressieren dieser Leitungen eine bestimmte Aufbereitungsvorschrift ausgeführt wird.

Die Leitungen SR sind mit den Registerstellen des n+1-ten Registerteils 2′, welche die vier niederwertigen Bits des n+1-ten Byte enthalten, verbunden. Die Leitungen PACK 1 sind mit den vier niederwertigen Registerstellen des n+2-ten Registerteils des Quellenregisters 1, welche die vier niederwertigen Bits des n+2-ten Bytes enthalten, verbunden. Die Leitungen PACK 2 sind mit den vier Registerstellen des Quellenregisters 1 verbunden, welche die vier niederwertigen Bits des n+1-ten Bytes enthalten. Allgemein ist zu sagen, daß sich die Verbindung der Leitungen PACK 1, PACK 2 mit den Registerstellen des Quellenregisters aus der Aufbereitungsvorschrift, ein entpacktes Format in ein gepacktes Format aufzubereiten, ergibt. Die Leitungen MVZ sind mit den Zonenbits des n-ten Bytes im Quellenregister 1 verbunden. Die Leitungen MVN sind mit den Ziffernbits des n-ten Bytes im Quellenregister 1 verbunden. Die Leitungen DI 1 sind mit den vier höherwertigen Bits des n-ten Bytes im Quellenregister verbunden. Die Leitungen DI 2 sind mit den vier niederwertigen Bits des n-ten Bytes im Quellenregister 1 verbunden. Die Leitung DIP ist mit dem Paritätsregister des n-ten Bytes im Quellenregister 1 verbunden.

Die Ausgänge des n-ten Registerteils 2′ des Zielregisters 2 sind auf die Dateneingänge des ersten und zweiten Auswahlschalters 5, 5′ zurückgeführt. Die vier Registerstellen, welche die höherwertigen Bits enthalten, sind über eine erste Rückleitung 10 auf den ersten Auswahlschalter 5 und über eine dritte Rückleitung 12 auf den zweiten Auswahlschalter zurückgeführt. Die vier Registerstellen, welche die niederwertigen Bits enthalten, sind über eine zweite Rückleitung 11 auf den zweiten Auswahlschalter 5′ und über eine vierte Rückleitung 13 auf den ersten Auswahlschalter zurückgeführt. Jede der Rückleitungen ist über eine eigene Adresse auswählbar.

Fig. 6 zeigt eine Adressentabelle zur Ansteuerung der Auswahlschalter 5, 5′ und 6. Es sind 8 Adressen von 0 bis 7 auswählbar. Die Adressen sind binär codiert. Das Signal E 3 beinhaltet das höchstwertige Bit. Das Signal E 1 beinhaltet das niederwertigste Bit. Unter der Adresse "0" werden die Leitungen SR und die dritte Rückleitung 12 adressiert. Unter der Adresse "1" werden die Leitungen SL und die vierte Rückleitung 13 adressiert. Unter der Adresse "2" werden die Leitungen UNPACK und die Verbindung 15 zu einem Register 14, welches abhängig vom verwendeten Code Zonenbits enthält, adressiert.

Unter der Adresse "3" werden die Leitungen PACK 1 und PACK 2 adressiert. Unter der Adresse "4" werden die Leitungen MVN und die erste Rückleitung 10 adressiert. Unter der Adresse 5 werden die Leitungen MVZ und die zweite Rückleitung 11 adressiert. Unter der Adresse 6 werden die Leitungen DI 1, DI 2 und DIP adressiert. Die Adresse "7" ist nicht belegt.

Bezüglich des dritten Auswahlschalters 6 wird für die Adresse "0"-"5" jeweils die Verbindung zum Paritätsbitgenerator 3 adressiert.

Beim Anliegen der Adresse "0" erfolgt im Zielregister 2 eine Schiebeoperation von jeweils vier Bits in Richtung niederer Wertigkeit. Beim Anlegen der Adresse "1" erfolgt im Zielregister 2 ein Verschieben von jeweils vier Bits in Richtung höherer Wertigkeit. Das neuerzeugte Paritätsbit wird jeweils in das Paritätsbitregister 4 eingeschrieben.

Beim Anlegen der Adresse "2" wird ein Datenfeld aus dem gepackten Format im Quellenregister 1 in das entpackte Format im Zielregister 2 gebracht. Beim Anlegen der Adresse "3" wird das Datenfeld vom entpackten Format im Quellenregister 1 in das gepackte Format im Zielregister 2 gebracht. Das ebenfalls neu erzeugte Paritätsbit wird in das Paritätsbitregister 4 eingeschrieben.

Beim Anlegen der Adresse 4 werden alle Ziffernbits aus dem Quellenregister 1 parallel in das Zielregister 2 übernommen, während die Zonenbits nicht übernommen werden. Beim Anlegen der Adresse 5 werden alle Zonenbits aus dem Quellenregister 1 in das Zielregister 2 übernommen, während die Ziffernbits nicht übernommen werden. Das jeweils neu erzeugte Paritätsbit wird ins Paritätsbitregister 4 eingeschrieben.

Beim Anlegen der Adresse 6 werden alle Bits aus dem Quellenregister 1 parallel in das Zielregister 2 eingeschrieben. Außerdem wird das Paritätsbit aus dem Paritätsbitregister des Quellenregisters 1 in das Paritätsbitregister 4 des Zielregisters 2 übernommen.

Claims (1)

1. Schaltungsanordnung zum Umsetzung eines in einem Quellenregister bereitgestellten, binär codierten und aus einer Anzahl von Bytes bestehenden Datenwortes in ein Zielregister gemäß folgender Instruktionen: Überführung eines ungepackten in ein gepacktes Datenformat und umgekehrt, getrennte Direktübertragung von Ziffern- und/oder Zonenbits aus dem Quellenregister in das Zielregister und Verschiebung von jeweils vier Bits innerhalb des Zielregisters in Richtung höherwertiger (Linksverschiebung) oder niederwertiger Bitstellen (Rechtsverschiebung), unter Verwendung eines Zonenbit-Registers und wenigstens eines zwischen Quellenregister und Zielregister eingeschalteten adressierbaren Auswahlschalters, dadurch gekennzeichnet, daß zwei jeweils ein Halbbyte großen Registerteilen des Zielregisters (2′) für die vier höherwertigen (D 0, D 1, D 2, D 3) und die vier niederwertigen Registerstellen (D 4, D 5, D 6, D 7) eingangsseitig je ein adressierbarer Auswahlschalter (5, 5′) zugeordnet ist, daß jeder Auswahlschalter (5, 5′) zusätzlich zu den Eingängen, die entsprechend den Umsetzinstruktionen mit den jeweiligen Ausgängen des Quellenregisters (1) bzw. des Zonenbit-Registers (14) verbunden sind, weitere adressierbare Eingänge aufweist, die mit den Ausgängen der niederwertigen und höherwertigen Registerstellen des Zielregisters (2′) verbunden sind und daß die Ausgänge der beiden Auswahlschalter (5, 5′) mit einem Paritätsbitgenerator (3) verbunden sind, dessen Ausgang mit den Eingängen eines dritten Auswahlschalters (6) verbunden ist, der in gleicher Weise wie die beiden ersten Auswahlschalter (5, 5′) adressierbar ist und dessen Ausgang mit einem dem Zielregister (2′) zugeordneten Paritätsbitregister (4) verbunden ist.