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Digitaler Cosinus-Generator
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Die Erfindung betrifft einen digitalen Cosinus-Generator mit zwei
Speichern, mit Addierern, mit mindestens einem Multiplizierer und mit einer Starteinrichtung
zur Eingabe der Schwingungsamplitude.
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Viele technische Probleme, die früher der Analogtechnik vorbehalten
waren, werden heute digital gelöst. So werden auch Oszillatorschaltungen durch digitale
Schaltungen ersetzt. Aus dem Buch "Theory and Application cf Digital Signal Processing"
von Lawrence R. Rabinar und Bernard Gold sind auf den Seiten 563 bis 565 unter 9.12
mehrere Möglichkeiten zur Realisation digitaler Frequenzgeneratoren aufgezeichnet.
Eine Möglichkeit besteht darin, aus einer Sinustabelle die entsprechenden Werte
abzurufen. Unter der Fig. 9.26 ist das Prinzipschaltbild eines digitalen Oszillators,
der einen komplexen Multiplizierer enthält, dargestellt. Im Buch "Digital Processing
of Signals von Gold und Rader, McGraw Hill, Book Company, Seiten 146 bis 148 wird
ein Sinus- und Cosinus-Generator beschrieben. Hierzu sind zwei Verzögerungsglieder
und vier Multiplizierer erforderlich. Eine weitere Literaturstelle "Siemens Forschungs-
und Entwicklungsberichte, Bd. 1, Nr. 2, 72, Springer-Verlag 1972, Seiten 227 bis
235 befaßt sich ebenfalls mit digitalen Filtern und digitalen Sinus-Generatoren.
Auf Seite 230, rechte Spalte, letzter Absatz ist ein digitaler Signa: generator
beschrieben, der aus einem digitalen Filter hervorgeht. Nachteilig bei diesem Generator
ist die Serienschaltung zweier Speicher, denen dasselbe gerundete Datenwort zugeführt
wird. Hierdurch addieren
sich die Rundungsfehler und das erzeugte
Signal wird ungenau.
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Aufgabe der Erfindung ist es, einen digitalen Cosinus-Generator anzugeben,
der bei geringem Schaltungsaufwand eine große spektrale Reinheit aufweist.
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Die Aufgabe wird bei einem einleitend beschriebenen Cosinus-Generator
dadurch gelöst, daß drei Addierer, die jeweils zwei Eingänge und einen Ausgang besitzen,
über ihre ersten Eingänge in Serie geschaltet sind, daß zwischen dem Ausgang des
vierten Addierers und dem ersten Eingang eines fünften Addierers der erste digitale
Speicher eingeschaltet ist, daß an den Ausgang des dritten Addierers der zweite
Speicher angeschaltet ist, dessen Ausgang mit dem ersten Eingang des ersten Addierers
und mit dem zweiten Eingang des fünften Addierers verbunden.
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ist, und daß der Ausgang des fünften Addierers an den zweiten Eingang
des vierten Addierers und an den Eingang eines Multiplizierers angeschlossen ist,
dessen Ausgang mit den zweiten Eingängen des ersten und des dritten Addierers verbunden
ist.
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Der Erfindung liegt die Erkenntnis zugrunde, die von Prof. Fettweis,
Ruhr Universität, beschriebene Theorie der Wellendigitalfilter heranzuziehen, um
einen Cosinus-Generator mit den gleichen günstigen Eigenschaften der Wellendigitalfilter
zu entwickeln.
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Der erfindungsgemäße Cosinus-Generator benötigt nur einen einzigen
Multiplizierer. Die Genauigkeit des erzeugten Signales ist von der gewählten Wortbreite
abhängt .
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Außerdem weist der erfindungsgemäße Generator geringere Signalverzerrungen
gegenüber klass3then Digitalgeneratoren auf.
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Es ist zweckmäßig, daß zwischen dem Ausgang des ersten Addierers und
dem ersten Eingang des dritten Addierers eine Starteinrichtung eingeschaltet ist,
über die die Amplitude des zu erzeugenden Cosinus-Signals eingegeben wird.
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Über die Startvorrichtung muß nur zu Beginn-einer Schwingung einmalig
ein Amplitudenwert eingegeben werden.
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Anschließend wird die Verbindung zwischen dem Ausgang des ersten Addierers
und dem Eingang des dritten Addierers beispielsweise durch einen Umschalter wieder
hergestellt.
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Es ist vorteilhaft, daß zwischen dem Ausgang des ersten Addierers
und dem ersten Eingang des dritten Addierers ein zweiter Addierer über seinen ersten
Eingang eingeschaltet ist und daß an den zweiten Eingang des zweiten Addierers eine
Startvorrichtung angeschaltet ist, über die nur zu Beginn ener Schwingung die Amplitude
des zu erzeugenden Cosinus-Signals eingegeben wrd und die sonst den Wert Null abgibt.
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Dies ist eine besonders einfache Lösung, um Zahlenwerte einzugeben,
die die Amplitude bestimmen.
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Zur Erzeugung hoher Frequenzen ist es günstig, wenn parallel arbeitende
Addierer, parallel arbeitende Speicherglieder und ein parallel arbeitender Multiplizierer
vorgesehen sind.
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Durch die parallele Verarbeitung der Daten in den Addierern und im
Speicher ist es möglich, hohe Frequenzen auszugeben.
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Die Schaltung ist besonders wirtschaftlich, wenn serielle Addierer,
Schieberegister als Speicherglieder und ein serieller Multiplizierer vorgesehen
sind.
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Bei der seriellen Verarbeitung ist bedeutend weniger Schaltungsaufwand
nötig. Für die meisten Anwendungsfälle reicht dieser Aufbau aus. Es können die üblichen
integrierten Schaltungen - beispielsweise in Low-Power-Schottky Technik - eingesetzt
werden.
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Für das gleichzeitige Erzeugen mehrerer Cosinus-Signale mit unterschiedlichen
Frequenzen ist es günstig, wenn zur Durchführung des Multiplexbetriebes als Speicher
1 Bit-Schreib-Lese-Speicher vorgesehen sind, die von einer Multiplexeinrichtung
gesteuert werden, daß den Schre ib-lese-Speichern zum Verarbeitungszeitausgleich
Schieberegister vorgeschaltet sind, daß die Begrenzung der Wortlänge durch Einschreiben
nur der höherwertigsten Bits in die Schreib-Lese-Speicbr erfolgt und daß zur Verarbeitungszeitanpassung
jeweils ein weiteres Schieberegister dem ersten Eingang des ersten Addierers und
den zweiten. Eingängen des dritten und vierten Addierers vorgeschaltet sind.
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Bei dieser Anordnung kann dasselbe Rechenwerk im Zeitmultiplexbetrieb
benutzt werden. Hierbei ist es möglich, verschiedene Frequenzen und Amplituden zu
wählen.
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Auf diese Weise ist es möglich , Signalgemische mit bekannter und
reproduzierbarer Phasenlage zu erzeugen.
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Beim Einsatz von Schreib-Lese-Speichern wirkt es sich günstig aus,
daß keine Speicher hintereinadergeschaltet sind. Sonst müßte, da gleichzeitiges
Einschreiben und Auslesen nicht möglich ist, ein Zwischenspeicher vorgesehen werden.
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Weitere vorteilhafte Ausbildungen der Erfindung sind in den Unteransprüchen
angegeben.
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Die Erfindung wird an Hand von Prinzip schaltbildern näher erläutert.
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Es zeigen Fig. 1 ein Prinzipschaltbild der Erfindung, Fig. 2 einen
Parallelresonanzkreis, Fig. 3 die Nachbildung dieses Parallelresonanzkreises durch
eie Wellenfilterstruktur und Fig. 4 ein Blockschaltbild für Multiplexbetrieb.
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In Fig. 1 sind zwei Addierer 1., 2 in Serie geschaltet.
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Der Ausgang des zweiten Addierers 2 ist auf den Ausgang O geführt
und gleichzeitig mit dem ersten Eingang 31 eines dritten Addierers 3 verbunden.
Die Eingänge aller Addierer werden mit den Indizes 1 und 2, ihre Ausgänge mit dem
Index 3 bezeichnet. Der Ausgang des dritten Addierers ist 33 mit dem ersten Eingang
41 eines vierten Addierers 4 verbunden, dessen Ausgang über ein Verzögerungsglied
einem Speicher 6, mit dem Eingang 51 eines fünften Addierers 5 verbunden ist. Ein
zweiter Speicher 7 ist an den Ausgang 33 des dritten Addierers 3 angeschaltet. Sein
Ausgang ist mit den Eingängen ii und des ersten und des fünften Addierers verbunden.
Der Ausgang 53 des fünften Addierers ist mit dem zweiten Eingang 42 des vierten
Addierers und mit dem Eingang eines Multiplizierers 8, der den Faktor - aufweist,
verbunden. Der Ausgang dieses Multiplizierers ist mit den zweiten Eingängen 12 und
32 des ersten und des dritten Addierers verbunden. An den zweiten Eingang 22 des
zweiten Addierers ist eine Starteinrichtung 9 angeschaltet.
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Diese Schaltungsanordnung eignet sich unmittelbar für die parallele,
d.h. wortweise Verarbeitung. Hierzu können handelsübliche Bausteine als Addierer,
Multiplizierer und Speicher verwendet werden.
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Zur Erklärung der Funktion werden die Fig. 2 und 3 herangezogen. Fig.
2 zeigt einen aus der Induktivität L und der Kapazität C bestehenden Parallel-Resonanzkreis,
der über einen Widerstand R von einer Signalquelle S angesteuert wird.
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Mit Hilfe der Wellendigitalfiltertheorie findet man die in Fig. 3
dargestellte Schaltungsanordnung. Sie besteht aus den Addierern 1, 3, 4, 5, den
Speichern 6, 7 und dem Multiplizierer 8 nach Fig. 1. Der Ausgang 13 des ersten Addierers
ist auf die Eingänge zweier weiterer Addierer 32 und 33 geschaltet. Der Ausgang
des Addierers 33 ist - bei offenen Ausgangsklemmen des Schwingkreises - mit einem
weiteren Addierer 35 verbunden, dessen Ausgang wiederum mit dem Eingang eines weiteren
Addierers 34 verbunden ist. Der Ausgang des Addierers 32 ist mit dem zweiten Eingang
des Addierers 34 verbunden und über einen weiteren Multiplizierer 36 mit den zweiten
Eingängen der Addierer 33 und 35 verbunden. Der Ausgang des Addierers 33 ist gleichzeitig
der Ausgang 10 der Schaltungsanordnung. Die Signalquelle S ist über einen mit -1
multiplizierenden Multiplizierer 31 mit einem zweiten Eingang des Addierers 32 verbunden.
Der Ausgang des Addierers 34 wird zur Erklärung nicht benötigt.
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In dieser Schaltungsanordnung werden die Reaktanzen durch die Speicher
6, 7 nachgebildet, während der Widerstandsteil im unteren Bereich der Schaltung
über die Addierer 32 bis 35 und den Multiplizierer 36 nachgebildet werden.
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Die Grundidee besteht darin, daß der Resonator nach Fig. 3 eine ungedämpfte
Schwingung ausfuhrt. Die Folge davon ist, daß der Faktor "-1" des Multiplizierers
36 zu Null wird. Dies bedeutet jedoch gleichzeitig, daß kein Signal mehr den eigentlichen
Resonatorteil mit den Addierern 1, 3, 4, 5 erreichen kann. Diesem Resonatorteil
muß ein Anfangssignal unter Umgehung des Widerstandsteiles aufgepfropSt werden.
Dies führt zu der in Fig. 1 beschriebenen Schaltungsanordnung. Zu Beginn einer Schwingung
muß die maximale Amplitude als digitaler Wert in den Resonatorteil eingegeben werden.
Dies geschieht über die Starteinrichtung 9. Hierbei wird vorausgesetzt, daß die
Speicher 6,7 auf Null zurückgestellt sind. Da keine Dämpfung besteht, bleibt die
Amplitude erhalten und die Schwingung setzt sich fort.
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Die ausgegebene Frequenz beträgt: fa fo = 2# arc cos (1-2α)
Hierbei ist fa die Wort-Taktfrequenz mit der die Speicher 6, 7 arbeiten. Die Frequenz
kann durch Änderung des Faktors-« variiert werden, während die Amplitude der ausgegebenen
Schwingung durch den eingegebenen Anfangswert bestimmt ist.
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Am Ausgang 0 des Cosinus-Generators werden digitalisierte Amplitudenwerte
mit mindestens der doppelten Frequenz der erzeugten Schwingung des Cosinus-Signals
abgegeben.
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Diese Amplitudenwerte können unmittelbar - wenn die Arbeitfrequenzen
übereinstimmen - in digitalen Filtern weiterverarbeitet werden. Selbstverständlich
ist auch die Umsetzung des abgegebenen Cosinus-Signals in ein analoges Signal möglich.
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In Fig. 4 ist ein Blockschaltbild für die Verwendung serieller Addierer
und Multiplizierer dargestellt. Der Arbeitstakt ist bei serieller Verarbeitung natürlich
- in Abhängigkeit von der gewählten Wortlänge - wesentlich erhöht und wird bei Multiplexbetrieb
nochmals entsprechend höher. Die Speicher 6,7 aus Fig. 1 wurden für Multiplexbetrieb
durch die Schreib-Lese-Speicher 62 und 72 z.B. mit 1024 x 1 Bit Organisation ersetzt.
Eine Multiplexeinrichtung 14 steuert diese Schreib-Lese-Speicher und reduziert das
am Eingang der Schreib-Lese-Speicher anliegende Signal auf die gewählte Wortlänge.
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Die Multiplexeinrichtung steuert ferner eine Frequenzeinstellung 81,
und wahlweise einen Seriell-Parallel-Umsetzer 15. Den Schreib-Lese-Speichern 62,
72 ist jeweils eine Nulleneinfügung 63, 73 nachgeschaltet, die nach der gewählten
Speicher-Wortlänge, z.B. 20 Bits, logische Nullen abgibt. Die Nulleneinfügung besteht
im einfachsten Fall aus einer D-Kippstufe, die z.B. nach jeweils 20 Bits über den
Rücksetz-Eingang auf Null gestellt wird. Dem Multiplizierer 80 - er arbeitet nach
dem Booth-Algorithmus - ist ein Speicherglied 82 vorgeschaltet, das das höchstwertigste
Bit, das Vorzeichenbit, bis zur Beendigung des Multipliziervorganges speichert.
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Zur zeitmäßigen Anpassung sind dem Addierer 1, 3, 4 und den Speichern
6,7 die Schieberegister 11 (10), 12 (2),-13 (14),61 (1), 71 (2) vorgeschaltet. Die
Anzahl der Verzögerungsglieder (entspricht Arbeitstakten = Bittakten) ist jeweils
in Klammern angegeben. Dies wurde auch für die übrigen Schaltelemente, soweit nicht
selbstverständlich, in der Zeichnung eingetragen. Über die Frequenzeinstellung 81
ist der Faktor-« des Multiplizierers 80 einstellbar. Die Starteinrichtung 9 besteht
aus einem Parallel-Seriell-Umsetzer, dies ist ein Schieberegister mit parallelen
Eingängen über das der gewünschte Anfangswert/seriell über den zweiten Addierer
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eingegeben wird. An deq Ausgang 01 kann der Seriell-Parallel-Umsetzer
15 mit nachgeschaltetem Digital-Analog-Wandler 16 und einem Filter 17 angeschaltet
werden, um ein analoges Signal am Analogausgang 02 zu erhalten.
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Der Ausgang des Seriell-Parallel-Umsetzer 15 ist auf einen digitalen
Parallelausgang 03 geführt.
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Für diese Schaltung können handelsübliche Bausteine verwendet werden.
Als serieller Addierer ist der Baustein Am 25LS15 der Fa. AMD geeignet. Als Schreib-Lese-Speicher
wird beispielsweise der Baustein 93L425 der Fa.
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Fairchild verwendet, als Multiplizierer ist der Baustein Am25LS14,
Fa. AMD, geeignet. Für die Schieberegister eignen sich ebenfalls handelsübliche
Bausteine z.B. 74LS273 und as Seriell-Parallel-Umsetzer kann der Baustein 74LS194
der Fa. Texas Instruments verwendet werden. Auch für die Multiplexeinrichtung 14
wurden Standardbausteine verwendet. Bei der Multiplexeinrichtung handelt es sich
um eine bekannte Adressiereinrichtung.
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Für jede zu erzeugende Frequenz ist ein der verwendeten Wortlänge
entsprechender Speicherbereich (20Bits) reserviert. Da beim Multiplizierer mit einer
Wortlänge von 8 Bits ein 28 stelliges Ergebnis erzielt wird, ist ein Beschneiden
auf 20 Bits erforderlich. Dies wird ebenfalls durch die Multiplexeinrichtung 14
erreicht, die nur die 20 höchstwertigsten Bits in die Schreib-Lese-Speicher 62,
72 einschreibt.
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Die in Fig. 4 dargestellte Anordnung arbeitet folgendermaßen. Zum
Starten wird zunächst dafür gesorgt, daß sich nur logische Nullen in der Anordnung
befinden. Dies geschieht am einfachsten über die Nulleneinfügungen 63,73, die zunächst
so geschaltet werden, daß sie ihrerseits nur logische Nullen abgeben. Die Amplitude
wird seriell über den Eingang 22 des zweiten Addierers eingegeben.
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Es ist nicht notwendig, alle zur Verfügung stehenden 20 Bits zu verwenden.
Im allgemeinen kommt man mit einer wesentlich größeren Amplitudenstufung, also mit
weniger Bits aus. Die gewünschte Frequenz der Schwingung wird über die Frequenzeinstellung
81 eingegeben, die den Faktor "-cCt' des Multiplizierers 8 und damit die Frequenz
f0 bestimmt. Dieser Vorgang wird für alle gewunschten Frequenzen wiederholt. Für
die zeitrichtige Übernahme in die Speicher sorgt - wie hier aus Gründen der Übersichtlichkeit
im Detail nicht dargestellt wurde -die Multiplexeinrichtung 14. Sie ruft auch die
verschiedenen Faktoren "-«" zur Erzeugung unterschiedlicher Frequenzen auf und steuert
die Nulleinfügungen. Bei Multiplexbetrieb werden die einzelnen Rechenoperationen
für jede Frequenz abgewickelt und in den entsprechenden Speicherbereich der Schreib-Lese-Speicher
62, 72 wieder abgespeichert. Am digitalen Ausgang 01 wird ein entsprechendes Multiplexsignal
abgegeben, bei dem zwei aufeinanderfolgende Werte unterschiedlichen Kanälen zugeordnet
sind. Dieses Frequenzgemisch kann auch über den Seriell-Parallel-Umsetzer 15, den
Digital-Analog-Umsetzer 16 und das Filter 17 am Analogausgang 02 abgegeben werden.
Ebenso ist es möglich, auch statt des Frequenzgemisches einzelne Frequenzen abzugeben.
Dies ist durch die Vielfa-chs haltung am Ausgang des Seriell-Parallel-Umsetzers
15 angedeutet. Das Demultiplexen erfolgt durch die Steuerung des Übernahmetaktes
der Digital-Analog-Umsetzer durch die Multiplexeinrichtung 14. Ebenso kann das digital
vorliegende Multiplexsignal auch am digitalen Parallel-Ausgang 03 abgenommen werden,
wobei das Demultiplexen ebenfalls durch Takt steuerung durch die Multiplexeinrichtung
14 erfolgt.
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Es ist noch zu erwahnen, daß sich bei diesem digitalen Resonator durch
eine zu große Amplitude eine Art Frequenz-Uberhöhung ergibt. Dies wird vermieden,
in dem die für alle Frequenzen maximale Amplitude auf den hexadezimalen Wert OB43D
begrenzt wird.
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Wird der Faktor des Multiplizierers 8 positiv gewählt wird ein Pseudozufallssignal
(Rauschen) erzeugt.
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12 Patentansprüche 4 Figuren
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