DE3109705A1 - "datenverarbeitungseinrichtung" - Google Patents
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Description
: -" - - *PAtfeMTAMWALTE
Dipl.-lng. A. Wasmeier J Dipl.-lng. H. Graf
Dipl.-lng. A. Wasmeier J Dipl.-lng. H. Graf
Zugelassen beim Europäischen Patentamt · Professional Representatives before the European Patent Office
Patentanwälte Postfach 382 8400 Regensburg 1
-An das D-8400 REGENSBURG 1
Deutsche Patentamt grefünger strasse τ ■
„„ .. , ^ Telefon (09 41) 5 4753
8 München 2 Telegramm Begpatent Rgb
Telex 6 5709 repat d
KÄf uoX'l*M 1% 11. März 1981 W/He
I/p 10.514-
Anmelder: INTERNATIONAL COMPUTERS LIMIOJED, ICL House,
Putney, London SWI5 ISW, England
Titel: "Datenverarbeitungseinrichtung"
Priorität: Großbritannien - Nr. 80 10 574 - 28. März 1980
Erfinder: David John Hunt
13Ö052/079S
Konten: Bayerische Vereinsbank (BLZ 750 200 73) 5 839 300 Gerichtsstand Regensburg
11.I.1931 W/He - V - ty. I/p 10.514
"Datenverarbeitung^ e inrichtung"
Die Erfindung bezieht sich auf Datenverarbeitungseinrichtungen,
die eine Vielzahl von Verarbeitungselementen besitzen, die logisch in Reihen und Spalten so angeordnet s.nd, daß jedes Element vier
am nächsten benachbarte Elemente besitzt. Eine solche Einrichtung ist beispielsweise in den britischen Patentschriften l.W?«71zl-,
1.526.933, 2.020.4-57, 2.019.620 und 2.037.042 beschrieben.
üei einer solchen Einrichtung ist es üblicherweise erwünscht, daß
jedes Element Informationen an einen beliebigen der vier nächstliegenden
Nachbarn sendet und Informationen von diesen aufnimmt. Im Falle der vorerwähnten Patente wird dies dadurch erreicht, daß
jedes Element mit den vier Nachbarn über einen getrennten Verbindungspfad verbunden wird.
Aufgabe vorliegender Erfindung ist es, die Anzahl von Verbindungspfaden, die zur Informationsübertragung zwischen benachbarten Elementen
erforderlich sind, zu verringern.
Dies wird bei einer Datenverarbeitungseinrichtung der/gattungsgemäßen
Art durch die im kennzeichnenden Teil des Anspruches 1 angegebenen Merkmale erreicht.
Weitere Merkmale der Erfindung sind Gegenstand der Unteransprüche.
Im KaIIe der Erfindung wird eine Vielzahl von Os t-We st-Verb indungen
zwischen Bauteilen eines benachbarten Paares von Gruppen durch eine einzige "diagonale" Verbindung zwischen dem am weitesten nördlich
gelegenen Element einer Gruppe und dem am weitesten südlich gelegenen Element der westlich davon gelegenen Gruppe ersetzt. Die
Verschiebung von Informationen nach Osten oder Westen wird durchgeführt,
indem die Schaltungskreise in ihren zweiten Zustand gesetzt werden und indem eine Folge von Nord- oder Süd-Verschiebungen
über die Diagonalverbindungen durchgeführt wird. Mit der Erfindung
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wird die Anzahl von Verbindungspfaden auf diese Weise wesentlich
verringert.
Bei einer speziellen Ausfühiningsform der Erfindung weist die iiinrichtung
eine Vielzahl von datenverarbeitenden Elementen und eine
Vielzahl vnn einen Prüfcode verarbeitenden Elementen auf, und jedes
einen Prüf code verarbeitende.· Element nimmt einen Prüf code (z.B. Paritätsbits) in Hinblick auf eine vorbestimmte Vielzahl von datenverarbeitenden
Elementen auf. Bei der beschriebenen Ausfnhrungsform wird die Erfindung verwendet, um die Anzahl von Verbindungen zwischen
den den Prüfcode verarbeitenden Elementen zu verringern. Die
Datenverarbeitungselemente sind „iedoch in herkömmlicher !-/eise verbunden,
d.h., daß ,jedes einen getrennten Verbindungspfad zu jedem der vier Nachbarn besitzt.
Der Ausdruck "logisch angeordnet" besagt, daß die Anordnung der Elemente in Reihen tfJiL Spalten nicht notwendigerweise der tatsächlichen
räumlichen Anordnung entspricht. In der Praxis können die Elemente auf gedruckten Schaltungsplatten in beliebiger herkömmlicher
räumlicher Konfiguration befestigt sein, wobei entsprechende elektrische Verbindungen die gewünschte logische Anordnung bilden.
In ähnlicher Weise sollen die Ausdrücke "Nord", "Ost", "Süd" und "West" lediglich die logischen Beziehungen zwischen den Elementen
beschreiben und nicht eine bestimmte räumliche Anordnung.
Nachstehend wird eine erfindungsgemäße Datenverarbeitungseinrichtung
in Verbindung mit der Zeichnung in einem.Ausführungsbeispiel beschrieben. Es zeigt:
Fig. 1 ein GesamtblockschalfcbiId der Einrichtung,
Fig. 2 die Verbindungen zwischen den Datenverarbeitungselementen, den Paritätsver&rbeitungselementen und den Paritätsprüfschaltungen,
Fig. 3 die Zwischenverbindungen zwischen den Datenverarbeitungselementen,
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Fig. 4 eine Schaltung in einer der datenverarbeitenden Elemente
zur Auswahl von Dateneingängen aus benachbarten Elementen,
Fig. 5 die Zwischenverbindungen zwischen den p^itätsverarbeitenden
Elementen,
Fig. 6 und 7 die zwei möglichen Zustände eines Schaltkreises,
Fig. 8 eine Schaltung in einem der Paritatsverarbeitungselemente zur Auswahl der Paritätbiteingänge aus benachbarten Elementen
, und
Fig. 9 und 10 Möglichkeiten der Verbindung von Paritätsverarbeitungselementen,
die aus LSI-Chips bestehen.
Fig. 1 zeigt eine Datenverarbeitungseinrichtung mit 4096 identischen
Datenverarbeitungselementen Dt die in 64 Reihen und 64 Spalten
angeordnet sind. Jedes Element kann die in den eingangserwähn ten Patentschriften gezeigte Form annehmen und wird deshalb nicht
im einzelnen beschrieben. Jedes Element D enthält einen Datenspeicher mit einer großen Anzahl von individuell adressierbaren Bitplätzen,
verschiedene interne Einzelbit-Register, einen Einzelbit-Binäraddierer und verschiedene Gatter zu-r Steuerung der Datenbewegung
zwischen dem Speicher, den Registern und dem Addierer. Die Elemente D werden durch Signale gesteuert, die auf alle Elemente
parallel übertragen werden, so daß alle Elemente im Prinzip die gleichen Arbeitsvorgänge, jedoch bei unterschiedlichen Daten durchführen .
Das Feld von Elementen D ist in 64 quadratische TJnterfelder IO
eingeteilt dargestellt, von denen jedes 8x8 Elemente aufweist.
Jedes Unterfeld besitzt eine Gruppe 12 von ihm zugeordneten acht Paritätsverarbeitungselementen P, und zwar eines für jede Reihe.
VJi.o in der britischen Patentanmeldung 20 37 042 beschrieben, sind
die Paritatsverarbeitungselemente P im wesentlichen identisch mit den Datenverarbeitungselementen D und werden von den gleichen
Steuersignalen gesteuert, so daß jedes Paritätsverarbeitungseletnent
grundsätzlich die gleichen Manipulationen an den Paritätsbits vornimmt wie die Datenverarbeitungselemente an den Daten. Wenn
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11.3.1981 W/He -ßf-h I/p 10.514
"beispielsweise ein Datenbit aus dem Speicher eines jeden Datenverarbeitunfrse
lern ent es auf eines der internen Register übertragen wird,
wird das entsprechende Paritätsbit aus dem Speichel* eines jeden Paritätsverarbeitun^selementes an das entsprechende interne Register
in diesem Element übertragen.
Fig. 2 zeigt eine der Reihen von Datenverarbeitungselementen in einem Unterfeld und das entsprechende Paritatsverarbeitungselement.
Ausgangsdatenbits aus den acht Datenverarbeitungselementen werden einer Paritätsprüfschaltung 14- zugeführt, wo sie gegen das entsprechende
Paritätsbit aus dem Paritatsverarbeitungselement geprüft werden. Liegt ein fehler vor, erzeugt die Prüfschaltung IM ein
Fehlersignal. Die Paritätsprüfung ist allgemein bekannt, so daß
die Schaltung 14 nicht im einzelnen beschrieben wird.
Jig. J zeigt, wie die Datenverarbeitungselemente miteinander verbunden
werden, damit eine Datenübertragung zwischen ihnen möglich ist. Jedes Datenverarbeitungselement D ist mit seinen vier nächsten
Nachbarn in der Nord-, Ost-, Süd- und West-Richtung verbunden. Die Ausnahme hiervon besteht an den Grenzen des .Feldes, wo natürlich
die Elemente weniger als vier Nachbarn haben. Die KLomente
längs des Nordrandes des Feldes können jedoch mit denen am Südrand
verbunden werden, so daß jede Spalte effektiv au-s einer Schleife von Elementen besteht. In ähnlicher Weise können die Reihen als
Schleifen geschaltet sein.
Die Richtung der Übertragung von Daten zwischen den Elementen wird durch eine Kennzahl bestimmt, die an alle Elemente parallel
übertragen wird. DieKennzahl besteht aus zwei Bits, deren Bedeutung folgende ist:
00 Nord
01 Ost
10 - Süd
11 West
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Nach Fi-g. 4- weist jedes Datenverarbeitungselement einen Multiplexer
16 mit vier Eingängen O, 1, 2, 3 auf, die so geschaltet sind, daß sie Daten aus den vier benachbarten Elementen in der
Süd-, West-, Nord- und Ostrichtung aufnehmen. Der Multiplexer 16 wird durch die Kennzahl gesteuert, so daß er einen der vier Eingänge
in Abhängigkeit -von dem Binärwert der Kennzahl auswählt. Wenn beispielsweise die Kennzahl OO ist, wird der Eingang O ausgewählt,
so daß jedes Element Daten von seinem Süd-Nachbarn aufnimmt. Dies ergibt, daß Daten nach Norden fließen.
j?ig. 5 zeigt, wie die Paritätsverarbeitungselemente P miteinander
verbunden sind. Innerhalb jeder Gruppe 12 sind sie durch Nord-Süd-Verb indungen 18 miteinander verbunden. Es gibt jedoch keine Ost-West
-Verb indungen. Stattdessen wird die Übertragung von Paritätsbits zwischen benachbarten Gruppen von Paritätsverarbeitungselementen
in der Ost-West-Richtung durch diagonale Pfade 20 vorgenommen, die das nördlichste Element· in jeder Gruppe mit dem südlichsten
Element in der benachbarten Gruppe nach Westen' " .
verbinden. Schaltkreise 22 sind vorgesehen, um festzulegen, ob die Paritätsbits zwischen benachbarten Gruppen in der Nord-Süd-Richtung
oder über die diagonalen Side 20 verschoben werden sollen.
Jeder Schaltkreis 22 besitzt zwei Zustände und wird von dem zweiten
Bit der Kennzahl gesteuert. Wenn die Kennzahl Nord oder Süd festlegt (d.h. das zweite Bit = 0), ergibt der Schaltkreis die Verbindung
nach Fig. 6, d.h. er verbindet das nördlichste Element in jeder Gruppe mit dem südlichsten Element in der benachbarten Gruppe
nach Norden. Wenn die Kennzahl Ost oder West angibt (d.h. das zweite iJit = 1), ergibteer Schaltkreis die Verbindung nach Fig. 7, er*
verbindet die nördlichsten und südlichsten Elemente mit den entsprechenden Diagonalpfaden 20.
Obgleich die Schaltkreise 22 symbolisch in den Zeichnungen als mechanische
Schalter dargestellt sind, sind sie in der Praxis elektronische
Schalter, die in herkömmlicher Weise aus bekannten logischen Bauteilen aufgebaut sind.
.130 052/0795
11.3.1981 W/He - θ/'- f', l/p 10.51''·
Nach Hg. 8 enthält jedes Paritätsverarbeitungselement P einen
Multiplexer -4-0 mit vier Eingängen O, 1, 2, 3, der durch die Kennzahl
in ähnlicher Weise wie der Multiplexer 16 in Fig. 4- gesteuert
wird. In diesem Fall jedoch "besteht keine Verbindung von östlichen
und westlichen Nachbarn. Stattdessen wird der Eingang von dem südlichen
Nachbarn mit Eingängen O und 3 und der Eingang von dem nördlichen
Nachbarn mit Eingängen 1 und 2 verbunden.
Wenn somit die Kennzahl West (11) angibt, werden die Paritätsbits nach Norden innerhalb der Gruppe von Elementen und über die Diagonalpfade
20 (wegen der Schaltkreisverbindungen nach Hg. 7) zwischen Gruppen verschoben. Nachdem acht solcher Verschiebungen
durchgeführt worden sind, ist der Inhalt einer jeden Gruppe von Paritätsverarbeitungselementen nach Westen in die benachbarter
Gruppe von Paritätsverarbeitungselementen entsprechend der West-Verschiebung
von Daten aus einem der Unterfelder 10 (fig. 1) in das benachbarte Unterfeld verschoben worden.
Wenn die Kennzahl Ost (01) darstellt, werden die Paritätsbits
nach Süden innerhalb der Gruppen und über die diagonalen Pfade
20 zwischen Gruppen übertragen, so daß nach acht solchen Verschiebungen der Inhalt einer je'den Gruppe von Paritätsverarbeitungselementen
nach Osten in die benachbarte Gruppe von Paritätsverarbeitungselementen verschoben worden ist.
Zusammenfassend ergibt sich, daß dann, wenn Daten um ein Vielfaches
von acht Stufen zwischen den Datenverarbeitungseleinenten
D verschoben werden, die entsprechenden Paritätsbits zwischen den Paritätsverarbeitungselementen ^verschoben werden, so daß sie in
der richtigen Beziehung zu den Baten gehalten werden.
Die Datenverarbeitungselemente und Paritätsverarbeitungselemente werden vorzugsweise in Form von LSI-Chips (large-scale integrated
circuit chips) ausgebildet. Zweckmäßigerweise können vier Verarbeitungselemente
in jedem LSI-Chip vorgesehen sein, was einen 2x2 Teil des Feldes ergibt. Aus ifig. ^ ergibt sich jedoch, daß
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11.3.1981 W/He - γ Ι/ρ 10.
die Paritätsverarbeitungselemente linear statt in einem zweidimensionalen
Feld verbunden werden müssen.
Wie dieses Problem gelöst wird, ist in Fig. 9 dargestellt. Die
Fig. 9 zeigt zwei LSI-Chips 40 und 42, deren jedes eine 2x2
Konfiguration von Paritätsverarbeitungselementen enthält. Die
Südverbindung 44 des Süd-West-El erneut es.: auf jedem Chip ist mit
der Nordverb indurig 46 des Nord-Ost-Elementes auf dem gleichen
Chip verdrahtet. Ferner ist die Südverbindung 48 von dem Süd-Ost-Element auf dem oberen Chip 40 mit der Nordverbindung 50 aus dem
Nord-West-Element auf dem unteren Chip 42 verdrahtet. Dies ergibt, daß die acht Elemente über ihre Nord-Süd-Verbindungen in Reihe geschaltet sind, so daß eine der Gruppen 12 von Paritätsverarbeitungselementen
nach Fig. 5 gebildet werden.
In der vorgenannten GB-PS 2.020.457 ist eine Möglichkeit der Verringerung
der Anzahl von Anschlüssen an einen LSI-Chip beschrieben, indem benachbarte Paare von Anschlüssen kombiniert werden.
Vorliegende Erfindung kann in gleicher Weise unter Verwendung von Chips der in dieser Patentschrift erläuterten Form ausgeführt
werden. Fig. 10 zeigt, wie zwei dieser Chips 52 und 54- miteinander
verbunden sind, um den gleichen Effekt wie in Fig. 9 zu erhalten.
Bei der vorbescbxi ebenen Anordnung gibt es unterschiedliche Datenverbindungen
mit den Kenn-Multiplexern in den Datenverarbeitungselementen und den Paritätsverarbeitungselementen, wie in den Figuren
4 und 8 gezeigt. Bei einer Ausführung mit LSI-Chips ist es jedoch unter Umständen zweckmäßig, diese Verbindungen identisch auszuführen
(d.h. sie alle in der in Fig. 4 gezeigten Weise herzustellen) und !stattdessen die Adresseneingänge in die Kenn-Multiplexer
zu verändern, so daß die Paritätsverarbeitungselemente nur
"Nord"- und "Süd^Kennzahlen aufnehmen.
Bei einer anderen Variation der vorbeschriebenen Einrichtung kann das Feld in rechteckförmige Unterfelder statt in quadratische
Unterfelder unterteilt werden. Bei einer solchen Anordnung ist
11.5.1981 W/He - 1ζ/ -fl η Ι/ρ 10.514-
klar, daß die Anzahl von Schritten, die benötigt werden, um die Paritätsbits in der Ost-West-Richtung zwischen benachbarten Gruppen
über die diagonalen Pfade zu verschieben, verschieden von der Anzahl von ochribte-n ist, die notwendig sind, um die Datenbits
zwischen benachbarten Uhterfeldern zu verschieben. Es ist dann des
halb erforderlich, zusätzliche Steuerschaltunken einzuführen, um
einige der l'aktimpulse zu den Paritätsverarbeitungselementen während
der Ost-West-Verschiebungen zu sperren (oder einige geaondei'b
Takt impulse für die Paritätsverarbeitungaeleinente au erzeugen), um
sicherzustellen, daß die Paritätsbits in der richtigen Beziehung zu den Daten gehalten werden.
130ÖS2/0795
Leerseite
Claims (1)
11.5.1980 W/He -l/l I/p 10.51''+
Patentansprüche:
Datenverarbeitungseinrichtung mit einer Vielzahl von logisch in Reihen u-nd Spalten angeordneten Verarbeitungselementen,
dadurch gekennzeichnet, daß Jede Spalte in eine Vielzahl von Gruppen (12) aus Elementen unterteilt ist, wobei die Elemente (P) innerhalb
jeder Gruppe (12) miteinander so verbunden sind, daß Informationen in Nordrichtung und in Südrichtung zwischen benachbarten
Elementen innerhalb der gleichen Gruppe übertragen werden können, und daß eine Vielzahl von Sehaltkreisen (22) mit jeweils
zwei Zuständen vorgesehen sind, wobei
a) im ersten Zustand die Schaltkreise (22) das am weitesten nördlich
gelegene Element (P) einer jeden, Gruppe (12) mit dem am weitesten südlich gelegenen Element der benachbarten Gruppe in
Nordrichtung verbinden, wodurch eine Information nach Norden und Süden zwischen benachbarten Gruppen in der gleichen Spalte
übertragen werden kann, und wobei
b) im zweiten Zustand die Schaltkreise (22) das am weitesten nördlich
gelegene Element (P) einer Gruppe (12) mit dem am weitesten südlich gelegenen Element der benachbarten Gruppe in Westrichtung
verbinden, wodurch Informationen nach Osten und Weäben zwischen
benachbarten Gruppen in unterschiedlichen Spalten übertragen werden können.
2. Datenverarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß eine Kennzahl mit vier Werten, die Nord, Süd, Ost und West darstellen, an alle Verarbeitungselemente (P) parallel
übertragen wird.
5. Datenverarbeitungseinrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß jedes Verarbeitungselement (P) eine Auswahlschaltung (40) aufweist, die von der Kennzahl zur Auswahl von Informationen
von seinem nördlichgelegenen Nachbarn gesteuert wird, wenn die Kennzahl Süd oder Ost darstellt, und von seinem südlich gelegenen
Nachbarn gesteuert wird, wenn die Kennahl Ost oder West darstellt.
1300S2/07Ö5
11.3.1981 W/He - 2 - I:p 10.514
•V. Datenverarbeitningseinrichtung nach Anspruch 2 oder 3, dadurch
gekennzeichnet, daß die Schaltkreise (22) durch die Kennzahl so gesteuert sind, daß sie den ersten Zustand einnehmen, wenn die
Kennzahl .Nord oder Süd darstellt, und den zweiten Zustand einnehmen,
wenn die Kennzahl Ost oder West darstellt.
1300 52/0795
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---|---|---|---|
GB8010574 | 1980-03-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
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DE3109705C2 DE3109705C2 (de) | 1990-03-01 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (5)
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ZA (1) | ZA811458B (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3506749A1 (de) * | 1984-02-27 | 1985-09-26 | Nippon Telegraph & Telephone Public Corp., Tokio/Tokyo | Matrixprozessor und steuerverfahren hierfuer |
US4816993A (en) * | 1984-12-24 | 1989-03-28 | Hitachi, Ltd. | Parallel processing computer including interconnected operation units |
EP0190813B1 (de) * | 1985-01-29 | 1991-09-18 | The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and | Verarbeitungszelle für fehlertolerante Matrixanordnungen |
US4933895A (en) * | 1987-07-10 | 1990-06-12 | Hughes Aircraft Company | Cellular array having data dependent processing capabilities |
US5179705A (en) * | 1988-03-23 | 1993-01-12 | Dupont Pixel Systems, Ltd. | Asynchronous arbiter state machine for arbitrating between operating devices requesting access to a shared resource |
US5253308A (en) * | 1989-06-21 | 1993-10-12 | Amber Engineering, Inc. | Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing |
US5121502A (en) * | 1989-12-20 | 1992-06-09 | Hewlett-Packard Company | System for selectively communicating instructions from memory locations simultaneously or from the same memory locations sequentially to plurality of processing |
US5630162A (en) * | 1990-11-13 | 1997-05-13 | International Business Machines Corporation | Array processor dotted communication network based on H-DOTs |
US5966528A (en) * | 1990-11-13 | 1999-10-12 | International Business Machines Corporation | SIMD/MIMD array processor with vector processing |
US5590345A (en) * | 1990-11-13 | 1996-12-31 | International Business Machines Corporation | Advanced parallel array processor(APAP) |
US5734921A (en) * | 1990-11-13 | 1998-03-31 | International Business Machines Corporation | Advanced parallel array processor computer package |
US5963745A (en) * | 1990-11-13 | 1999-10-05 | International Business Machines Corporation | APAP I/O programmable router |
US5588152A (en) * | 1990-11-13 | 1996-12-24 | International Business Machines Corporation | Advanced parallel processor including advanced support hardware |
US5794059A (en) * | 1990-11-13 | 1998-08-11 | International Business Machines Corporation | N-dimensional modified hypercube |
US5752067A (en) * | 1990-11-13 | 1998-05-12 | International Business Machines Corporation | Fully scalable parallel processing system having asynchronous SIMD processing |
US5765011A (en) * | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams |
US5815723A (en) * | 1990-11-13 | 1998-09-29 | International Business Machines Corporation | Picket autonomy on a SIMD machine |
EP0485690B1 (de) * | 1990-11-13 | 1999-05-26 | International Business Machines Corporation | Paralleles Assoziativprozessor-System |
US5963746A (en) * | 1990-11-13 | 1999-10-05 | International Business Machines Corporation | Fully distributed processing memory element |
US5617577A (en) * | 1990-11-13 | 1997-04-01 | International Business Machines Corporation | Advanced parallel array processor I/O connection |
US5828894A (en) * | 1990-11-13 | 1998-10-27 | International Business Machines Corporation | Array processor having grouping of SIMD pickets |
US5765015A (en) * | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Slide network for an array processor |
US5809292A (en) * | 1990-11-13 | 1998-09-15 | International Business Machines Corporation | Floating point for simid array machine |
US5765012A (en) * | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Controller for a SIMD/MIMD array having an instruction sequencer utilizing a canned routine library |
US5625836A (en) * | 1990-11-13 | 1997-04-29 | International Business Machines Corporation | SIMD/MIMD processing memory element (PME) |
JPH04293151A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 並列データ処理方式 |
US5594918A (en) * | 1991-05-13 | 1997-01-14 | International Business Machines Corporation | Parallel computer system providing multi-ported intelligent memory |
JP2642039B2 (ja) * | 1992-05-22 | 1997-08-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | アレイ・プロセッサ |
GB2298295B (en) * | 1995-02-23 | 2000-01-19 | Sony Uk Ltd | Data processing systems |
US6513108B1 (en) * | 1998-06-29 | 2003-01-28 | Cisco Technology, Inc. | Programmable processing engine for efficiently processing transient data |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2946119A1 (de) * | 1978-11-23 | 1980-06-04 | Int Computers Ltd | Datenverarbeitungseinrichtung |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1445714A (en) * | 1973-04-13 | 1976-08-11 | Int Computers Ltd | Array processors |
GB1536933A (en) * | 1977-03-16 | 1978-12-29 | Int Computers Ltd | Array processors |
US4241413A (en) * | 1978-04-25 | 1980-12-23 | International Computers Limited | Binary adder with shifting function |
GB2020457B (en) * | 1978-05-03 | 1982-03-10 | Int Computers Ltd | Array processors |
US4270170A (en) * | 1978-05-03 | 1981-05-26 | International Computers Limited | Array processor |
US4247892A (en) * | 1978-10-12 | 1981-01-27 | Lawrence Patrick N | Arrays of machines such as computers |
US4251861A (en) * | 1978-10-27 | 1981-02-17 | Mago Gyula A | Cellular network of processors |
US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
-
1981
- 1981-03-04 ZA ZA00811458A patent/ZA811458B/xx unknown
- 1981-03-13 DE DE19813109705 patent/DE3109705A1/de active Granted
- 1981-03-27 AU AU68852/81A patent/AU545068B2/en not_active Ceased
- 1981-03-27 FR FR8106206A patent/FR2479508B1/fr not_active Expired
-
1983
- 1983-06-27 US US06/508,175 patent/US4467422A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2946119A1 (de) * | 1978-11-23 | 1980-06-04 | Int Computers Ltd | Datenverarbeitungseinrichtung |
Also Published As
Publication number | Publication date |
---|---|
AU6885281A (en) | 1981-10-01 |
FR2479508B1 (fr) | 1986-09-05 |
US4467422A (en) | 1984-08-21 |
FR2479508A1 (fr) | 1981-10-02 |
DE3109705C2 (de) | 1990-03-01 |
AU545068B2 (en) | 1985-06-27 |
ZA811458B (en) | 1982-03-31 |
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