DE3040867A1 - Halbleiteranodnung und verfahren zu ihrer herstellung - Google Patents

Halbleiteranodnung und verfahren zu ihrer herstellung

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Description

Licentia Patent-Verwaltungs-G.m.b.H. Theodor-Stern-Kai 1, 6000 Frankfurt 70
-3-
Heilbronn, den 22.10.80 SE2-HN-Ma-et - HN 80/52
Halbleiteranordnung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine Halbleiteranordnung aus einem Gehäusesockel und einem auf dem Gehäusesockel mittels eines Lots aufgebrachten gut wärmeleitenden Trägerkörpers für einen auf den Trägerkörper gleichfalls aufgelöteten Halbleiterkörper .
Zur Erzielung einer guten Wärmeableitung, insbesondere bei Leistungshalbleiterbauelementen, wird bereits bisher zwischen den metallischen Gehäusesockel und den Halbleiterkörper ein Trägerkörper aus gut wärmeleitendem Material eingefügt. Derartige Trägerkörper bestehen insbesondere aus Kupfer.
Bisher wurde so vorgegangen, daß auf den Gehäusesockel, beispielsweise einen ΤΟ-3-Sockel, eine Lotronde aufgesetzt wurde. Auf die Lotronde wird dann beispielsweise eine Kupferronde, die den Trägerkörper bildet, aufgesetzt. Auf den Kupferkörper wird eine zweite Lotronde aufgebracht.
Diese Anordnung wird dann in einen Lötofen eingeführt, in dem bei einer relativ hohen Löttemperatur das Lot schmilzt und den Trägerkörper mit dem Gehäusesockel verbindet. Nach diesem Lötprozeß, der beispielsweise bei 500 0C stattfindet, wird die Oberfläche des Trägerkörpers, die nunmehr mit Lot benetzt ist, abgebürstet und evtl. weiteren Reinigungsprozessen unterzogen. Danach wird der Halbleiterkörper auf die mit Lot beschichtete Oberflächenseite des Trägerkörpers
aufgesetzt, und die Anordnung wird einem zweiten Lötprozeß unterzogen, bei dem sich der Halbleiterkörper mit dem Trägerkörper fest verbindet. Um Beschädigungen des Halbleiterkörpers bzw. des darin enthaltenen Halbleiterbauelementes zu vermeiden, ist diese zweite Löttemperatur relativ niedrig. Sie liegt beispielsweise bei 400 0C.
Das geschilderte Verfahren hat den Nachteil, daß zwei Lötprozesse mit unterschiedlichen Löttemperaturen und mit zwischen den Lötprozessen vorzunehmenden Reinigungsschritten erforderlich sind. Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiteranordnung anzugeben, die mit weniger Arbeitsschritten herzustellen ist und bei der sich somit eine höhere Fertigungsausbeute erzielen läßt. Außerdem soll ein geeignetes Verfahren zur Herstellung dieser Halbleiteranordnung beschrieben werden. Die genannte Aufgabe wird bei einer Halbleiteranordnung der eingangs beschriebenen Art erfindungsgemäß dadurch gelöst, daß der Trägerkörper mindestens eine Kapillaröffung aufweist und daß zwischen dem Gehäusesockel und dem Trägerkörper eine Schicht aus Lotmaterial angeordnet ist.
Bei einem derartigen Aufbau des Gehäusesockels und insbesondere bei der Ausbildung des Trägerkörpers mit einer Kapillaröffnung wird nur ein Lotmaterial zwischen dem Gehäusesockel und dem Trägerkörper und nur ein Lötprozeß benötigt. Beim Lötprozeß steigt das zwischen dem Gehäusesockel und dem Trägerkörper angeordnete schmelzflussige Lot durch die Kapillaröffnung nach oben und benetzt die Rückseite des bereits auf dem Trägerkörper angeordneten Halbleiterkörpers, so daß in einem Lötvorgang der Halbleiterkörper mit dem Trägerkörper und der Trägerkörper mit dem Gehäusesockel fest verbunden wird. Als Lotmaterial für den Halbleiterkörper eignet sich insbesondere ein dünnes Lotplättchen, das zwischen den Gehäusesockel und den Trägerkörper eingelegt wird. Der Trägerkörper besteht aus einem gut wärmeleitenden Material, insbesondere aus einer blanken, verzinnten, vergoldeten oder vernickelten Kupferronde.
Das Lotplättchen ist "flächenmäB.ig VofziigsWeise kleiner als der Trägerkörper, wobei die beiden Teile zentrisch übereinander angeordnet werden oder das Lotplättchen zentrisch unter der Bohrung im Trägerkörper angeordnet ist. Dadurch ist sichergestellt, daß die Kapillarwirkung der im Trägerkörper vorgesehenen Öffnung nicht durch einen Kapillareffekt am Rande des Träger- bzw. Kühlkörpers zunichte gemacht wird. Aus diesem Grund ist die Kapillaröffnung auch vorzugsweise im Trägerkörper zentrisch angeordnet, bzw. so angeordnet, daß die Öffnung zentrisch zu dem auf dem Trägerkörper zugeordneten Halbleiterkörper liegt, so daß das aufsteiqende Lot gleichmäßig über die vorzugsweise metallisierte Rücksei Le des Halbleiterkörpers verteilt wird.
Das Lotmaterial besteht vorzugsweise aus einer Blei-Zinn-Legierung, wobei sich eine Blei-Zinn-Legierung mit einem 40-%igen Anteil von Zinn als sehr geeignet erwiesen hat. Mit Hilfe eines derartigen Lotes kann der Lötprozeß bei ca. 400 0C durchgeführt werden, so daß eine Schädigung des Halbleiterkörpers bzw. der im Halbleiterkörper enthaltenen Bauelemente sicher vermieden wird.
Der erfingungsgemäße Aufbau einer Halbleiteranordnung bzw. das Verfahren zu dessen Herstellung ist besonders vorteilhaft bei Leistungstransistoren, Leistungsgleichrichtern und Hochleistungsschaltkreisen, bei denen für eine gute Wärmeabführung gesorgt werden muß.
Die Erfindung und ihre weitere vorteilhafte Ausgestaltung soll noch an Hand eines Ausführungsbeispieles näher erläutert werden. Dabei zeigt die Figur 1 in einer perspektivischen Darstellung die für die Halbleiteranordnung benötigten Teile und ihre gegenseitige Zuordnung. In der Figur 2 ist der Gehäusesockel mit dem aufgebrachten Halbleiterkörper im Schnitt dargestellt.
In der Figur 1 ist ein Gehäusesockel für einen Leistungstransistor dargestellt. Dieser Gehäusesockel, beispielsweise vom TO-3-Typ, besteht aus einer vernickelten Stahlplatte mit zwei isoliert durchgeführten Anschlußdrähten 2 und 3. Die die Drähto umhüllende Iho] i erst of fmas.so ist mit 4 bezel chnot.
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Auf den Gehäusesockel wird zunächst eine Lotronde 5 aufgelegt, die beispielsweise aus einer Blei-Zinn-Legierung mit einem 40-%igen Zinnanteil besteht. Diese Lotronde ist bei einem Ausführungsbeispiel 0,25 mm dick und hat einen Durchmesser von 7 mm. Auf die Lotronde 5 wird sodann der Kühl- und Trägerkörper 6 für das Halbleiterbauelement aufgelegt. Dieser Kühlkörper besteht vorzugsweise aus blankem, verzinntem oder vernickeltem Kupfer und ist im vorliegenden Fall 1 mm dick und hat einen Durchmesser von 10 mm. Der Trägerkörper weist in seinem Zentrum oder nahe dem Mittelpunkt eine durchgehende Öffnung mit einem Durchmesser von ca. 0,6 mm auf. Der Öffnungsquerschnitt muß so gewählt werden, daß in Folge der Kapillarwirkung beim Lötprozeß ausreichend Lotmaterial vt>n der Unterseite des Trägerkörpers zur Oberseite fließt und dort die Rückseitenoberfläche des aufliegenden Halbleiterköpers benetzt. Das Kapillarloch 7 in der Kupferträgerplatte 6 wird vorzugsweise durch Stanzen hergestellt.
Auf den Trägerkörper 6 mit der zentralen Kapillarbohrung 7 wird schließlich noch der Halbleiterkörper 8 mit seiner beispielsweise vergoldeten Rückseite aufgesetzt. Alle Teile sind zentrisch übereinander angeordnet, so daß der Halbleiterkörper die Kapillarbohrung 7 überdeckt. Bei dem HaIbleiterkörper 8 handelt es sich beispielsweise um einen Leistungstransistor dessen Kollektorzone an der Rückseite kontaktiert wird, während die Emitter- und die Basiszone ihre Anschlußkontakte auf der Vorderseite des Halbleiterkörpers haben.
Die Figur 2 zeigt die fertig aufgebaute Halbleiteranordnung. Bei einer Löttemperatur von ca. 400 0C schmilzt die Lotronde 5 auf dem Gehäusesockel 1 und das Lot wird durch die Kapillarwirkung der Öffnung 7 von der Unterseite des Träger körpers 6 zur Oberseite transportiert und benetzt dort die metallisierte Rück- oder Unterseite des Halbleiterkörpers Bei dieser Metallisierung des Halbleiterkörpers handelt es sich beim Ausführungsbeispiel um den Kollektoranschlußkontakt. Da die Lotronde 5 im Querschnitt kleiner war als der Trägerkörper 6, steigt das Lot nicht am Rand des Trägerkör-
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pers nach oben, was unter Umständen die Kapillarwirkung des Loches 7 reduzieren würde. Wie aus der Figur 2 ersichtlich, wurden schließlich noch der Emitter- und der Basiskontakt auf der Oberseite des Halbleiterkörpers 8 über dünne Kontaktierungsdrähtp 10 und 11 mit den isolierten Sockeldurchführungen 2 und 3 elektrisch leitend verbunden. Auf den Gehäusesockel wird schließlich, was in der Figur nicht dargestellt wurde, zum Abschluß des Fertigungsprozesses noch eine Gehäusekappe aufgebracht. Erwähnt soll noch werden, daß die gleichzeitige Lötung von Trägerkörper und Halbleiterkörper vorzugsweise in einer Wasserstoffatmosphäre erfolgt.
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Claims (9)

  1. Lic ent i a Patent rV er walfeuiigs-G J mJ§>. H. Theodor-Stern-Kai 1, 6000 Frankfurt 70
    Heilbronn, den 22.10.80 SE2-HN-Ma-et - HN 80/52
    Patentansprüche
    10
    (Ι)/ Halbleiteranordnung aus einem Gehäusesockel und einem auf dem Gehäusesockel mittels eines Lots aufgebrachten, gut wärmeleitenden Trägerkörpers für einen auf den Trägerkörper gleichfalls aufgelöteten Halbleiterkörper, dadurch gekennzeichnet, daß der Trägerkörper (6) mindestens eine Kapillaröffnung (7) aufweist, und daß zwischen dem Gehäusesockel (1) und dem Trägerkörper (6) eine Schicht (5) aus Lotmaterial angeordnet ist.
  2. 2) Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Lotmaterial für den Halbleiterkörper (8) und den Trägerkörper (6) ein zwischen den Gehäusesockel (1) und den Trägerkörper (6) eingelegtes Lotplättchen (5) vorgesehen ist.
  3. 3) Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Trägerkörper (6) aus einer blanken, verzinnten, vernickelten oder vergoldeten Kupferplatte oder Kupferronde besteht.
  4. 4) Halbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Lotplättchen (5) flächenmäßig kleiner ist als der Trägerkörper (6), und daß die beiden Teile zentrisch übereinander angeordnet sind, oder das Lotplättchen zentrisch unter der Bohrung im Trägerkörper angeordnet ist.
  5. 5) Halbleiteranordnung nach einem der vorangehenden An-Sprüche, dadurch gekennzeichnet, daß die Kapillaröffnung in dem Trägerkörper zentrisch oder zentrisch zu dem auf dem Trägerkörper angeordneten Halbleiterkörper ist.
  6. 6) Halbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Lotmaterial aus einer Blei-Zinn-Legierung oder einer Zinn-Indium-Legierung besteht.
  7. 7) Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Blei-Zinn-Legierung ca. 40 % Zinn enthält.
  8. 8) Verfahren zum Herstellen einer Halbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß auf den Gehäusesockel (1) ein dünnes Lotplättchen (5) und auf das Lotplättchen der Trägerkörper (6) mit der Kapillaröffnung (7) so aufgelegt wird, daß die Kapillaröffnung an der Unterseite des Trägerkörpers von dem Lotplättchen überdeckt wird, daß auf den Trägerkörper über der Kapillaröffnung der Halbleiterkörper (8) angeordnet wird, und daß in einem Lötvorgang der Trägerkörper mit dem Gehäusesockel und der Halbleiterkörper mit dem Trägerkörper mit Hilfe des durch die Kapillaröffnung aufsteigenden und die Rückseite des Halbleiterkörpers benetzenden Lots verbunden wird.
  9. 9) Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Lötvorgang bei ca. 400 0C erfolgt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445074B1 (en) 1997-09-26 2002-09-03 Siemens Aktiengesellschaft Electronic component mounted on a flat substrate and padded with a fluid filler

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217645A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置の製造方法
JPH0777247B2 (ja) * 1986-09-17 1995-08-16 富士通株式会社 半導体装置の製造方法
US4791075A (en) * 1987-10-05 1988-12-13 Motorola, Inc. Process for making a hermetic low cost pin grid array package
US4829020A (en) * 1987-10-23 1989-05-09 The United States Of America As Represented By The United States Department Of Energy Substrate solder barriers for semiconductor epilayer growth
US5132248A (en) * 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
JPH0376286A (ja) * 1989-08-18 1991-04-02 Sony Corp 半導体レーザ装置とその組立方法
KR960000706B1 (ko) * 1993-07-12 1996-01-11 한국전기통신공사 전력소자용 플라스틱 패키지 구조 및 그 제조방법
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3434018A (en) * 1966-07-05 1969-03-18 Motorola Inc Heat conductive mounting base for a semiconductor device
DE2238569A1 (de) * 1971-08-07 1973-02-22 Matsushita Electronics Corp Verfahren zum loeten einer halbleiterplatte

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3706915A (en) * 1970-03-09 1972-12-19 Gen Electric Semiconductor device with low impedance bond
US3860949A (en) * 1973-09-12 1975-01-14 Rca Corp Semiconductor mounting devices made by soldering flat surfaces to each other
US4143456A (en) * 1976-06-28 1979-03-13 Citizen Watch Commpany Ltd. Semiconductor device insulation method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3434018A (en) * 1966-07-05 1969-03-18 Motorola Inc Heat conductive mounting base for a semiconductor device
DE2238569A1 (de) * 1971-08-07 1973-02-22 Matsushita Electronics Corp Verfahren zum loeten einer halbleiterplatte

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445074B1 (en) 1997-09-26 2002-09-03 Siemens Aktiengesellschaft Electronic component mounted on a flat substrate and padded with a fluid filler
US6653743B2 (en) 1997-09-26 2003-11-25 Siemens Aktiengesellschaft Electronic component mounted on a flat substrate and padded with a fluid filler

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