DE3033516A1 - Halbleiteranordnung in einem kunstharzgehaeuse - Google Patents
Halbleiteranordnung in einem kunstharzgehaeuseInfo
- Publication number
- DE3033516A1 DE3033516A1 DE19803033516 DE3033516A DE3033516A1 DE 3033516 A1 DE3033516 A1 DE 3033516A1 DE 19803033516 DE19803033516 DE 19803033516 DE 3033516 A DE3033516 A DE 3033516A DE 3033516 A1 DE3033516 A1 DE 3033516A1
- Authority
- DE
- Germany
- Prior art keywords
- lines
- transistor
- plate
- field effect
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
Die Erfindung betrifft eine in Kunstharz eingefor::.te
Halbleiteranordnung, insbesondere einen Feldeffekttransistor in einer Kunstharzform oder einem Kunstharzgehäuse.
c, Wenn ein Feldeffekttransistor zur Verwendung bei hohen
Frequenzen, z. B. ein Feldeffekttransistor mit isolierter Steuerelektrode, der nachstehend als
MOSFET bezeichnet wird, in einer Hochfrequenzschaltung verwendet wird, ist es erforderlich, die
Source-Elektrode über einen Kondensator oder dgl.
wechselspannungsmässig zu erden. Wenn diese Erdung nicht vollständig ist, wird der Betrieb der Hochfrequenzschaltung
instabil. Die unvollständige Erdung führt ausserdem zu dem Nachteil bei einem MOSFET mit
Doppel-Gate, dass eine ausreichende Verstärkungsverringerung nicht mit einer Verstärkungs-Steuerspannung
erreicht werden kann, mit der die eine Gate-Elektrode beaufschlagt wird. Wenn nämlich die Steuerspannung
der einen Gate-Elektrode auf eine vorgegebene Spannung geändert wird, um die Leistungsverstärkung
zu verringern, wird der Verringerungswert der
Leistungsverstärkung gegenüber einem an die andere Gate-Elektrode angelegten Signal, was nachstehend
als maximale Verstärkungsverringerung bezeichnet wird, unzureichend.
Insbesondere bei einem MOSFET der Flachgehäusebauart, bei dem ein MOSPET-Element 1 an eine Leitung S der
in horizontaler Richtung verlaufenden Leitungen S, D, Gx., G2 angeschlossen ist, um einen Source-An-Schluss
zu bilden, sind die Elektroden des Elementes und die Leitungen mit Drähten angebondet und das
Element als ganzes in einen Harzkörper 2 eingeformt, wie es in Fig. 1A und 1B dargestellt ist, wobei eine
Erdung des Gehäuses nicht möglich ist, wie es sonst
130015/0790 BAD ORIGINAL
bei einem Metallgehäuse der Fall ist. Somit muss die
Erdang erfolgen, indem man lediglich den Source-Anschluss bzw. die Leitung S verwendet. Es hat sich
jedoch herausgestellt, dass der Einfluss der Leiterin
Induktivität nicht vernachlässigbar ist, wenn die
Erdung in derartiger Weise erfolgt. Aus diesem Grunde hat der in Kunstharz eingeformte MOSPET in Flachgehäusebauart
im Vergleich zu einem MOSFET in Metallgehäusebauart
eine geringere maximale Verstärkungsver-.10 ringerung und eine schlechtere Stabilität im Hochfrequenzbereich,
insbesondere im oder oberhalb des UHF-Barides.
Aufgabe der Erfindung ist es daher, einen in Kunstharz eingeformten Feldeffekttransistor anzugeben, der
verbesserte Eigenschaften hinsichtlich der Stabilität und der maximalen Verstärkungsverringerung aufweist.
Die erfindungsgemässe in Kunstharz eingeformte Halbleiteranordnung
weist einen Feldeffekttransistor mit Source-, Drain- und Gate-Elektroden sowie an die jeweiligen
Elektroden des Feldeffekttransistors angeschlossene Leitungen auf und ist in einem Kunstharzgehäuse
untergebracht, wobei sich die Halbleiteranordnung dadurch auszeichnet, dass eine an die Source--Elektrode
des Feldeffekttransistors anzuschliessende· Leitung entweder an ein Leiterplättchen angeschlossen
ist, an dem .der Transistor zu befestigen ist, oder integral mit diesem ausgebildet ist, und dass
die untere Oberfläche des Leitungsplättchens gegenüber dem abdichtenden Kunstharzkörper freiliegt.
•J0- Die Erfindung wird nachstehend anhand der Beschreibung
von Ausfuhrungsbeispielen und unter Bezugnahme
auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in
• .. . . bad original ■ ' ' - -
' 130015/0790
Pig. 1A eine Draufsicht eines in Kunstharz, eingeschlossenen
MOSFET in Flachgehäusebauart zur Erläuterung der Erfindung;
Fig. 1B einen Schnitt des in Kunstharz eingegossenen
MOSFET in Flachgehäusebauart längs der Linie A-A1 der Fig. 1A;
Fig. 2 einen Schnitt des in Kunstharz eingegossenen MOSFET in Flachgehäusebauart gemäss einer ersten
Ausführungsform der Erfindung;
Fig. 3 einen Schnitt des MOSFET gemäss einer anderen erfindungsgemässen Ausführungsform.;
Fig. 4 bis 11 Darstellungen des MOSFET zur Erläuterung
der jeweiligen Herstellungsschritte für den MOSFET nach Fig. 2, und zwar in
Fig. 4 einen Schnitt der Halbleiteranordnung; Fig. 5 eine Draufsicht des Leitungsrahmens;
Fig. 6 eine perspektivische Darstellung des Substrats ;
Fig. 7 bis 10 Schnitte des Leitungsrahmens in verschiedenen
Stadien des Zusammenbaus;
Fig. 11 eine perspektivische Darstellung des MOSFET nach Beendigung der Montage;
Fig. 12 eine Draufsicht des Leitungsrahmens in einem Stadium des Herstellungsverfahrens des in
Fig. 3 dargestellten MOSFET;
Fig. 13 einen Schnitt des Leitungsrahmens in einem Herstellungsstadium des MOSFET nach Fig. 3;
Fig. 14 eine Draufsicht des MOSFET nach Fig. 2, der an das Verdrahtungssubstrat angeschlossen ist;.
und in
Fig. 15 einen Schnitt längs der Linie C-C in Fig.
Fig, 2 zeigt einen Schnitt einer ersten erfindungsgemässen Ausführungsform eines in Kunstharz eingegossenen
MOSFET. Diese Figur stellt einen Schnitt längs der Linie B-B1 in Fig. 1A dar. Das Bezugszeichen 1 be-
130016/079 0
Ii^D ORIGINAL
zeichnet ein MOSFET-Element und das Symbol S eine Leitung, die als Source-Anschluss dient. Das MOSFET-Element
1 ist an dieser Leitung montiert. Das Cymbol
Qp bezeichnet eine Leitung, die als zweiter Gate-Anschluss
dient, während das Bezugszeichen 3 ein Leiterplättchen bezeichnet. Die Leitung S, die als
Souree-AvnSchluss dient, ist an dieses Leitungs-.
plättchen 3 über ein Zwischenplättchen 4 angeschlossen. Das Bezugszeichen 2 bezeichnet einen Harzkörper,
der den oben angegebenen MOSB1ET, die Leitungen, das
Zwischenplättchen und dergleichen integral ab- ; schliesst. Wie in der Zeichnung dargestellt, liegt
die Bodenfläche des Leitungsplättchens 3 vom Harzkörper
2 frei.
Die Fig. 4 bis 11 zeigen die jeweiligen Herstellungsschritte
des in Kunstharz eingegossenen MOSFEl1 in Flachgehäusebaüart mit dem oben beschriebenen Aufbau.
. Fig. 4 zeigt im Schnitt ein MOSFET-Element in Doppel-Gate-Bauart.
In Fig. 4 sind auf einem p-leitenden Si-
20' Substrat 5 n+-leitende Diffusionsschichten 6 und 7
ausgebildet, die als Source- und Drain-Elektroden dienen, während Gate-Elektroden G^ und G^ auf der
Oberfläche des Substrats und der Zwischenschaltung eines Isolierfilmes 8, z. B. aus SiOp, zwischen den
n+-leitenden Diffusionsschichten 6 und 7 ausgebildet
sind. Die Elektroden S und D sind auf den Source- bzw. Drain-Anschlüssen angeordnet.
Fig. 5 zeigt ein Beispiel eines Leitungsrahmens.für
die Flachgehäusebauart, an dem das oben beschriebene MOSFET-Element montiert wird. Der Leitungsrahmen besteht
aus Leitungen, die den genannten Anschlüssen für Source, Drain und Gate entsprechen und mit S,
D bzw. Qy^ und G^ bezeichnet sind, sowie einem Damm
130015/0790 BAD ORIGINAL
oder einer Schwelle 9 zum Anhalten des fliessenden
Harzes, wenn das Harz gegossen wird. Das innere Ende der Leitung S, die als Souree-AnSchluss arbeitet,
dient auch als Element-Halterungsteil 10.
Fig. 6 zeigt die Form des Leitungsplattchens 3? und
das Zwischenplättchen 4 ist entweder integral mit dem Leitungsplättchen 3 ausgebildet oder durch Punktschweissen
oder dgl. an das Leitungsplättchen 3 angeschlossen.
Der oben beschriebene Leitungsrahmen und das Leiterplättchen werden in der Weise miteinander kombinxert,
wie es in Fig. 7 dargestellt ist, und miteinander über das Zwischenplättchen 4- verbunden, wie es in
Fig. 8 dargestellt ist. Diese Verbindung wird durch Schweissen, Löten oder dgl. durchgeführt. Wie in
Fig. 9 dargestellt, ist das MOSFET-Element 1 auf einem derartigen Leitungsrahmen montiert, und die
Elektroden des Elementes sind zur Verbindung mit den entsprechenden Leitungen mittels Drähten angebondet.
Bei der Anbringung dieser Bondingdrähte ist es erforderlich, ein Montageteil 11 oder dgl. zwischen den
anderen Leitungen G^, Gp und D, die in einem Floating-Zustand
gegenüber dem Leitungsplättchen 3 sind, und dem Leitungsplättchen 3 selbst dazwischen zu setzen.
Fig. 10 zeigt den Zustand des· Harzgehäuses, in dem
man.den oben beschriebenen Leitungsrahmen in obere
und untere Formteile 12 bzw. 13 einsetzt. Fig. 11 zeigt das Aussehen des MOSFET nach dem Formvorgang.
Als nächstes wird ein in Kunstharz eingeformter MOSFET gemäss einer anderen Ausführungsform unter Bezugnahme
auf Fig. 3 näher erläutert.
130015/0790
Pig. 3 zeigt eine Ausführungsform, bei der die Leitung
S, die an den Source-Anschluss des Elementes anzuschliessen ist, integral mit dem Leitungsplättchen
ausgebildet ist. In diesem Falle ist es ratsam, einen 5. Leitungsrahmen mit einer Form zu verwenden, wie er
in Fig. 12 dargestellt ist. In Fig. 12 hat die an den • Source-Anschluss anzuschliessende Leitung S ein Leitungsplättchen
14-, das sich vollständig im Inneren des Dammes oder der Schwelle 9 mit geeigneten Lücken
oder Abständen zwischen ihm und den anderen Leitungen G-, &2 und D erstreckt. Dieses Leitungsplättchen'
14 und die Leitung S sind integral ausgebildet. Ein ' Teil 15 der anderen Leitungen, wie z. B. der Leitung
G, ist hochgebogen, wie es in Fig. 13 dargestellt ist. Nachdem das MOSFET-Element 1 und die Leitungen
mittels Drähten aneinander angebondet sind, wie es in der Zeichnung dargestellt ist, wird der Harzformvorgang
durchgeführt, um den Aufbau der in Fig. 3 dargestellten Art zu erreichen.
Bei dem Aufbau der oben beschriebenen Ausführungsform
wird der Abstand zwischen dem Hauptkörper des Pellets bzw. des MOSFET-Elementes 1 zur Leitung des Source-Anschlusses
kurz und der Erdungseffekt kann erhöht werden. Bei der tatsächlichen Montage des in Kunstharz
eingegossenen MOSFET in Flachgehäusebauart ge-,mäss der Erfindung auf einer gedruckten Schaltung oder
dgl. kann die gleiche Erdungswirkung wie bei einem
. · -Metallgehäuse erreicht werden, indem, man den unteren
Gehäuseteil, also das Leitungsplättchen, in der in Fig. 14- und 15 dargestellten Weise direkt erdet.
Fig. 14- zeigt das MOSFET-Element im angeschlossenen
Zustand, das in Kunstharz eingegossen auf einer gedruckten Schaltung angeordnet ist, während Fig. 15
einen Schnitt längs der Linie C-C der Fig. 14 zeigt.
15/079 0
BAD 0RJ8INAU
Die Leitungen der Source-, Drain- und Gate-AnscnlÜKEe
sind so dargestellt, dass sie elektrisch mit einem Lötmittel 21 an die Metalldrähte 22 auf der gedruckten
Schaltung mit einer Metallfolie, wie z. B. einer Kupferfolie, angeschlossen sind, Vielehe in
einem vorgegebenen Verdrahtungsmuster auf der Oberfläche des Isolierplättchens 20 angeordnet sind. Das
Leitungsplättchen 3 ist direkt an die Metalldrähte angeschlossen.
Die Stabilität und die maximale Verstärkungsverringerung lässt sich mit einem in Kunstharz eingegossenen
MOSFET in Flachgehäusebauart der oben beschriebenen Form in einer Hochfrequenzschaltung erheblich verbessern.
Die maximale Verstärkungsverringerung des in Kunstharz
eingegossenen Feldeffekttransistors in Flachgehäusebauart lässt sich um ungefähr 5 bis 7 dB erhöhen,
verglichen mit der maximalen Verstärkungsverringerung von entsprechenden Feldeffekttransistoren in Flachgehäusebauart,
wie sie in Fig. 1A und 1B dargestellt sind. Somit ist es möglich, eine ausreichende Verringerung
der Leistungsverstärkung zu erhalten.
Die Erfindung ist dabei nicht auf die speziell beschriebenen Ausführungsformen beschränkt. Beispielsweise
braucht der MOSFET nicht von der Bauart mit Doppel-Gate sein, sondern kann z. B. auch von der Bauart
mit einem Gate sein. In letzterem Falle ist eine Anzahl von drei Leitungen vorhanden. Die Erfindung
lässt sich auch in gleicher Weise auf Flächen-Feldeffekttransistoren
anwenden. Bei dem in Fig. 2 dargestellten MOSFET kann die Source-Leitung S direkt
an das Leitungsplättchen 3 angeschlossen werden, ohne das Zwischenplättchen 4 zu verwenden.
130015/0790 BAD ORIGINAL
Der erfindungsgemässe Aufbau der Halbleiteranordnung liefert eine erhebliche Wirkung bei einem Feldeffekttransistor, der in einer Hochfrequenzschaltung eingesetzt
werden soll, die im UHF-Band oder bei höheren Frequenzen arbeiten soll. Besonders ausgezeichnete
Wirkungen lassen sich bei einem Feldeffekttransistor erreichen, der bei einem Kanalwähler eines
Fernsehempfängers zum Einsatz gelangen soll.
130015/0790
Leerseite
Claims (6)
- f>A Γ Γ NTAN WA L TL.SCHIFF v.FÜNER STREHL GCHÜ BE L-HOPF EBBINGHAUS MN(JKMARIAHILFPLATZ 2 & 3, MÖNCHEN ΘΟ *3 Π ^ ^ ζ 1 KPOSTADRESSE: POSTFACH 9b O16O, D-BOOO MÖNCHEN 95 fc? U — «J -J I UIH ' 11Hf 1 MT l-UI-tlilM »N IAH NI [U | Kliiitachi, Ltd.ΠΚΛ-25259 o_ ..-,(.plcinber 1'UK)Halbleiteranordnung in einem KunstharzgehäusePatentansprüche1/. Halbleiteranordnung in einem Kunstharzgehäuse, mit einem Feldeffekttransistor mit Source-*-, Drain- und Gate-Elektroden und an die jeweiligen Elektroden angeschlossenen Leitungen und mit einem Harzkörper, der den Feldeffekttransistoren und die Leitungen integral einschliesst, dadurch gekenzeich.net dass der Transistor (1) an ein Leitungsplättchen (3) angeschlossen ist, dass von den Leitungen (S, D, G1, G2) die an .die Source-Elektrode an-zu-schliescende Leitung (S) elektrisch an das Leitungsplättchen (3) angeschlossen ist, an das der Transistor (1) angeschlossen ist, und dass die Oberfläche des Leitungsplättchens (3), an die der Transistor (1) nicht angeschlossen ist, vom Harzkörper frei liegt.130015/0790
- 2. Halbleiteranordnung in einem Kunstharzgehäuse, gekennzeichnet durch einen Feldeffekttransistor (1) mit Source-, Drain- und Gate-Elektroden, durch Leitungen (S, D, G1, G2), die an die jeweiligen Elektroden angeschlossen sind, durch ein Leitungsplättchen (1A-), das integral mit einer (S) der Leitungen (S, D, G1, G2) ausgebildet ist, die an die Source-Elektrode angeschlossen und an einem ihrer Enden an den Transistor (1) angeschlossen ist, und durch einen Harzkörper (2), der den Feldeffekttransistor (1), die Leitungen (S, D, G1, G2) und das Leitungsplättchen (14) integral in der Weise einschliesst, dass die Oberfläche des Leitungsplättchens (14) freiliegt, an die der Transistor (1) nicht angeschlossen ist.
- 3- Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leitungen (S, D, G1, G2), die an die jeweiligen Source-, Gate- bzw. Drain-Elektroden angeschlossen sind, vom Harzkörper (2) nach aussen vorstehen.
- 4. Halbleiteranordnung nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass der Harzkörper (2) zylindrische Gestalt aufweist.
- 5. Halbleiteranordnung nach einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass die Spitzen (15) der anderen Leitungen (D, G1, G2) als die integral mit dem Leitungsplättchen (14) ausgebildete Leitung (S) in höheren Positionen angeordnet sind als das Leitungsplättchen (14).
- 6. Halbleiteranordnung in einem Kunstharzgehäuse, gekennzeichnet durch ein Verdrahtungssubstrat (20) mit einem metallenen "Verdrahtungsmuster (22) auf seiner130015/0790Oberfläche, durch eine Vielzahl von Leitungen (£i, Ό, G1, G2), die mit Lötmittel (21) an das Verdrahtungsmuster (22) angeschlossen sind, durch ein Leitungr.-"plättchen (3)i das elektrisch an eine (S) der Leitungen (S, D, G1, G2) angeschlossen ist, durch einen Feldeffekttransistor (1) mit Source-, Gote- und Drain-Elektroden, und durch einen Harzkörper (2), der die Leitungen (S, D, G1, G2), den Transistor (1) und das Leitungsplättchen (3) in der Weise integral einschliesst, dass das Leitungsplättchen (3)i an der Transistor (1) nicht angeschlossen ist, frei liegt.130015/079 0
§AD ORIGINAL
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12063179A JPS5645054A (en) | 1979-09-21 | 1979-09-21 | Resin sealing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3033516A1 true DE3033516A1 (de) | 1981-04-09 |
Family
ID=14790997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19803033516 Withdrawn DE3033516A1 (de) | 1979-09-21 | 1980-09-05 | Halbleiteranordnung in einem kunstharzgehaeuse |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPS5645054A (de) |
DE (1) | DE3033516A1 (de) |
GB (2) | GB2059157B (de) |
HK (1) | HK37585A (de) |
MY (1) | MY8500835A (de) |
SG (1) | SG62184G (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3421539A1 (de) * | 1984-06-08 | 1985-12-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement fuer smd-technik |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770642B2 (ja) * | 1989-03-30 | 1995-07-31 | 三菱電機株式会社 | 半導体装置 |
EP0408904A3 (en) * | 1989-07-21 | 1992-01-02 | Motorola Inc. | Surface mounting semiconductor device and method |
US6452255B1 (en) | 2000-03-20 | 2002-09-17 | National Semiconductor, Corp. | Low inductance leadless package |
US6372539B1 (en) | 2000-03-20 | 2002-04-16 | National Semiconductor Corporation | Leadless packaging process using a conductive substrate |
US6686652B1 (en) * | 2000-03-20 | 2004-02-03 | National Semiconductor | Locking lead tips and die attach pad for a leadless package apparatus and method |
US6399415B1 (en) | 2000-03-20 | 2002-06-04 | National Semiconductor Corporation | Electrical isolation in panels of leadless IC packages |
CN110337194B (zh) * | 2019-07-25 | 2024-02-13 | 苏州华之杰电讯股份有限公司 | 并联双mos管与pcba板的连接结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5116109B2 (de) * | 1971-09-16 | 1976-05-21 |
-
1979
- 1979-09-21 JP JP12063179A patent/JPS5645054A/ja active Pending
-
1980
- 1980-09-05 DE DE19803033516 patent/DE3033516A1/de not_active Withdrawn
- 1980-09-09 GB GB8029170A patent/GB2059157B/en not_active Expired
-
1983
- 1983-06-07 GB GB8315596A patent/GB8315596D0/en active Pending
-
1984
- 1984-09-01 SG SG62184A patent/SG62184G/en unknown
-
1985
- 1985-05-16 HK HK37585A patent/HK37585A/xx unknown
- 1985-12-30 MY MY8500835A patent/MY8500835A/xx unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3421539A1 (de) * | 1984-06-08 | 1985-12-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement fuer smd-technik |
Also Published As
Publication number | Publication date |
---|---|
GB2059157B (en) | 1984-05-23 |
HK37585A (en) | 1985-05-24 |
GB8315596D0 (en) | 1983-07-13 |
SG62184G (en) | 1985-03-15 |
MY8500835A (en) | 1985-12-31 |
JPS5645054A (en) | 1981-04-24 |
GB2059157A (en) | 1981-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2629203C2 (de) | ||
DE60026846T2 (de) | Lc-oszillator | |
DE3339037C2 (de) | Magnetischer Mehrkanal-Wandlerkopf | |
DE1539863C3 (de) | Hochfrequenz-Hochleistungstransistor | |
DE4400341A1 (de) | Halbleitervorrichtung | |
DE2352357A1 (de) | Halbleitergehaeuse | |
DE10221891A1 (de) | Halbleitervorrichtung | |
DE3724703A1 (de) | Entkopplungskondensator fuer schaltkreisbausteine mit rasterfoermigen kontaktstiftanordnungen und daraus bestehende entkopplungsanordnungen | |
DE3913221A1 (de) | Halbleiteranordnung | |
DE3234668A1 (de) | Ic-bauteil mit eigendaempfung fuer eine vielzahl von zuleitungen | |
WO2003098666A2 (de) | Hochfrequenz-leistungshalbleitermodul mit hohlraumgehäuse sowie verfahren zu dessen herstellung | |
DE69737320T2 (de) | Halbleitervorrichtung | |
DE2300116A1 (de) | Hochfrequenz-feldeffekttransistor mit isolierter gate-elektrode fuer breitbandbetrieb | |
DE3033516A1 (de) | Halbleiteranordnung in einem kunstharzgehaeuse | |
DE1914442C3 (de) | Halbleiteranordnung | |
DE112019005278T5 (de) | Halbleiterbauteil | |
DE1925393A1 (de) | Halbleiterbauelement mit mindestens zwei an die Oberflaeche tretenden,mit Kontakten zu versehenden Zonen unterschiedlicher Leitfaehigkeit | |
DE69734426T2 (de) | Filmkapazität und Halbleiterpackung oder Anordnung damit | |
EP0282617A1 (de) | Integrierte Schaltung mit einer elektrisch leitenden Trägerplatte | |
DE3119288A1 (de) | Halbleiteranordnung | |
DE1812942C3 (de) | Halbleiteranordnung und Schaltungsanordnung mit einer solchen Halbleiteranordnung | |
DE3930858C2 (de) | Modulaufbau | |
DE1297233B (de) | Feldeffekttransistor | |
DE102019121229A1 (de) | Elektronische Vorrichtungen mit elektrisch isolierten Lastelektroden | |
EP0668615A1 (de) | Kunststoff-SMD-Gehäuse für einen Halbleiterchip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8128 | New person/name/address of the agent |
Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE |
|
8141 | Disposal/no request for examination |