DE3029277C2 - Aufbau von Metallschichten - Google Patents

Aufbau von Metallschichten

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DE3029277C2 DE19803029277 DE3029277A DE3029277C2 DE 3029277 C2 DE3029277 C2 DE 3029277C2 DE 19803029277 DE19803029277 DE 19803029277 DE 3029277 A DE3029277 A DE 3029277A DE 3029277 C2 DE3029277 C2 DE 3029277C2
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Description

— eine gute Haftgrundlage für späteres Verlöten der, insbesondere durch Ätzen, aus den Metallschichten gebildeten Leiterbahnen,
■Ό — eine Unterdrückung der, durch Diffusion von Au-A:omen in noch tieferen Schichten, ausgelösten Störungen,
— damit insbesondere eine lange Lagerfähigkeit der nicht weiterverarbeiteten Metallschichten auf dem
« Substrat,
— eine gute Haftung zwischen der zum Löten benötigten Au-Schicht und der Pd-Schicht, z. B. um diese Au-Schicht über einer Pd-Ti-CrNi-Schichtung anzubringen.
Die DE-OS 25 54 681 beschreibt einen Aufbau von Metallschichten, der von der Erfindung wegführt. Gemäß Seite 2, letzter Abs. sind dort zwar Kosteneinsparungen angestrebt, was gemäß Seite 3, Abs. 2 durch eine deutliche Reduzierung des Goldes erreicht werden soll, wobei dort zusätzlich eine Cu-Schicht angebracht ist, um den Goldaufwand zu reduzieren. Gemäß Seite 5, Zeile 6 bis 20, sowie Seite 12, Zeile 1 bis 13, Seite 13, vorletzter Abs. und Seite 20, Anspruch 3 ist die
6" Goldschicht aber immer noch 1500 bis 2500 nm dick. Die Erfindung kommt jedoch mit noch viel weniger Gold aus, selbst wenn keine Cu-Schicht eingefügt ist.
Auch die DE-AS 25 49 861 weist eine andere Entwicklungsrichtung als die Erfindung auf. Dort wird eine PtAu-Legierung als Haftschicht angebracht, welche anschließend noch mit einer Au-Schicht von 500 nm Dicke bedeckt wird, vgl. dort insbesondere den Patentanspruch 1 und Spalte 2, Zeile 17 bis 35.
Die Erfindung hat die Aufgabe, im Vergleich zu jenem Aufbau von Metallschichten, welcher durch die eingangs zitierte Druckschrift Thin Solid Films bekannt ist,
- den bei hohen Stückzahlen, z.B. bei 100 000 Substraten pro Jahr, beachtlich großen Au-Materialaufwand zu verringern und
— die Löteigenschaften der Leiterbahnen trotzdem nicht zu beeinträchtigen, insbesondere indem bei Bedarf sogar mehrmalig wiederholtes Löten ohne Ablegieren der Pd-Schicht möglich sein soll.
Die Erfindung durchbricht das allgemein verbreitete Vorurteil der Fachwelt, dazu Au-Schichten von mindestens 600 ηm verwenden zu müssen. Die Erfindung löst nämlich ihre Aufgabe dadurch, daß die Au-Schicht dünner als 500 nm ist, und zwar bevorzugt nur 50 bis 120 nm dick ist. Diese Au-Schicht wird galvanisch auf der Pd-Schicht, statt durch Aufdampfen, angebracht, um den Au-Materialverbrauch weiter zu verkleinern. Je dünner die Au-Schicht ist, um so mehr Au-Material wird eingespart. Eigene Versuche zeigten, daß Au-Schichtdicken von z. B. 100 nm, also bei nur ca. 15% des hohen bisherigen Au-Aufwandes, für solide, zuverlässige Lötverbindungen, ζ. B. beim Tauchlöten Schwellöten und Reflowlöten, völlig ausreichend sind. Pro Substrat von 2x2 inches werden also z. B. nur noch 5 mg Au statt 30 mg Au verbraucht, was derzeit 0,20 DM Au statt 1,20 DM Au pro Substrat bedeutet. Dies ist überdies in Zukunft um so bedeutsamer, je mehr die Au-Vorräte der Welt zurückgehen und je mehr der Au-Bedarf weiterhin steigt, also die schon bisher hohen Kosten für Au weiter steigen. Höhere Au-Schichtdicken sind zum Löten nicht nötig.
Versuche zeigten ferner, daß auch die Pd-Schicht ohne Störung der Langzeiteigenschaften der noch tieferen Schichten dünn gemacht werden kann, obwohl die Au-Schicht besonders dünn ist, z. B. 280 nm Pd bei 100 nm Au. Dadurch ist zusätzlich der Pd-Materialverbrauch niedrig, was ebenfalls niedrigen Kosten ent- ίο spricht. Überdies bilden sich im Fotolack über der Au-Schicht um so weniger Versprödungen bzw. Risse beim späteren Ätzen der Pd-Schicht — also beim späteren Herstellen der Leiterbahnen aus den Metallschichten — je dünner die Pd-Schicht ist, also je kürzer die Einwirkdauer des da's Pd lösenden Ätzmittels auf den Fotolack ist. Risse im Fotolack bewirken aber beim Ätzen Löcher und Unterbrechungen in Pd und Ti bzw. in den Leiterbahnen — also Ausschuß, wobei insbesondere beim Tauchlöten Benetzungsschwierigkeiten bez. Sn entstehen.
Die Erfindung wird anhand der Figur weiter erläutert. Sie zeigt das z. B. aus AI2O3 bestehende Substrat S, auf dem nacheinander angebracht sind
— eine CrNi-Schicht, von z. B. 30 nm Dicke bei 100 Ω pro (dimensionslosem) Q'jadrat (z. B. pro μίτι2),
— eine Ti-Schicht von 50 nm Dicke,
— eine Pd-Schicht von 280 nm Dicke,
— eine Au-Schicht von z. B. 100 nm Dicke und
— zur Ätzung eine schützende Fotolackschicht Lack (1,5 μιπ),
die jeweils z. B. in bekannter Weise — bei den Metallen insbesondere durch Aufdampfen bzw. durch Galvanisieren, beim Fotolack insbesondere durch Besprühen, Schleudern und Belichten — angebracht sind.
Gute Löteigenschaften trotz Au-Materialverminderung werden dadurch erreicht, daß die Au-Schicht dünner als 500 nm ist, bevorzugt bei den heute üblichen Lötverfahren 50 bis 120 nm dick ist. Wie erläutert, reicht zur Verhinderung der Langzeitveränderungen durch Au-Diffusion die Pd-Schicht dünner als 350 nm zu machen, z.B. 240 bis 310 nm stark zu machen. Die Au-Schicht kann um so dünner gewählt werden, je weniger Wert auf die Vermeidung von Ablegierungen bei mehrmaligem Löten derselben Leiterbahn gelegt wird. Geringe Ausschußquoten trotz hoher Materialeinsparung werden z. B. durch einen Aufbau erreicht, bei dem die Au-Schicht etwa 100 nm und die Pd-Schicht etwa 280 nm dick ist, vgl. die Figur.
Unter der Pd-Schichi kann, wie üblich, eine Ti-Schicht, z. B. von 50 nm Dicke, sowie darunter eine CrNi-Schicht, z.B. von ΙΟΟΩ/D Widerstand, als noch tiefere Schichten sein. Es sind aber auch grundsätzlich andersartige tiefere Schichten möglich, ohne die guten Löteigenschaften der besonders dünnen Au- und Pd-Schichten zu beeinträchtigen.
Versuche zeigten, daß eine Palladiumoxidschicht (PdO ?) zwischen der Pd-Schicht und der Au-Schicht die guten Eigenschaften der Erfindung, insbesondere die gute Haftung der Au-Schicht auf der Pd-Schicht, nicht beeinträchtigen. Es ist also möglich, die Au-Schicht erst nach einer längeren Lagerung, und zwar an freier Luft, des zunächst oben nur mit (CrNi/Ti-)Pd beschichteten Substrats anzubringen, statt, evtl. nach Beseitigung der Palladiumoxidschicht sofort die Au-Schicht anbringen zu müssen. Weil das sich an Luft bildende Palladiumoxid nicht die Haftung der Au-Schicht auf der Pd-Schicht behindert, ist also eine spätere galvanische Anbringung der Au-Schicht möglich. Dies erleichtert erheblich die Herstellung des Metallschichtenaufbaus. Ein weiterer besonderer Vorteil der dünnen Palladiumoxid-Schicht ist, daß sie beim Löten, wie Versuche zeigten, die Haftung zwischen der Pd-Schicht und der später dadurch darüberliegenden Lötschicht, bzw. Sn-Schicht, im allgemeinen sogar verbessert, indem die Pd-Schicht beim Löten wegen der Palladiumoxid-Schicht nur noch vergleichsweise langsam ablegiert wird.
Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Aufbau von Meiallschichten enthaltend eine Pd-Schicht unter einer galvanisch angebrachten Au-Schicht, für Leiterbahnen auf einem Halbleiterschaltungen tragenden isolierenden Substrat, insbesondere Au-Pd-Ti-CrNi-Metallschichten auf einem Al2O3-Substrat oder auf einem Glas-Substrat bei einem Kodierer-Dekodierer-Halbleiterbaustein eines digitalen Femsprech-Vermiitlungssystems, d a durch gekennzeichnet, daß
— die Ali-Schicht dünner als 500 nm ist.
2. Aufbau nach Patentanspruch 1, dadurch gekennzeichnet, daß
— die Au-Schicht 50 bis 120 nm dick ist.
3. Aufbau nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß
— die Pd-Schicht 240 bis 310 nm dick ist.
4. Aufbau nach Patentanspruch 2 und 3, dadurch gekennzeichnet, daß
— die Au-Schicht etwa 100 nm dick ist und
— die Pd-Schicht etwa 280 nm dick ist.
5. Aufbau nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß
— eine Palladiumoxid-Schicht zwischen der Pd-Schicht und der Au-Schicht ist.
Die Erfindung betrifft elektrische Leiterbahnen auf Halbleiterschaltungen tragenden Substraten — insbesondere Leiterbahnen auf großintegrierte Kodierer-Dekodiererbausteine von Fernsprech-Vermittlungssystemen tragenden AbOj-Substraten oder Glassubstraten. Diese Leiterbahnen werden später, bevorzugt durch Ätzen mittels Fotolackverfahren, aus den aufgebauten Metallschichten hergestellt und bilden dann Bahnen von mehrschichtigen Metallen. Diese Leiterbahnen sollen sich insbesondere für spätere Verbindungen durch Tauchlöten, Schwallöten und auch für Reflowlöten eignen.
Die Erfindung geht von einem Aufbau von Metallschichten aus, enthaltend eine Pd-Schicht unter einer galvanisch angebrachten Au-Schicht, für Leiterbahnen auf einem Halbleiterschaltungen tragenden Substrat. Ein solcher Aufbau hat gemäß Thin Solid Films 41 (1977) Seiten 87 bis 103, insbesondere Seite 87, vorletzter Abs., Seite 90, Abs. 1 und Seite 92, letzter Abs., die Schichtfolge Au (2000 bis 5000 nm) - Pd (150 bis 250 nm) — Ti (75 bis 250 nm). Dieser Aufbau dient dort insbesondere zum Herstellen von Bondverbindungen durch Thermokompression. Als Substrat dient dort z. B. AI2O3 oderGlas.
Einen ähnlichen Aufbau, aber mit aufgedampfter statt galvanisch angebrachter Au-Schicht für bevorzugt tauchlötbare und reflowlötbare Leiterbahnen weist die Schichtenfolge Au (600 nm), Pd (400 nm), Ti (50 nm), CrNi (100Ω/Π) auf vgl. z.B. die in beachtlichen Anzahlen hergestellte, im Siemens-EMS-Vermittlungssystern bisher benutzte Siemens-Bausteine Typ S42 026B6012.
Die Au-Schicht dient bei diesem Stand der Technik, ebenso bei der Erfindung, insbesondere als Leitschicht und als Schutzschicht des Pd gegen Oxidieren beim späteren Tempern, sowie oft als gute Haftgrundierung für Lötmassen wie z. B. Sn.
Die unter der Au-Schicht liegende Pd-Schicht dient
ίο beim Stand der Technik, ebenso bei der Erfindung, zur Verhinderung, daß die bekanntlich sehr beweglichen Au-Atome in noch tiefere Schichten, z. B. Ti und CrNi, eindiffundieren und damit u. a. die Langzeiteigenschaften dieser noch tieferen Schichten ungünstig beeinflussen. Beim Stand der Technik, ebenso bei der Erfindung, sind also noch tiefere Schichten häufig vorhanden, wobei alle diese noch tieferen Schichten insbesondere durch eine Ti-Schicht und darunter eine CrNi-Schicht gebildet sein können. Hierbei kann einerseits die Ti-Schicht insbesondere als gute Haftschicht zwischen Pd und CrNi dienen, sowie zum Schutz gegen Unterätzung der CrNi-Schicht beim Wegätzen der außerhalb der Leiterbahnen liegenden Teile dieser CrNi-Schicht. Andererseits kann die CrNi-Schicht bevorzugt unmittelbar auf dem Substat angebracht sein und bei Bedarf insbesondere zur Bildung von elektrischen Widerständen dienen, indem unter dem Au-Pd-Ti der Leiterbahnen verbleibende CrNi-Reste, wegen der guten Isolatoreigenschaften des Substrats, elektrisch weitgehend vernachlässigbar sind und indem zwischen zwei Leiterbahnen verbleibende, nicht mit weggeätzte CrNi-Schichten bei Bedarf den Widerstand zwischen diesen beiden Leiterbahnen bildet.
Die Erfindung bietet also, ebenso wie der zitierte Stand der Technik,
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3445982A1 (de) * 1984-12-17 1986-06-19 Siemens AG, 1000 Berlin und 8000 München Glasfaser fuer eine optische leitung der nachrichtentechnik

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3207659A1 (de) * 1982-03-03 1983-09-15 Siemens AG, 1000 Berlin und 8000 München Duennfilmschaltungen mit durchkontaktierungen
JPS59167096A (ja) * 1983-03-11 1984-09-20 日本電気株式会社 回路基板
US5427983A (en) * 1992-12-29 1995-06-27 International Business Machines Corporation Process for corrosion free multi-layer metal conductors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3798141A (en) * 1972-10-19 1974-03-19 Bell Telephone Labor Inc Technique for electroetching thin film metallization
FR2290762A1 (fr) * 1974-11-06 1976-06-04 Lignes Telegraph Telephon Procede de realisation de contacts ohmiques pour circuits en couche mince
DE2554691C2 (de) * 1974-12-10 1982-11-18 Western Electric Co., Inc., 10038 New York, N.Y. Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat und danach hergestellte Dünnschichtschaltung
DE2509912C3 (de) * 1975-03-07 1979-11-29 Robert Bosch Gmbh, 7000 Stuttgart Elektronische Dünnfilmschaltung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3445982A1 (de) * 1984-12-17 1986-06-19 Siemens AG, 1000 Berlin und 8000 München Glasfaser fuer eine optische leitung der nachrichtentechnik

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CH652554A5 (en) 1985-11-15

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