DE2931122C2

DE2931122C2 - Schaltungsanordnung zur Auswahl und Bereitstellung der Adresse des jeweils nächsten verfügbaren Speicherabschnittes eines Pufferspeichers, insbesondere für Datenverarbeitungsanlagen

Info

Publication number: DE2931122C2
Application number: DE19792931122
Authority: DE
Inventors: Gerald Dipl.-Ing. 8011 Brunnthal Braeuer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-07-31
Filing date: 1979-07-31
Publication date: 1981-07-30
Also published as: DE2931122B1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Auswahl und Bereitstellung der Adresse des jeweils nächsten verfügbaren Speicherabschnittes eines Pufferspeichers anhand der Adresse des jeweils zuletzt ausgewählten Speicherabschnittes, insbesondere für Datenverarbeitungsanlagen.

Die Auswahl von Abschnitten eines Pufferspeichers unterliegt vielfach einem vorgegebenen Ordnungsschema. Häufig wird danach derjenige Abschnitt ausgewählt, in den am längsten kein Eintrag erfolgte. Eine bekannte Lösung zur Durchführung eines derartigen Auswahlschemas sieht einen Ringzähler vor, der den jeweils zur Verfügung stehenden Abschnitt kennzeichnet und der nach jedem Eintrag um eine Stellung weitergeschaltet wird — siehe z. B. DE-AS 22 61 586, Spalte 4, Zeilen 4 Ibis 57.

Derartige Lösungen haben den Nachteil, daß nur auf den nächstfolgenden Abschnitt weitergeschaltet werden kann und ein Überspringen von Abschnitten, weil diese noch belegt oder aus irgendeinem Grunde gesperrt sind, neben dem zusätzlichen Aufwand Zeit für die mehrschrittige Fortschaltung benötigt. Aufgabe der Erfindung ist es daher, eine Schaltung aufzuzeigen, die ausgehend von dem jeweils belegten Abschnitt die Auswahl des jeweils zyklisch nachfolgend verfügbaren und daher anzusteuernden Abschnittes unabhängig von

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der zwischen beiden Abschnitten liegenden Anzahl von Abschnitten schlagartig und ohne Zeitverzug ermöglicht.

Dies wird gemäß der Erfindung durch eine Schaltungsanordnung erreicht, die gekennzeichnet ist durch einen Eingangsdecoder zur Umsetzung der Adresse des jeweils zuletzt ausgewählten Speicherplatzes in eine »1 aus n«-Markierung, durch einen Ausgangsdecoder zur Umsetzung einer »1 aus /?«-Markierung in die Adresse des jeweils ausgewählten Speicherplatzes und durch eine sus η Gliedern bestehenden Verknüpfungsanordnung, bei der die einzelnen Glieder zyklisch in Reihe geschaltet sind, wobei jedes Glied drei Eingänge und zwei Ausgänge aufweist, von denen ein erster Eingang mit dem gleichnamigen Ausgang des Eingangsdecoders, ein zweiter Eingang mit dem ersten Ausgang des jeweils vorangehenden Gliedes und ein dritter Eingang mit einer die Belegung oder Sperrung des jeweils gleichnamigen Speicherabschnittes anzeigenden Einrichtung verbunden ist, während der zweite Ausgang mit dem gleichnamigen Eingang des Ausgangsdecoders verbunden ist, und wobei durch entsprechende logische Verknüpfung der Eingangssignale das jeweils durch den Eingangsdecoder angesteuerte Glied ein Freigabesignal an das nachfolgende Glied liefert, das bei Freisein des zugehörigen Speicherabschnittes ein Markiersignal für den Ausgangsdecoder und bei Sperrung des zugehörigen Speicherabschnittes ein Freigabesignal an das nächstfolgende Glied liefert.

Bei der neuen Schaltungsanordnung folgt die Auswahl des jeweils nächstfolgend anzusteuernden Speicherabschnittes also durch eine statisch arbeitende Ringschaltung mit mehreren gleichartig aufgebauten Gliedern mittels logischer Verknüpfung der zugeführten Eingangssignale. Ausgangspunkt ist je.veils das Glied, das mit dem jeweils zuletzt ausgewählten Speichel abschnitt zugeordnet ist. Dieses liefert ein Freigabesignal an das zyklisch nachfolgende Glied, das dann entweder zu einem Auswahlsignal für den zugehörigen Speicherabschnitt oder aber zu einem Freigabesignal für das darauffolgende Glied führt. Das einmal initiierte Freigabesignal pflanzt sich also von Glied zu Glied weiter, bis es auf ein Glied trifft, dessen zugehöriger Speicherabschnitt verfügbar ist. Die Zeitdauer zwischen Anforderung und Ausgabe der zugehörigen Adresse ist also im wesentlichen durch die Laufzeiten der zwischen dem jeweiligen Markiereingang und dem jeweils wirksam werdenden Signalausgang liegenden Verknüpfungsglieder bestimmt und damit im allgemeinen kürzer als der Schaltzyklus einer Schrittschaltanordnung. Auch ist der Aufwand geringer als bei Zählschaltungen mit Speicherung der jeweils letzten Einstellung.

Weitere Einzelheiten der Erfindung seien nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Der untere Teil der Zeichnung zeigt die beiden Decoder DECX und DEC2, die über die Verknüpfungsanordnung VS miteinander gekoppelt sind, so daß abhängig von einer Adresse AD„, die den jeweils zuletzt ausgewählten Speicherabschnitt kennzeichnet, bei Vorliegen eines Anforderungssignales am Eingangsdecoder DECl durch die Verknüpfungsschaltung VS jeweils einer der Eingänge 1 bis η am Ausgangsdecoder DEC 2 markiert wird und dieser die Adresse AD_n für den jeweils nachfolgend zur Verfügung stehenden Speicherabschnitt eines nichtgezeichneten Pufferspeichers liefert.

Die Verknüpfungsanordnung VS besteht aus einer

Anzahl π gleichartiger Glieder Vl bis Va Jedes Glied weist drei Eingänge el bis e3 und zwei Ausgänge a I und a 2 auf. Alle Glieder sind durch Verbindung des Ausganges a 1 mit dem Eingang e 2 des jeweils nachfolgenden Gliedes zyklisch in Reihe geschaltet

jedes Glied, z. B. Vl, besteht aus einem UND-Glied U und einem kombinierten UND-/ODER-Glied U/O. Das UND-Glied U verknüpft die beiden Eingänge e2 und e3 miteinander, von denen der Eingang e3 ein Sperrsignal liefert, wenn der zugehörige Spsicherabschnitt belegt oder anderweitig gesperrt ist, das am Eingang des UND-Gliedes U negiert wird. Liegt demzufolge am Eingang e 2 ein Freigabesignal an und fehlt das von einer nichtdargestellten Einrichtung SP... erzeugte Sperrsignal, so wird über den Ausgang a 2 der zugehörige Eingang des /vusgangsdecoders DEC2 angesteuert und die neue Adresse AD_n erzeugt. Gleichzeitig wird das UND-Glied des kombinierten UND/ODER-Gliedes U/O über den negierten Eingang gesperrt, so daß das nachgeschaltete ODER-Glied kein Freigabesignal für das nachfolgende Glied V2 am Ausgang a I erzeugen kann.

Ist dagegen der zugehörige Speicherabschnitt gesperrt, so greift das am Eingang e2 anliegende Freigabesignal über das kombinierte UND/ODER-Glied U/O zum Ausgang a 2 durch und gibt das nachfolgende Glied V2 zur Prüfung frei. Analoges gilt jeweils für das von einem der Ausgänge des Eingangsdecoders DECi an einen der Eingänge el gelieferte Ansieuersignal, das über das ODER-Glied der UN D/ODER-Kombination U/O das jeweils nachfolgende Glied freigibt und damit ausgehend von der s Adresse AD₃ des jeweils zuletzt ausgewählten Speicherabschnittes den Startpunkt für die Suche des nachfolgend zur Verfugung stehenden Speicherabschnittes festlegt.

Beispielsweise sei über den Ausgang η des Eingangsdecoders DECl das Glied Vn angesteuert- Das dadurch am Eingang e 1 dieses Gliedes anliegende Markiersignal greift unmittelbar über den Ausgang a I zum Eingang e 2 des zyklisch nachfolgenden Gliedes V! durch. Liegt am Eingang e3 dieses Gliedes kein Sperrsignal an, so wird am zugehörigen Ausgang a 2 der Eingang 1 des Ausgangsdecoders DECI markiert, der dann am Ausgang die Adresse AD_n für Speicherabschnitt 1 liefert. Ist dieser Abschnitt dagegen gesperrt, so wird das Freigabesignal am Eingang e 2 des Gliedes V1 über den Ausgang a 1 an den Eingang e 2 des Gliedes V2 weitergeleitet, usw, bis ein beiegungsfähiger Speicherabschnitt gefunden wird.

Die Anordnung erfordert also nur einen geringen Aufwand und arbeitet äußerst schnell. Sie kann in beliebiger bekannter Schaltkreistechnik verwirklicht werden, insbesondere können alle Bauteile in einem einzigen Baustein hoher Integrationsdichte untergebracht sein.

Hierzu 1 Blatt Zeichnungen

Claims

Patentanspruch:

Schaltungsanordnung zur Auswahl und Bereitstellung der Adresse des jeweils nächsten verfügbaren Speicherabschnittes eines Pufferspeichers anhand der Adresse des jeweils zuletzt ausgewählten Speicherabschnittes, insbesondere für Datenverarbeitungsanlagen, gekennzeichnet durch einen Eingangsdecoder (DECX) zur Umsetzung der Adresse (AD₁) des jeweils zuletzt ausgewählten Speicherplatzes in eine »1 aus /»-Markierung, durch einen Ausgangsdecoder (DEC2) zur Umsetzung einer »1 aus n«-Markierung in die Adresse (AD_n) des jeweils ausgewählten Speicherplatzes und durch eine aus η Gliedern bestehende Verknüpfungsanordnung (VS), bei der die einzelnen Glieder (VX bis Vn) zyklisch in Reihe geschaltet sind, wobei jede;, Glied (z.B. V\) drei Eingänge (ei, e2, e3) und zwei Ausgänge (a 1, a 2) aufweist, von denen ein erster Eingang (e X) mit dem gleichnamigen Ausgang des Eingangsdecoders (DECX), ein zweiter Eingang (e 2) mit dem ersten Ausgang (a X) des jeweils vorangehenden Gliedes (z. B. Vn) und ein dritter Eingang (e3) mit einer die Belegung oder Sperrung des jeweils gleichnamigen Speicherabschnittes anzeigenden Einrichtung (z.B. 5Pl) verbunden ist, während der zweite Ausgang (a2) mit dem gleichnamigen Eingang des Ausgangsdecoders (DEC2) verbunden ist, und wobei durch entsprechende logische Verknüpfung der Eingangssignale des jeweils durch den Eingangsdecoder (DECX) angesteuerte Glied (z.B. VX) ein Freigabesignal (über a 1) an das nachfolgende Glied (V2) liefert, das bei Freisein des zugehörigen Speicherabschnittes ein Markiersignal (über a 2) für den Ausgangsdecoder (DEC2) und bei Sperrung des zugehörigen Speicherabschnittes ein Freigabesignal (über a X) an das nächstfolgende Glied (V...) liefert.