DE2857403C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zum Erkennen eines aus mehreren Bits beste­ henden Datenworts in einem aus einer Folge von Binärzei­ chen bestehenden Datenstrom nach dem Oberbegriff des An­ spruchs 1 bzw. 3.

Ein solches Verfahren und eine solche Vorrichtung sind aus der DE-AS 23 45 491 bekannt.

Diese Druckschrift beschreibt einen Codewortdetektor, bei dem das bekannte Wort in ständiger Wiederholung von einem Codewortgenerator erzeugt und einem Schieberegister zuge­ leitet wird. Das Schieberegister wirkt demnach zusammen mit dem Codewortgenerator in der gleichen Weise, als wenn sein Ausgang mit seinem Eingang verbunden und das Code­ wort im Kreis geführt würde. Der ankommende Datenstrom wird jedem einer Gruppe von Vergleichern zugeführt, die den einzelnen Schieberegisterstufen zugeordnet und mit diesen an ihrem anderen Eingang verbunden sind. Durch die Taktung des Schieberegisters wird den Vergleichern das bekannte Wort mit aufeinanderfolgend unterschiedlichen Phasen zugeführt. An einem der Vergleicher kann daher während der gesamten Taktfolge eine Phasengleichheit zwi­ schen dem Codewort und dem im Datenstrom enthaltenen ge­ suchten Codewort auftreten, so daß dieser Vergleicher ständig entsprechende Ausgänge liefert. Die anderen Ver­ gleicher liefern hingegen während einer Taktfolge nur ein einziges Mal eine Übereinstimmung.

Der Hauptnachteil des beschriebenen Codewortdetektors be­ steht in der Schwierigkeit, die zwei Datenströme mitein­ ander zu verknüpfen, da die Daten beider Datenströme an den Vergleichern ständig wechseln. In der Praxis ist es jedoch häufig nicht möglich, speziell bei hohen Datenverarbeitungsgeschwindigkeiten, eine Gleichzeitig­ keit der Datenzuführung an den beiden Eingängen der Ver­ gleicher zu erreichen. Als Folge davon ergeben sich un­ vorhersehbare Vergleichsergebnisse in solchen Fällen, in denen der Eingang vom Datenstrom bereits seinen Zustand gewechselt hat, der Ausgang vom Schieberegister jedoch noch nicht gewechselt hat oder sich gerade im Wechselzu­ stand befindet und daher undefiniert ist.

Der Erfindung liegt die Aufgabe zugrunde, ein in Echtzeit­ betrieb arbeitendes Verfahren und eine entsprechende Vor­ richtung anzugeben, bei welchen die Erkennungsgeschwindigkeit im wesentlichen gleich der Da­ tentaktgeschwindigkeit ist, das bzw. die sich an jede Wortlänge anpas­ sen kann und Wörter in einem Datenstrom ohne Kenntnis der Lage darin ermitteln kann.

Diese Aufgabe wird gemäß des Verfahrens durch die kenn­ zeichnenden Merkmale des Anspruchs 1, gemäß der Vorrich­ tung durch die kennzeichnenden Merkmale des Anspruchs 3 gelöst.

Bei der Erfindung ist im Unterschied zum Stand der Tech­ nik das bekannte Wort für den Vergleich festgehalten, wo­ durch jene Probleme, die durch das gleichzeitige Wechseln zweier Informationen am Vergleicher entstehen, vermieden wird. Wei­ terhin brauchen im Gegensatz zum Stand der Technik bei der Erfindung nur zwei Zählereingänge überprüft zu wer­ den, da während des Zählzyklus die Zählerstände der ein­ zelnen, den Vergleichern zugeordneten Zähler auf die je­ weils nachfolgende Zählerstufe übertragen werden.

Die Erfindung soll nachfolgend unter Bezugnahme auf die Zeichnungen an einem Ausführungsbeispiel näher erläutert werden. Es zeigt

Fig. 1 eine schematische Skizze, die das Konzept der Erfindung erläutert;

Fig. 2 ein Blockdiagramm einer Schaltungsanordnung gemäß der Erfindung, und

Fig. 3 eine Skizze einer elektrischen Schaltung ent­ sprechend dem in Fig. 2 gezeigten Blockdiagramm.

Gemäß der Erfindung verblei­ ben die Bits 1, 2, 3, 4 des bekannten Wortes B stationär in entsprechen­ den Registern C, D, E, F gespeichert, während das unbekannte Wort A durch ein Schieberegister getaktet wird. Man erkennt in Fig. 1, daß das erste Bit eines bekannten Wortes B statio­ när in einem Register enthalten ist, und daß zum Zeitpunkt T 1 in einem Vergleicher "C" die Übereinstimmung mit dem ersten Bit des unbekannten Wortes A festgestellt wird. Man sieht, daß zum Zeitpunkt T 2 kein Bit des ankommenden unbekannten Wortes A mit ir­ gendeinem Bit des stationären bekannten Wortes B übereinstimmt.

Zum Zeitpunkt T 3 stimmt das Bit 2 des bekannten Wortes B mit dem Bit 2 des ankommenden Wortes A am Vergleicher "D" überein. Beim Takten des ankommenden Wortes A stimmt somit ein Bit des ankommenden Wortes A mit einem Bit des stationären Wortes B in einem der Register jeweils während der Zeitpunkte T 1, T 3, T 5 und T 7 überein. Zu den Zeitpunkten T 2, T 4 und T 6 stimmt keines der Bits des ankommenden Wortes A mit einem Bit des stationären Wortes B überein. Um ankommende Worte festzu­ stellen, die zuerst das erste Register "C" während gerad­ zahliger Zeitpunkte erreichen, ist eine zusätzliche Gruppe von Vergleichern und Zählern erforderlich. Diese zusätz­ liche Gruppe vergleicht und zählt, während in der ersten Gruppe Daten jeweils an die nächsten Zähler weitergegeben werden. Es identifiziert eine Maximumausgangsgröße Übereinstimmung mit dem bekannten Wort B, wenn übereinstimmende Bits gezählt werden. Werden nicht übereinstimmende Bits gezählt, so identifiziert eine Minimalausgangsgröße Übereinstimmung mit dem bekannten Wort B.

Fig. 2 zeigt ein Blockdiagramm einer Einrichtung zur Ausführung des anhand von Fig. 1 erläuterten Konzepts. Der ankommende Strom unbekannter Daten wird durch ein Schie­ beregister A 1, A 2, A 3 . . . AN nach rechts getaktet, das bekannte Wort ist in Registern C 1, C 2, C 3 . . . CN ge­ speichert. Der bitweise Vergleich wird durch zugehörige Vergleicher B 1, B 2, B 3 . . . BN vollzogen. Die Vergleicher B 1 bis BN erhöhen den Zählerstand zugeordneter Zähler D 1, D 3, D 5 . . . DK und D 2, D 4, D 6 . . . D 2N (wobei K = 2N - 1). Die Zähler D 2, D 4, D 6 . . . D 2 N werden während geradzahliger Zeiten T 2, T 4, T 6 . . . freigegeben. Wenn der gerade Satz von Zählern D 2, D 4, D 6 . . . D 2 N freigegeben ist, werden die in den ungeradzahligen Satz von Zählern D 1, D 3, D 5 . . . DK gespeicherten Zählerstände nach rechts verschoben. In ähn­ licher Weise werden die in dem geraden Satz von Zählern D 2, D 4, D 6 . . . D 2 N gespeicherten Zählerstände nach rechts verschoben, wenn der ungeradzahlige Satz von Zäh­ lern D 1, D 3, D 5 . . . DK freigegeben ist. Wenn der zu Be­ ginn in dem ersten Zähler jedes Satzes D 1, D 2 gespeicher­ te Zählerstand aus dem letzten Zähler jedes Satzes, nämlich D 2 N bzw. DK, geschoben wird, so zeigt ein Zählerstand aus dem Zähler D 2 N oder DK, der der Anzahl von Bits des bekannten Wortes entspricht, den Empfang eines mit dem bekann­ ten Wort übereinstimmenden Wortes innerhalb des Eingabe-Datenstroms an.

Ein Ausführungsbeispiel des Systems gemäß Fig. 2 ist in Fig. 3 dargestellt. Die ankommenden Daten werden durch ein aus Flip-Flops 200, 202, 204 und 206 gebildetes Schieberegister in Abhängigkeit von auf einer Leitung 208 anstehenden Taktimpulsen nach rechts verschoben. Das bekannte Wort ist in einem Register gespeichert, welches durch Flip-Flops 210, 212, 214 und 216 gebildet ist. Die Ausgänge entsprechender Flip-Flops 200, 210; 202, 212; 204, 214; 206, 216 werden durch EXKLUSIV-ODER- Glieder 218, 220, 222 bzw. 224 verglichen. Die Ausgangs­ signale der EXKLUSIV-ODER-Glieder 218 bis 224 werden zuge­ hörigen Zählern 226 bzw. 228, 230 und 232 einer ersten Zählergruppe über einen Negator 234 bzw. NAND-Glieder 236, 238 und 240 zugeführt. Die Ein­ gänge der NAND-Glieder 236, 238 und 240 werden von Negatoren 242, 244 bzw. 246 gesperrt, wenn die Zähler 228, 230 und 232 jeweils auf ihren Maximalwert gezählt haben. Die Taktimpulse CLK kippen ein Flip-Flop 260, welches abwechselnd NAND-Glieder 262 und 264 freigibt, um abwechselnd Taktimpulse an deren Ausgän­ gen zu liefern. Die Zähler 226 bis 232 werden während der abwechselnden Taktimpulse des NAND-Gliedes 262 freigegeben, so daß von den EXKLUSIV-ODER-Gliedern 218 bis 224 angezeigte übereinstimmende Bits die Zählstände in den Zählern 226 bis 232 während die­ ser Zeitpunkte erhöhen können. Während der anderen Takt­ impulse des NAND-Gliedes 262 werden die Inhalte der Zähler 226 bis 232 aus entsprechenden Zwischenspeichergliedern 248, 250, 252 und 264 durch die abwechselnden Taktimpulse am Ausgang des NAND-Gliedes 264 um einen Schritt nach rechts verschoben, um den Datentransfer abzuschließen. Eine zweite Gruppe 266 von Zählern und Speichergliedern ar­ beitet phasenversetzt bezüglich der ersten Gruppe. Die erste Gruppe von Zählern und Speichergliedern entspricht den ungeradzahligen Zählern D 1, D 3, D 5 . . . DN gemäß Fig. 2, während die zweite Gruppe 266 von Zählern und Speichergliedern den geradzahligen Zählern D 2, D 4, D 6 . . . D(N + 1) ge­ mäß Fig. 2 entspricht.

Man erkennt, daß mehrere Wort­ erkennungssysteme der beschriebenen Art parallel angeordnet werden können, um über mehrere parallele Leitungen übertragene Daten zu empfan­ gen.

Ein langes Wort kann zwischen 100 und 1000 Bits und bis hinaus zu 10 Millionen Bits umfassen; ein Spezial-Fern­ sehbild kann 3 Millionen aus Analogdaten gewonnene Bits umfassen. Zum Er­ fassen einer 10 000 Bits umfassenden Gruppe aus einem Fern­ sehbild von 300 000 Bits kann das schnelle Lesen und Ver­ folgen von 1000 bis 2000 Bits mit gutem Kontrast ange­ bracht sein, um die Datengruppe schnell zu lokalisieren, und dann kann die 10 000 Bits umfassende Gruppe erfaßt werden.

Claims (3)

1. Verfahren zum Erkennen eines aus mehreren Bits beste­ henden Datenwortes in einem aus einer Folge von Binärzei­ chen bestehenden Datenstrom, wobei das in einem Speicher­ register für Vergleichszwecke eingespeicherte bekannte Datenwort Bit für Bit bitparallel mit entsprechenden Bit­ stellen des Datenstroms verglichen wird, die Phasenlage zwischen dem bekannten Datenwort und dem Datenstrom nach jedem Vergleich um ein Bit verändert wird, die Überein­ stimmungen bei den Vergleichen ermittelt und nach einer der Bitstellenanzahl des Datenworts gleichen Zahl von Vergleichen (Vergleichszyklus) das Zählergebnis ausgewer­ tet wird, dadurch gekennzeichnet, daß das bekannte Daten­ wort während der Folge von Vergleichen ortsfest gehalten und der Datenstrom durch ein Schieberegister geschoben wird, die Anzahl der in dem Datenstrom enthaltenen Datenwortbits die mit den Bits des bekannten Datenworts in den Registerstufen übereinstimmen, während jeder zweiten Taktzeit in einer ersten Gruppe und während der übrigen Taktzeiten in einer zweiten Gruppe ermittelt wird, und die Gesamtzahl der Übereinstimmungen am Ende des Ver­ gleichszyklus geprüft wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in jeder Gruppe zur Ermittlung der Gesamtzahl der Über­ einstimmungen das Zählergebnis an jeder Registerstufe auf den Zähler an der jeweils nachfolgenden Registerstufe übertragen und in Abhängigkeit von dem Vergleichsergebnis an jeder Registerstufe aktualisiert wird.

3. Vorrichtung zum Erkennen eines aus mehreren Bits be­ stehenden Datenworts in einem aus einer Folge von Binär­ zeichen bestehenden Datenstrom, mit einem Speicher, in dem das bekannte N-Bit lange Datenwort für Vergleichszwecke einge­ speichert ist, einem Schieberegister zur Serien/Parallel-Wandlung eines der vorgenannten Datenwörter, einer Mehrzahl von Vergleichern, die jeweils am einen Eingang mit einer der Schieberegisterstufen verbunden sind und am anderen Eingang die andere der mit­ einander zu vergleichenden Dateninformationen zugeführt erhalten, mit Zählern, von denen je einer einem Verglei­ cher ausgangsseitig zugeordnet ist, und einer Taktquelle zum Takten des Schieberegisters, dadurch gekennzeichnet, daß dem Eingang des Schieberegisters (A 1, A 2, . . . AN) der Datenstrom zugeführt ist, die den einzelnen Bits des be­ kannten Datenworts entsprechenden Speicherzellen (C 1, C 2, . . . CN) ständig mit den entsprechenden Vergleichern (B 1, B 2, . . . BN) verbunden sind, jedem Vergleicher (B 1, B 2, . . . BN) zwei Zähler (D 1, D 2; D 3, D 4; . . . DK, D 2 N) zuge­ ordnet sind (mit K = 2N - 1), die ersten Zähler (D 1 , D 3, . . . DK) und die zweiten Zähler (D 2, D 4, . . . D 2 N) jeweils als Gruppe derart hintereinander geschaltet sind, daß der Zähler­ stand in jedem Zähler während jeder Taktzeit gleich dem Zählerstand in jedem vorangehenden Zähler während der vorangehenden Taktzeit ist, jedoch erhöht ist, wenn eine Übereinstimmung an dem Vergleicher herrscht, mit dem der betreffende Zähler während jener Taktzeit verbunden ist, eine Steuereinrichtung (260, 262, 264) vorgesehen ist, die von der Takt­ quelle (CLK) getaktet die ersten und zweiten Zähler alternie­ rend während aufeinanderfolgender Taktzeiten freigibt bzw. sperrt, und eine Ausgabeeinrichtung vorgesehen ist, die das Zähler­ gebnis an den letzten Zählern (DK, D 2 N) der beiden Zählergruppen auswertet.