DE2841252C2

DE2841252C2 - Einrichtung zur Erkennung und Korrektur mehrfacher Fehler für arithmetische Operationen im Restklassensystem

Info

Publication number: DE2841252C2
Application number: DE19782841252
Authority: DE
Inventors: Izrail Jakovlevi&ccaron; Aku&scaron;skij; Vladimir Michajlovi&ccaron; Moskva Burcev; Gennadij Grigor'evi&ccaron; Smolko
Original assignee: Individual
Current assignee: Individual
Priority date: 1978-09-22
Filing date: 1978-09-22
Publication date: 1982-04-22
Also published as: DE2841252A1

Description

Die vorliegende Erfindung betrifft eine Einrichtung zur Erkennung und Korrektur mehrfacher Fehler für arithmetische Operationen im Restklassensystem.

Die Erfindung kann zur Kontrolle und Korrektur beliebiger Fehler in Rechenergebnissen verwendet werden, die man bei Ausführung arithmetischer Operationen in einer Elektronenrechenmaschine erhält, die im Restklassensystem arbeitet.

Zur Zeit bestehende Verfahren und Mittel zur störfesten Codierung werden im 'vesentlichen lediglich zur Informationsübertragung angewandt und beruhen auf einer Annahme über die Fehlerart (Einzel-, Doppelfehler u. ä.).

Die Korrektur von Informationen mit einem Fehler, der nicht der Annahme über seine Art entspricht, führt nicht zur Korrektur des Fehlers, sondern zum Hineinbringen eines zusätzlichen Fehlers infolge einer »olchen Korrektur.

Ein Code des Restklassensystems ist ein arithmetischer Code, und zur Schaffung eines sehr zuverlässigen Prozessors wird eine Kontroll- und Korrektureinrichtung benötigt, die einen beliebigen Fehler korrigieren würde, der infolge der Übertragung von Informationen oder infolge der Ausführung arithmetischer Operationen auftritt.

Die vorliegende Erfindung löst teilweise dieses Problem.

Es ist eine Einrichtung zur Fehlererkennung und 'korrektur im Restklassensystem (SU-Erfinderschein 398950 vom 27.09.1973, Kl. G06 F11/00) bekannt

Die Arbeit der bekannten Einrichtung beruht auf der Prozedur einer Erweiterung des Ausgangsbereiches der Zahlendarstellung im Restklassensystem. Um die Prozedur der Erweiterung des Zahlendarstellungsbereiches zu vereinfachen, wird in der bekannten Einrich'ung die Erweiterungsprozedur mit einem ungenauen Rang verwendet für den zum Unterschied vom genauen Rang keine Apparatur benötigt wird, die mit der zur Konvertierung von Zahlen aus dem Restklassensystem in die Basisschreibweise erforderlichen Apparatur vergleichbar ist (Zum Rang einer Zahl und seine

ίο Eigenschaften VgL »Maschinenarithmetik in Restklassensystemen«, Verlag Sovetskoe Radio, Moskau 1968, S. 77-79.)

Die bekannte Einrichtung enthält ein Eingangsregister, dessen Eingang mit der Eingangsleitung der Einrichtung verbunden ist, eine erste Konstantenspeicherungseinheit deren Eingang am Ausgang des Eingangsregisters liegt eine erste und eine zweite Einheit zur Errechnung des ungenauen Rangs, deren Eingänge jeweils an den ersten und den zweiten Ausgang der ersten Konstantenspeicherungseinfieit gelegt sind, einen ersten und eine, zweiten Kontrollbasiszahlen-Addierer, deren erste Eingänge mit dem Ausgang der eisten Einheit zur Errechnung des ungenauen Rangs, deren zweite Eingänge mit dem ersten Ausgang der ersten Konstantenspeicherungseinheit .nd deren dritte Eingänge mit dem dritten Ausgang der ersten Konstantenspeicherungseinheit in Verbindung stehen, einen dnt.^n und einen vierten Kontrollbasiszahlen-Addierer, de en erste Eingänge an den

jo Ausgang der zweiten Einheit zur Errechnung des ungenauen Rangs angeschlossen sind, während der zweite und der dritte Eingang des dritten und vierten Kontrollbasiszahlen Addierers jeweils mit dem zweiter, und dem vierten Ausgang der ersten Konstantenspeicherungseinheit in Verbindung stehen, eine zweite Konstantenspeicherungseinheit und eine Analyseeinheit. Die Eingänge der beiden letzteren sind mit den Ausgängen des ersten, zweiten, dritten und vierten Kontrollbasiszahlen-Addierers verbunden. Der Ausgang der zweiten Konstantenspeicherungseinheit ist an die erste Ausgangsleitung der Einrichtung angeschlossen, und der Ausgang der Analyseeinheit hegt an der zweiten Ausgangsleitung der Einrichtung.
Diese bekannte Einrichtung ist kompiliert, weil die Bestimmung der Stelle und Größe eines Fehlers mit einer Erweiterung des Zahlendarstellungsbereiches verbunden ist, wozu es notwendig ist, den Wert des ungenauen Rangs zu errechnen.

Es ist ferner eine Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensyste™ (SU-Erfinderschein 226278 vom 27.01.1967. Kl. G06 F 11/08) bekannt

Die bekannte Einrichtung enthält ein Register, dessen er ter Eingang mit der Eingangsleitung verbunden ist.

einen Addierer, dessen erster und zweiter Einfang an die jeweiligen Ausgänge des Registers ungeschlossen sind, eine Analyseeinheit, deren Eingang am Ausgang des Addierers liegt, wobei der erste und zweite Ausgang der Analyseeinheit jeweils mit der ersten und der

bo zweiten Ausgangsleitung verbunden sind, eine Einheit zur Feststellung eines einfachen Fehlers, deren Eingang an den dritten Ausgang der Analysee.ip.hek angeschlossen ist, eine Fehlerkorrektureinheit, deren Eingang mit dem Ausgang der Einheit zur Feststellung eines einfachen Fehler^ verbunden ist und deren Ausgang am zweiten Eingang des Registers liegt einen Speicher, dessen erster Eingang mit dem ersten Ausgang des Registers, zweiter Eingang mit dem vierten Ausgang

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der Analyseeinheit und dessen Ausgang mit dem dritten Eingang des Addierers verbunden sind.

Die bekannte Einrichtung ermöglicht keine Erkennung und Korrektur von mehrfachen Fehlern. Wenn aber ein solcher Fehler aufgetreten ist, wird außerdem durch die bekannte Einrichtung, indem sie diesen Fehler als einfachen Fehler bewertet und ihn formal korrigiert, noch ein zusätzlicher Fehler hineingeschleppt.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensystem zu schaffen, deren schaltungsmäßige Ausführung es gestat ■ let. mehrfache Fehler in Rechenresultaten bei Durch führung arithmetischer Operationen in einer Elektronenrechenmaschine zu erkennen und zu korrigieren.

Das Wesen der vorliegenden Erfindung besteht darm, daß bei der Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensystem, in der das Resultat jeder arithmetischen Operation durch einen Operanden dargestellt ist, der einer Kontrolle unterworfen und sich aus auf Basiszahlen des Arbeitsbereichs bezogenen Resten und einem auf eine Kontrollbasiszahl bezogenen tatsächlichen Rest zusammensetzt, welche ein Register zur Speicherung des zu kontrollierenden Operanden, dessen Eingang mit der Eingangsleitung verbunden ist. einen Speicher zur Speicherung von Konstanten, die für die Addition mit dem zu kontrollierenden Operanden zur Korrektur von in demselben möglichen Fehlern benötigt werden, und zur Speicherung von Dualzahlen, die fehlerhafte Reste bestimmen, einen Addierer für die Gewinnung eines korrigierten Operanden durch Addition des zu kontrollierenden Operanden mit einer durch einen Fehler dieses zu kontrollierenden Operanden bestimmten Konstante, eine Einheit zur Feststellung eines einfachen Fehlers, die für die Abtrennung eines fehlerhaften Restes des zu kontrollierenden Operanden durch die mehrmalige Analyse einer der vermutlichen Stelle des Fehlers im zu kontrollierenden Operanden entsprechenden Dualzahl bestimmt ist. eine Analyseeinheit, die im zu kontrollierenden Operanden vorhandene Fehler signalisiert und deren erster Ausgang mit der ersten Ausgangsleitung in Verbindung steht, enthält, gemäß der Erfindung eine erste Modulfaltungseinheit, die den Rest des zu kontrollierenden Operanden nach der Kontrollbasiszahl, die dem zu kontrollierenden Operanden zur Erkennung von Fehlern in demselben hinzugefügt wird, errechnet, wobei der Eingang der genannten Modulfallungseinheit am ersten Ausgang des Registers liegt, eine zweite Modulfaltungseinheit zur Errechnung des Fehlersyndroms, deren Eingang mit dem ersten Ausgang des Speichers in Verbindung steht, ein Modulo-Addierer, der zur Syndromerrechnung des zu kontrollierenden Operanden durch die algebraische Addition eines tatsächlichen, auf die Kontrollbasiszahl bezogenen Restes mit dem nach der Kontrollbasiszahl errechneten Rest des zu kontrollierenden Operanden bestimmt ist und dessen einer Eingang an den Ausgang der ersten Modulfaltungseinheit und dessen zweiter Eingang an den zweiten Ausgang des Registers angeschlossen ist, eine Vergleichsschaltung, die auf als Signale dargestellte Werte des Fehlersyndroms und des Syndroms des zu kontrollierenden Operanden zur Feststellung des Vorhandenseins bzw. Fehlens eines Fehlers in demselben reagiert, wobei der eine Eingang der genannten Vergleichsschaltung am Ausgang des Modulo-Addierers liegt und ihr anderer Eingang an den Ausgang der zweiten Modulfaltungseinheit angeschlos-

40 sen ist, »k« Einheiten zur Feststellung mehrfacher Fehler für die Abtrennung der fehlerhaften Reste des zu kontrollierenden Operanden durch die mehrmalige Analyse einer den vermutlichen Fehlerstellen im zu kontrollierenden Operanden je nach dem Fehlersyndrom entsprechenden Dualzahl, deren Eingänge mit dem Eingang der Einheit zur Feststellung eines einfachen Fehlers vereinigt und über eine erste Gruppe von UND-Gliedern an den Ausgang der Vergleichsschaltung angeschlossen sind, wobei die ersten und zweiten Ausgänge sämtlicher Einheiten zur Feststellung eines einfachen bzw. mehrfacher Fehler an die jeweiligen Eingänge der Analyseeinheit angeschlossen sind, ein Logikteil, der nach der Feststellung der Fehlerstellen im zu kontrollierenden Operanden den Durchgang desselben zum Addierer zwecks Fehlerkorrektur erlaubt, wobei zwei Eingänge des Logikteils an die Ausgänge des Registers, der dritte Eingang an den ersten Ausgang der Analyseeinheit, der vierte Eingang an den /weiten Ausgang der Analyseeinheit und der Ausgang des Logikteils an den ersten Eingang des Addierers angeschlossen sind, ein Steuertrigger zur Einstellung der Betriebsart der Einrichtung, dessen Eingang an der zweiten Eingangsleitung liegt und dessen Ausgang an den fünften Eingang des Logikteils angeschlossen ist. eine Steuereinheit, die für die Arbeit der den fehlerhaften zu kontrollierenden Operanden korrijT'erenden Mittel sorgt, wobei der Ausgang der Steuereinheit an den ersten Eingang des Speichers und an die erste Gruppe der UND-Glieder gelegt ist, an die der Ausgang des Speichers angeschlossen ist. eine Gruppe von ODER-Gliedern, deren Eingänge mit den dritten Ausgängen der Einheit zur Feststellung eines einfachen Fehlers und mit den »k« Einheiten zur Feststellung mehrfacher Fehler und deren Ausgang über eine zweite Gruppe von UND-Gliedern an den zweiten Eingang des Speichers gelegt ist, dessen dritter Eingang mit dem Ausgang der dritten Gruppe von UND-Glieder verbunden ist. deren einer Eingang an den Ausgang des Modulo-Addierers und deren anderer an den zweiten Ausgang der Analyseeinheit angeschlossen ist, eine vierte Gruppe von UND-Gliedern, deren einer Eingang an den ersten Ausgang des Speichers, anderer Eingang an den zweiten Eingang der mit dem zweiten Eingang der zweiten Gruppe von UND-Gliedern verbundenen Analyseeinheit und deren Ausgang an den zweiten Eingang des Addierers angeschlossen ist, dessen Ausgang an der Ausgangsleitung liegt, vorgesehen sind.

Zweckmäßig ist, daß jede Einheit zur Feststellung mehrfacher Fehler UND-Glieder enthält, deren Eingänge an den Ausgang der ersten Gruppe von UND-Gliedern angeschlossen sind, wobei die direkten und ihversen Ausgänge dieser UND-Glieder an den Eingängen der Trigger liegen, deren jeder Ausgang mit dem zweiten Eingang des jeweiligen UND-Gliedes, dem jeweiligen Eingang der Gruppe von ODER-Gliedern, den Eingängen des Addierers, dessen Ausgang über die erste und die zweite Vergleichsschaltung an die Fmgänge der Analyseeinheit angeschlossen ist, in Verbindung stehen.

Vorteilhaft ist daß die Analyseeinheit Addierer enthält, wobei der Eingang des ersten Addierers mit dem zweiten Ausgang der Einheit zur Feststellung eines einfachen Fehlers'in Verbindung steht, die Eingänge der nächsten Addierer ar. die zweiten Ausgänge der jeweiligen Einheiten zur Feststellung mehrfacher Fehler angeschlossen sind, die Ausgänge sämtlicher Addierer

über UND-Glieder an die Eingänge eines ODER-Gliedes angeschlossen sind, dessen Ausgang mit dem vierten Eingang des Logikteils in Verbindung steht, an dessen dritten Eingang der Ausgang der Gruppe von UND-Gliedern liegt, deren Eingänge mit den ersten Ausgängen der Einheiten zur Feststellung eines einfachen bzw. mehrfacher Fehler verbunden sind.

E.« ist möglich, daß der Logikteil drei Gruppen voil UNU-Cliederh enthält, deren Ausgänge an die Eingänge eines ODER-Gliedes angeschlossen ist, das einen Ausgang hat, der mit dem ersten Eingang des Addierers verbunden ist. wobei der inverse Eingang der ersten Gruppe der UND-Glieder mit dem Ausgang des Steuertriggers in Verbindung steht und der zweite Eingang dieser Gruppe an den letzten Eingang der dritten Gruppe von UND-Gliedern und an den zweiten Ausgang der Analyseeinheit angeschlossen ist, der dritte Eingang der ersten Gruppe von UND-Gliedern mit dem ersten Eingang der zweiten Gruppe von UND-Gliedern, mit dem zweiten Eingang der dritten Gruppe von UND-Gliedern vereinigt und an den ersten Ausgang des Registers angeschlossen ist, der vierte Eingang der ersten Gruppe von UND-Gliedern mit dem zweiten Eingang der zweiten Gruppe von UND-Gliedern, dem ersten Eingang der dritten Gruppe von UND-Gliedern vereinigt und an den zweiten Ausgang des Registers angeschlossen ist, während der inverse Eingang der zweiten Gruppe der UND-Glieder an den ersten Ausgang der Analyseeinheit angeschlossen ist.

Die vorliegende Erfindung gestattet es, mehrfache Feh'er ohne vorläufige Annahme über ihre Art sowohl bei der Übertragung als auch bei der Verarbeitung von Informationen zu erkennen und zu korrigieren.

Die Anwendung der Erfindung für Systeme zur Informationsverarbeitung und -übertragung bietet die Möglichkeit, die Anforderungen hinsichtlich der Betriebszuverlässigkeit der Bestandteile der Apparatur selbst zu vermindern, weil die Richtigkeit von Rechenergebnissen vollständig und im höchsten Maße durch die vorliegende Erfindung gesichert werden kann.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt:

F i g. 1 ein Strukturschema der Einrichtung zur Erkennung und Korrektur mehrfacher Fehler für trithmetische Operationen im Restklassensystem gemäß der Erfindung,

Fig.2 ein Funktionsschaltbild einer Einheit zur Feststellung mehrfacher Fehler,

F i g. 3 ein Funktionsschaltbild einer Analyseeinheit, F i g. 4 ein Funktionsschaltbild des Logikteils,

F i g. 5 ein Funktionsschaltbild einer Modulfaltungseinheit.

Die erfindungsgemäße Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensystem enthält ein Register 1 (Fig. 1), dessen Eingang 2 mit einer Eingangsleitung 3 verbunden ist, eine Modulfaltungseinheit 4, deren Eingang 5 mit dem Ausgang des Registers 1 in Verbindung steht, eine Steuereinheit 6 und einen Speicher 7. Der Eingang 8 des letzteren ist an den Ausgang der Steuereinheit 6 gelegt.

Die Einrichtung weist eine Modulfaltungseinheit 9 auf, deren Eingang 10 am Ausgang des Speichers 7 liegt und deren Ausgang an den Eingang 11 einer Vergleichsschaltung 12 angeschlossen ist. Der Eingang 13 der Schaltung 12 ist an den Ausgang eines Modulo-Addierers 14 angeschlossen. Der Eingang 15 des Addierers 14 steht mit dem Ausgang der Einheit 4 und der Eingang 16 mit dem Ausgang des Registers 1 in Verbindung. Der Ausgang der Schaltung 12 ist an den Eingang 17 einer Gruppe 18 von UND-Glieder angeschlossen, deren Eingänge 19 und 20 an den Ausgang der Steuereinheit 6 bzw, den Ausgang des Speichers 7 gelegt sind. Der Ausgang der Gruppe 18 von UND-Glieder ist mit vereinigten Eingängen 21,22_t ... 22* der Einheil 23 bzw. der Einheiten 24i, ..., 24* verbunden. Die einen Und anderen Ausgänge der

to Einheiten 23 und 24i..., 24*sind an die Eingänge 25,25', 26, 26', 27, 27' einer Analyseeinheit 28 angeschlossen. Die dritten Ausgänge der Einheiten 23, 24|,.., 24v sind an die Eingänge 29, 30, 31 einer Gruppe 32 von ODER-Gliedern geschaltet, deren Ausgang über eine Gruppe 33 von UND-Gliedern mit dem Eingang 34 des Speichers 7 verbunden ist, wobei der Eingang 35 des letzteren über eine Gruppe 36 von UND-Gliedern an den Ausgang der Einheit 28 angeschlossen ist. an die ebenfalls die Gruppe 33 von UND-Gliedern gelegt ist.

Der Eingang der Gruppe 36 ist mit dem Ausgang des Addierers 14 gekoppelt.

Die Einrichtung enthält einen Steuertrigger 37, dessen Eingang 38 mit einer Eingangsleitung 39 verbunden ist, einen Logikteil 40, dessen Eingänge 41, 42,43,44,45 jeweils mit dem Ausgang des Triggers 37, den Ausgängen des Registers 1, den Ausgängen der Analyseeinheit 28 in Verbindung stehen, einen Addierer 46, dessen Eingang 47 am Ausgang des Logikteils 40 liegt und dessen Eingang 48 über eine Gruppe 49 von UND-Gliedern an den Ausgang des Speichers 7 angeschlossen isL Der Ausgang des Addierers 46 ist an die Ausgangsleitung 50 geschaltet, während an die Ausgangsleitung 51 der Ausgang der Analyseeinheit angeschlossen ist, deren anderer Ausgang mit der Gruppe 49 von UN D-Glieder in Verbindung steht

Jede Einheit 24|,.., 24* zur Feststellung mehrfacher Fehler sowie die Einheit 23 enthalten UND-Glieder 52|, 52₂, -., 52_m (F i g. 2), deren Eingänge 53|, 53₂,..., 53_m an den Ausgang der Gruppe 18 (F i g. 1) von UND-Glieder angeschlossen sind. Der direkte und der inverse Ausgang der UND-Glieder 52,, 52₂,.., 52_m sind an die Eingänge der Trigger 54|, 52₂,.., 54_m geschaltet, deren Ausgänge mit den jeweiligen Eingängen 55i, 55₂,..., 55_m der UND-Glieder 52i, 52₂,.., 52m, mit den Eingängen

29, 30 oder 31 (Fig. 1) eines ODER-Gliedes 32 und mit den Eingängen eines Addierers 56 (F i g. 2) verbunden sind. Der Ausgang des letzteren steht über Vergleichsschaltungen 57, 58 mit den Eingängen 25, 25', 26, 26', bzw. 27, 27' (Fig. 1) der Analyseeinheit 28 in

so Verbindung.

Die Analyseeinheit 28 enthält auch Addierer 59 (F i g. 3), 60i..., 60_fe wobei der Eingang des Addierers 59 mit dem zweiten Ausgang (Fig. 1) der Einheit zur Feststellung eines einfachen Fehlers, mit dem ersten Eingang der Gruppe 61 von UND-Glieder (Fig.3) verbunden ist Die Eingänge der Addierer 60i,.., 60* sind an die zweiten Ausgänge der jeweiligen Einheiten 24i,.., 24* (Fig. 1) zur Feststellung mehrfacher Fehler, an die weiteren Eingänge des UND-Gliedes (F i g. 3) 61 angeschlossen.

Die Ausgänge sämtlicher Addierer 59,60|,.., 60* sind über UND-Glieder 62,631,..., 63* an die Ausgänge eines ODER-GGedes 64 gelegt, dessen Ausgang mit dem Eingang 45 (Fig. 1) des Logikteils 40 gekoppelt ist, wobei an den Eingang 44 des letzteren der Ausgang der Gruppe 61 von UND-Gliedern (Fig.3) angeschlossen ist.

Der Logikten 40 weist drei Gruppen 65, 66, 67 von

UND-Gliedern (Fig.4) auf, deren Ausgänge mit dem Eingang eines ODER-Gliedes 68 verbunden sind. Das letztere hat einen Ausgang, der mit dem Eingang 47 (F i g. 1) des Addierers 46 in Verbindung steht.

Der inverse Eingang der Gruppe 65 (F i g. 4) von UND-Gliedern ist mit dem Ausgang des Triggers 37 (Fig. 1) gekoppelt. Der Eingang 69 (Fig.4) liegt am Eingang 70 der Gruppe 67 und steht mit dem zweiten Ausgang der Analyseeinheit 28 (Fig. 1) in Verbindung. Der Eingang 71 (Fig.4) der Gruppe 65 ist mit dem Eingang 72 der Gruppe 66, mit dem Eingang 73 der Gruppe 67 zusammengelegt und an den ersten Ausgang des Registers 1 (Fig. 1) angeschlossen. Der Eingang 74 (Fig.4) der Gruppe 65 ist mit dem Eingang 75 der Gruppe 66 und dem Eingang 76 der Gruppe 67 vereinigt und an den zweiten Ausgang des Registers 1 (Fig. 1) angeschlossen. Der inverse Eingang der Gruppe 66 (F i g. 4) ist an den ersten Ausgang der Analyseeinheit 28 (Fig. 1) gelegt.

Die Modulfaltungseinheit 4 (F i g. 5) enthält Dekodierer 77| 77„, die ausgangsseitig an die Eingänge des

Modulo-Addierers 78 angeschlossen sind. Der Ausgang des Addierers 78 steht mit dem Eingang 15 (F i g. 1) des Addierers 14 in Verbindung. Die Eingänge der

Dekodierer 77i 77_n (F i g. 5) sind mit dem ersten

Ausgang des Registers 1 (F i g. 1) gekoppelt.

Der Betrieb der erfindungsgemäßen Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensystem verläuft wie folgt.

Der Eingangsleitung 3 (Fig. 1) der Einrichtung wird ein zu kontrollierender Operand A zugeführt, der im Restklassensystem dargesellt wird durch

A = («,, ffj, ... ff„ ..., a„, ff„ti), (1)

worin on ein Rest des zu kontrollierenden Operanden A nach dem Modul p/ist und als λ,=Λ mod p,(/=l,2,..., n+\) geschrieben wird, wobei p\, pi, .., p„ .., p„ Basiszahlen des Arbeitsbereichs des Restklassensystems, ρπ+1 eine Kontrollbasiszahl des Restklassensystems bedeuten.

Der zu kontrollierende Operand A wird ins Register 1 eingeschrieben. Vom Ausgang des Registers 1 wird ein Teil des zu kontrollierenden Operanden A, und zwar A'—{oi\, «2, .... on, ..., «n), auf den Eingang 5 der Modulfaltungseinheit 4 gegeben, mit deren Hilfe ein zu errechnender Rest des zu kontrollierenden Operanden A nach der Kontrollbasiszahl p_n+1 durch die Formel

^<γ. modp„

(2)

bestimmt wird, worin Λ,·(/= 1,2,.., π) vorher berechnete Konstanten bedeuten.

Die Größe a?_B+i des errechneten Restes vom Ausgang der Modulfaltungseinheit 4 und die Größe «n+i des tatsächlichen Restes des zu kontrollierenden Operanden vom zweiten Ausgang des Registers 1 werden jeweils dem Eingang 15 und dem Eingang 16 des Modulo-Addierers 14 zugeführt, wobei am Ausgang des letzteren eine Syndromgröße des zu kontrollierenden Operanden erzeugt wird nach der Formel:

wird mit Hilfe der Vergleichsschaltung 12 mit einem Fehlersyndro/n öj verglichen, das folgendermaßen errechnet wird.

Vom Ausgang der Steuereinheit 6 können an den Eingang 8 des Speichers 7 folgende Signalserien gelangen:

— erste Signalserie, nach der vom ersten Ausgang des Speichers 7 Fehlergrößen A/ ausgegeben werden,

ιό die in einem Rest des zu kontrollierenden Operanden A auftreten können, wo Δ die Größe eines Fehlers, / die Nummer eines fehlerhaften Restes α, bedeuten, wobei /= 1,2,... η ist;

— zweite Signalserie, nach der vom ersten Ausgang des Speichers 7 Fehlergrößen [Ak A₁), die schon in

zwei Resten des zu kontrollierenden Operanden A entstehen können, ausgegeben werden, wobei i¥=j; iy= 1,2,... π ist;

— n-te, letzte Signalserie, nach der vom ersten Ausgang des Speichers 7 Fehlergrößen (zl|, Δ2,...

Ai, ... Zl_n), die in sämtlichen η Resten des zu kontrollierenden Operanten A auftreten können, ausgegeben werden.

Die Fehlergrößen vom ersten Ausgang des Speichers 7 gelangen an den Eingang 10 der Modulfaltungseinheit 9 unter Erzeugung eines Fehlersyndroms am Ausgang derselben Einheit, das durch die folgende Formel bestimmt wird:

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K Δ, mod p_n+l

Die Größe οδ des Fehlersyndroms wird mittels der Vergleichsschaltung 12 mit dem Syndrombetrag des zu kontrollierenden Operanden A verglichen.

Ist das Syndrom des zu kontrollierenden Operanden A gleich dem Fehlersyndrom, d.h. Oa = οδ, dann ist im gegebenen zu kontrollierenden Operanden A ein Fehler möglich, bei dem das Syndrom gleich öa ist. In diesem Falle gelangt vom zweiten Ausgang des Speichers 7 an den Eingang 20 der Gruppe 18 von UND-Gliedern eine Dualzahl X= x\,xz,... Xj, X_n, wobei x(j= 1,2,3... n) einen von zwei Werten {0,1) annehmen kann, x, ist gleich 1, wenn im Rest cc, des zu kontrollierenden Operanden A ein Fehler möglich ist, und x;=0 im entgegengesetzten Fall, wobei vom Betrag Ar₁=^O in der Dualzahl X die Steuerung des Schreibens der Dualzahl Xfolgendermaßen abhängig ist:

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— ist Σ ^xi ~ 1> dann wird die Dualzahl X in die

Einheit23 zur Feststellung eines einfachen Fehlers eingeschrieben;

- ist

^{= 2}> ^{so wird die} Dualzahl X in die Ein-

heit 24! zur Feststellung mehrfacher Fehler eingespeichert usw;

f=I

⁼ "> ^so

Dualzahl X in die Ein-

(3) 65 heit 2A_k{k= n- 1) eingeschrieben.

Die Größe 6a des Syndroms des zu konSOÜierenden Operanden vom Ausgang des Modulo-Addierers 14 Wenn das Fehlersyndrom οδ dem Syndrom δ_Α des zu kontrollierenden Operanden A nicht gleich ist, d.h.

a, ist die Gruppe 18 der UND-Glieder gesperrt und es trifft aus dem Speicher ein anderer Fehler ein, der im zu kontrollierenden Operanden A möglich ist.

Die Tatsache der Ankunft einer Dualzahl X an den Eingang der Einheit 23 zur Feststellung einas einfachen Fehlers bzw. an den Eingang der Einheiten 24|... 24* zur Feststellung mehrfacher Fehler wird mittels der Analyseeinheit 28 gespeichert. Steht in dieser Arbeitsstufe der Einrichtung eine Einheit zur Verfugung, die aus der Einheit 23 zur Feststellung eines einfachen Fehlers und den Einheilen 24| ... 24t zur Feststellung mehrfacher Fehler gewählt wird, in der eine Dualzahl X mit ΧίΦ0(ί— 1,2,... π) gespeichert wird, und wiederholt sich eine solche Situation mehrmals, z. B. für drei zu kontrollierende Operanden, dann kann man annehmen, daß der Fehler gefunden ist, und in diesem Falle wird rom zweiten Ausgang der Analyseeinheit 28 aus ein Signal erzeugt, das der Eins gleich ist. Unter der Wirkung dieses Signals wird über die Gruppe 32 von ÖDER-Ciliüdern und die Gruppe 33 von ÜND-Giiedern dem E'igang 34 des Speichers eine Dualzahl X zugeführt, die von unrichtigen Resten des zu kontrollierenden Operanden zeugt.

Unter der Wirkung desselben Signals wird auf den Eingang 35 des Speichers die Syndromgröße Öa des zu kontrollierenden Operanden A vom Ausgang des Modulo-Addierers 14 gegeben.

Hierbei wird vom ersten Ausgang des Speichers 7 die ist. Fehlergröße

kontrollierenden Operanden A und ein Steuersignal ausgibt, das über die Eingangsleitung 39 am Eingang 38 des Steuertriggers 37 eintrifft und diesen in den Eins-Zustand einstellt,

Es ist eine Situation möglich, wo der Rechenvorgang im zu kontrollierenden Prozessor abges^hle-ssen und ein Fehler im zu kontrollierenden Operanden geblieben ist. Dieser Zustand entspricht dem Eins-Signal an der Ausgangsleitung (51) und dem O-Zustand des Steuertriggers 37. (Sein der Eingangsleitung entnommenes Eingangssignal ist gleich Null.) Dabei wird der zu kontrollierende Operand A aus dem Register 1 über den Logikteil 40 in den Addierer 46 umgeschrieben, wo er so lange gespeichert wird, bis der vorhandene Fehler erkannt und korrigiert wird, was durch ein O-Signal an der Eingangsleitung 51 angezeigt wird.

Betrachten wir die Betriebsweise der Einheit 24, (Fig. 1) zur Feststellung eines mehrfachen Fehlers. Es ist zu bemerken, daß hier /=1,2 k, aber k—n— 1 ist.

Vor Anfang der Arbeit der Einheit 24/ werden

sämtliche Trigger 54i, 54₂ 54_m (Fig. 1) in den

Eins-Zustand (die Einstelleitung ist in Fig.2 nicht gezeigt) eingestellt. Es sei erwähnt, daß

m =

η ■ {η -

(6)

Δ = Ä_u A₂

über die Gruppe 49 von UND-Gliedern dem Eingang 48 des Addierers 46 zugeführt. Auf den Eingang 47 des Addierers 46 wird über den Logikteil 40 von den Ausgängen des Registers 1 der zu kontrollierende Operand gegeben.

Die durch die im Speicher gespeicherten Konstanten festgelegte Fehlergröße wird vom zu kontrollierenden Operanden A mit Hilfe des Addierers 46 subtrahiert und der entdeckte Fehler im Operanden A beseitigt.

Der korrigierte zu kontrollierende Operand A gelangt vom Ausgang des Addierers 46 an die zweite Ausgangsleitung 50 der Einrichtung.

Wenn in dieser Arbeitsstufe der Einrichtung die Einheit 23 zur Feststellung eines einfachen Fehlers und einige Einheiten 24|... 24* zur Feststellung mehrfacher Fehler eine Dualzahl X mit χιΦΟ (/=1, 2, ..„ η) speichern, wovon die Eins-Signale, die den Eingängen der Analyseeinheit 28 zugeführt werden, zeugen, wird Yom ersten Ausgang der Analyseeinheit 28 aus ein Signal erzeugt, das der Eins entspricht, die Arbeit der Einrichtung wird mit einem neuen zu kontrollierenden Operanden wiederholt

Wenn in dieser Etappe des Betriebs weder in der Einheit 23 noch in einer der Einheiten 24t, · · -, 24* eine Dualzahl Xmit xy#0 (/=1, 2, ..„ n) gespeichert ist so besagt dies, daß im zu kontrollierenden Operanden A kein Fehler mehr vorliegt In diesem FaIJe wird am ersten Ausgang der Analyseemheit 28 ein Signal erzeugt, das der Null entspricht Unter der Wirkung dieses Signals kommt der zu kontrollierende Operand A vom Register 1 Ober den Logikteil 40 und den Addierer 46 zur Ausgangsleitung 50 der Einrichtung.

Auf die beschriebene Weise funktioniert die erfindungsgsmäSs Einrichtung während der Arbeit eines zu kontrollierenden Prozessors, der der Einrichtung über die Eingangsleitung 3 einen nachfolgenden Wert des zu

An den Eingang 22, der Einheit 24, gelangt eine 30 Dualzahl X= x\, x₂, ..,/», wobei *>= 1 oder xj=0 (/= 1, (5) 2,...m)ist

Ist Xj= 1, so trifft ein der Eins entsprechendes Signal von direkten Ausgang des UND-Gliedes 52; am Einseinstellungseingang des Triggers 54, ein, wenn sich der Trigger 54; im Eins-Zustand befand, und gelangt nicht an den Eir.seinstellungseingang des Triggers 54^ wenn sich dieser im O-Zustand befand.

Ist Xj=O, dann gelangt ein der Eins entsprechendes Signal vom inversen Ausgang des UND-Gliedes 52, an den Nulleinstellungsei/gang des Triggers 54, unabhängig von dessen ursprünglichem Zustand.

Die Signale von den Ausgängen der Trigger 51t, 542, .... 54m werden den Eingängen des Addierers 56 zugeführt, wobei der Wert der Summe r*>r der Null gleich ist, durch die erste Vergleichsschaltung 57 und der Wert der Summe, der der Eins gleich ist durch die zweite Vergleichsschaltung 58 festgestellt wird.

Die Tatsache, daß die Summe gleich Null ist zeigt an, daß kein Fehler vom gegebenen Typ im Operanden A vorliegt

Die Tatsache, daß die Summe gleich Eins ist bedeutet daß fehlerhafte Reste des zu kontrollierenden Operanden A gefunden sind, die durch Eins-Signale gekennzeichnet werden, die den Ausgängen der Trigger 54t, 542, - - -, 54m entnommen und vom dritten Ausgang der Einheit 24 zur Feststellung mehrfacher Fehler abgegeben werden.
Betrachten wir die Arbeitsweise der Analyseeinheit

(Fig-1).

Die von den ersten Ausgängen der Einheit 23 und der Einheiten 24i,.., 24* zur Feststellung eines einfachen bzw. mehrfachen Fehler eintreffenden Signale kommen zum Eingang des UND-Gliedes 61 (Fig.3) durch, das 0-Signal vom inversen Ausgang meldet daß kein Fehler mehr im zu kontrollierenden Operanden A vorhanden ist

Die von den zweiten Ausgängen 23 (F i g. 1) und der Einheiten 24t, - - -■ 24* zur Feststellung eines einfachen

bzw. mehrfacher Fehler eintreffenden Signale werden jeweils den Addierern 59,60i,.., 60_t (F i g. 3) zugeführt, von denen jeder einen für zwei Binärstelleu ausgelegten Addierer vom Speichertyp darstellt und über Ausgänge von jeder Binärstelle verfügt

Die am Eingart£ jedes der Addierer 59, 60i,..., 6Oi eintreffenden Signale werden darin addiert Dabei wird die Tatsache, daß das Resultat den einer Drei gleichen Wert erreicht hat, mittels der entsprechenden UND-Glieder 62, 63i, , 63jt festgestellt, und ein der Eins

gleiches Signal wird über das ODER-Glied 64 am zweiten Ausgang der Analyseeinheit 28 (Fig. 1) erzeugt

Der Logikteil 40 arbeitet wie folgt

Vom Ausgang der Gruppe der ODER-Glieder 68 (Fig.4) wird der Wert des zu kontrollierenden Operanden A in folgenden Fällen ausgegeben:

— ein Fehler ist im zu kontrollierenden Operanden A aufgefunden, wobei das dem Eingang 70 der Gruppe der UND-Glieder 67 zugeführte Signal den Durchgang des zu kontrollierenden Operanden A von den Ausgängen des Registers 1 (Fig. 1) zum Ausgang des Logikteils 40 (F i g. 4) erlaubt;

— kein Fehler liegt im zu kontrollierenden Operanden A vor, in diesem Falle läßt das dem inversen Eingang der Gruppe der UND-Glieder 66 zugeführte Signal den Durchgang des zu kontrollierenden Operanden A von den Ausgängen des Registers 1 (F i g. 1) zum Ausgang des Logikteils 40 zu;

— ein Fehler im zu kontrollierenden Operanden A liegt vor, aber der Rechenvorgang im zu kontrollierenden Prozessor ist beendet; in diesem Falle erlaubt das an den inversen Eingang der Gruppe der UND-Glieder 65 (Fig.4) vom Ausgang des Steuertriggers 37 (Fig. 1) angelegte Signal den Durchgang des zu kontrollierenden Operanden A von den Ausgängen des Registers 1 zum Ausgang des Logikteils 40.

Die Funktion der Modulfaltungseinheit 4 verläuft folgendermaßen.

Der Wert des zn kontrollierenden Operanden A wird vom ersten Ausgang des Registers 1 dem Eingang5 der Einheit 4 zugeführt Hierbei werden die Werte der Reste (X-X, 1X2, · · ·. oii, Oi_n des zu kontrollierenden Operanden A nach den Basiszahlen des Arbeitsbereichs jeweils auf die Dekodierer 77i,.., 77»... 77„ (F i g, 5) gegeben, wobei an deren Ausgängen Größen

n, ar; mod ρ,,+!

(7)

erzeugt werden, worin /=1, 2,.., π und iji, 772,.., i\n vorher berechnete Konstanten bedeuten.

Die den Ausgängen der Dekodierer 77!, ... 77„ entnommenen Größen q, werden den Eingängen des Modulo-Addierers 78 zugeführt Vom Ausgang des letzteren wird der Wert des errechneten Restes des zu kontrollierenden Operanden nach der Kontrolbasiszahl abgegeben.

Die Regel für die Erzeugung des rechnerischen Restes des zu kontrollierenden Operanden A nach der Kontrollbasiszahl kann man schreiben in Form einer Formel

Qi mod p„_+I

^ff'<i+i - Σ 'ί tf. mod ρ_π+1

_ Die Erfindung gestattet es, Fehler sowohl bei Übertragung als auch bei Verarbeitung von Informationen zu erkennen und zu korrigieren, ohne eine vorläufige Annahme über die Fehlerart anzustellen.

Die Anwendung der Erfindung für Systeme zur Informationsverarbeitung und -übertragung ermöglicht eine Verminderung der Anforderungen hinsichtlich der Betriebszuverlässigkeit und der Bestandteile der Apparatur selbst, weil die Aussagesicherheit der Ergebnisse vollständig und im höchsten Maße durch die vorliegende Erfindung gewährleistet werden kann.

Hicr/u 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Einrichtung zur Erkennung und Korrektur mehrfacher Fehler für arithmetische Operationen im Restklassensystem, bei der das Resultat jeder arithmetischen Operation einen Operanden darstellt, der einer Kontrolle unterworfen wird und sich aus auf Basiszahlen des Arbeitsbereichs bezogenen Resten und einem auf eine Kontrollbasiszahl bezogenen tatsächlichen Rest zusammensetzt, welche Einrichtung ein Register zur Speicherung des zu kontrollierenden Operanden, dessen Eingang mit der Eingangsleitung verbunden ist, einen Speicher zur Speicherung von Konstanten, die für die Addition mit dem zu kontrollierenden Operanden zur Korrektur von möglichen Fehlern in demselben benötigt werden, und zur Speicherung von Dualzahlen, die fehlerhafte Reste bestimmen, einen Addierer für die Gewinnung eines korrigierten Operanden durch Acidition des zu kontrollierenden Operanden mit einer durch den Fehler dises zu kontrollierenden Operanden bestimmten Konstante, eine Einheit zur Feststellung eines einfachen Fehlers für die Abtrennung eines fehlerhaften Restes des zu kontrollierenden Operanden durch mehrmalige Analyse einer der vermutlichen Stelle des FeWlers im zu kontrollierenden Operanden entsprechenden Dualzahl, eine Analyseeinheit, die im zu kontrollierenden Operanden vorhandene Fehler signalisiert und deren erster Ausgang mit der Eingangsleitung in Verbindung Iteht, dauurch gekennzeichnet, daß sie mit einer Mndulfaltungieinhei (4), die den Rest des zu kontrollierenden Operanden nach der Kontrollbatiszahl. die dem zu kontrolle -enden Operanden zur Erkennung von Fehlern in demselben hinzugefügt wird, errechnet, wobei der Eingang (5) der genannten Modulfaltungseinheit am Ausgang des Registers (1) liegt, mit einer Modulfaltungseinheit (9) tür Errechnung des Fehlersyndroms, deren Eingang (10) mit dem Speicher (7) in Verbindung steht, mit einem Modulo-Addierer (14), der zur Syndromerrechnung des zu kontrollierendep Operanden fcestimmt ist und dessen Eingang (15) an den Ausgang der Modulfaltungseinheit (4) und dessen Eingang (16) an den zweiten Ausgang des Registers (1) angeschlossen ist, mit einer Vergleichsschaltung 112). die auf als Signale dargestellte Werte des Fehlersyndroms und des Syndroms des zu kontrollierenden Operanden zur Feststellung des Vorhan denseins bzw. Fehlens eines Fehlers in demselben »eagiert. wobei der Eingang (13) der genannten Vergleichsschaltung am Ausgang des Modulo-Ad dierers (14) liegt und ihr Eingang (11) an den Ausgang der Modulfaltungseinheit (9) angeschlossen ist. mit Einheiten (24,. ... 24*; zur Feststellung mehrfacher Fehler für die Abtrennung der fehlerhaften Reste des zu kontrollierenden Operanden durch die mehrmalige Analyse einer den vermutlichen Fehlerstellen im zu kontrollierenden Operanden je nach dem Fehlersyndrom entsprechenden Dualzahl,

deren Eingänge (22, 22*; mit dem Eingang (21)

der Einheit (23) zur Feststellung eines einfachen Fehlers vereinigt und über eine Gruppe (18) von UND-Gliedern an den Ausgang der Vergleichsschaltung (12) angeschlossen sind, wobei die efsten und zweiten Ausgänge sämtlicher Einheiten {23, 24| ... 24*; zur Feststellung eines einfachen bzw. mehrfacher Fehler an die jeweiligen Eingänge (25, 25', 26, 26', 27, 27') der Analyseeinheit (28) angeschlossen sind, mit einem Logikteil (40), der nach der Feststellung der Fehlerstellen im zu kontrollierenden Operanden den Durchgang desselben zum Addierer (46) zwecks Fehlerkorrektur erlaubt, wobei die Eingänge (42,43) des Logikteils an die Ausgänge des Registers (I)₁ der Eingang (44) an den ersten Ausgang der Analyseeinhe^:t (28) der Eingang (45) an den zweiten Ausgang der Analyseeinheit (28) und der Ausgang des Logikteils an den Eingang (47) des Addierers (46) angeschlossen sind, mit einem Steuertrigger (37) zur Einstellung der Betriebsart der Einrichtung, dessen Eingang (38) an der zweiten Eingangsleitung (39) liegt und dessen Ausgang an den Eingang (41) des Logikteils (40) angeschlossen ist, mit einer Steuereinheit (6), die für die Arbeit der den fehlerhaften zu kontrollierenden Operanden korrigierenden Mittel sorgt, wobei der Ausgang der Steuereinheit (6) an den Eingang (8) des Speichers (7) und an den Eingang (19) der Gruppe (18) der UND-Glieder gelegt ist, an deren Eingang (20) der zweite Ausgang des Speichers (7) liegt, mit einer Gruppe von ODER-Gliedern, deren Eingänge (29, 30, 31) an die dritten Ausgänge der Einheiten (23) und (24i... 24*; zur Feststellung eines einfachen bzw. mehrfarber Fehler und deren Ausgang über eine Gruppe (33) von UND-Gliedern an den Eingang (34) des Speichers (7) gelegt ist. dessen Eingang (35) an den Ausgang der Gruppe (36) von UND-Gliedern angeschlossen ist. deren einer Eingang an den Ausgang des Modulo-Addierers (14) und deren anderen Eingang an den zweiten Ausgang der Analyseeinheit (28) geschaltet ist. mit einer Gruppe (49) von UND-Glieder, deren einer Eingang am ersten Ausgang des Speichers (7) liegt, deren anderer Eingang an den zweiten Ausgang der mit dem zweiten Eingang der Gruppe (33) von UND-Gliedern verbundenen Analyseeinheit (28) und deren Ausgang an den Eingang (48) des Addierers (46) angeschlossen ist, dessen Ausgang an der Ausgangsleitung (50) liegt, versehen ist.

2. Einrichtung nach Anspruch 1. dadurch gekennzeichnet, daß jede Einheit zur Feststellung mehrfacher Fehler UND-Glieder (52,. 52; ... 52_m; enthält, deren Eingänge (53i. 53? . .53_m^anden Ausgang der Gruppe (18) von UND-Gliedern angeschlossen sind, deren direkte und inverse Ausgänge an den Eingängen d.r Trigger (54,. 54j.... 54_mJliegen, deren

Ausgänge mit den Eingängen (55i. 55; 55,J der

UND-Glieder (52,, 52> 52_ra;, mit dem jeweiligen

Eingang (29, 30 oder 31) der Gruppe (32) der ODER-Glieder, mit den Eingängen des Addierers (56). dessen Ausgang über die erste und die zweite Vergleichsschaltung (57) bzw. (58) an die Eingänge (26', 27') der Analyseeinheit (28) angeschlossen ist, in Verbindung stehen.

3. Einrichtung nach den Ansprüchen 1. 2, dadurch gekennzeichnet, daß die Analyseeinheit (28) Addierer (59, 6O1 60*^ enthält, wobei der Eingang des

Addierers (59) mit dem zweiten Ausgang der Einheit (23) zur Feststellung eines einfachen Fehlers in Verbindung steht, die Eingänge der weiteren Addierer (6Oi ... 60*,) an die zweiten Ausgänge der

jeweiligen Einheiten (24| 24^) zur Feststellung

mehrfacher Fehler angeschlossen sind, die Ausgänge sämtlicher Addierer (59,60,.,., 60*; über UND-Glieder (62, 63, ,,. 63*) an die Eingänge eines

ODER-Gliedes (64) gelegt sind, dessen Ausgang mit dem Eingang (45) des Logikteils (40) in Verbindung steht, an dessen Eingang (44) der Ausgang der Gruppe (61) von UND-Gliedern liegt, deren Eingänge mit den ersten Ausgängen der Einheiten (23,24i,.. „ 24*,/zur Feststellung eines einfachen bzw. mehrfacher Fehler verbunden sind.

4. Einrichtung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß der Logikteil (40) drei Gruppei, (65, 66, 67) von UND-Gliedern enthält, deren Ausgänge an die Eingänge eines ODER-Gliedes (68) angeschlossen ist, das einen Ausgang besitzt, der mit dem Eingang (47) des Addierers (46) verbunden ist, wobei der inverse Eingang der Gruppe (65) der UND-Glieder mit dem Ausgang des Steuertriggers (37) in Verbindung steht und der Eingang (69) dieser Gruppe (65) an die Eingänge (70) de^r Gruppe (67) der UND-Glieder verbunden und an den zweiten Ausgang der Analyseeinheit (28) angeschlossen ist, der Eingang (71) der Gruppe (65) von UND-Gliedern mit dem Eingang (72) der Gruppe (66) von UND-Gliedern, mit dem Kingang (73) der Gruppe (67) von UND-Gliedern vereinigt und an den ersten Ausgang des Registers (1) angeschlossen ist während der Eingang (74) der Gruppe (65) von UND-Gliedern mit dem Eingang (75) der Gruppe (66) von UND-Gliedern, mit dem Eingang (76) der Gruppe (67) von UND-Gliedern vereinigt und an den zweiten Ausgang des Registers (1) gelegt ist, und der inverse Eingang der Gruppe (66) von UND-Gliedern an den ersten Ausgang der Analyseeinheit (28) angeschlossen ist.