-
anmelder und Erfinder:
-
1. Gennady Grigorievich Smolko, Ingenieur, UdSSR, Moskau 103536, korpus
501, kv. 19 2. Izrail Yakovlevich Akushsky, Ingenieur, UdSSR, Moskau, Volokolamakoe
shosse 1, kv. 119 3. Vladimir Mikhailovich Burtsev, Ingenieur, UdSSR, Moskau, ulica
26 Bakinskikh komissarov 11, kv. 8
EINRICHTUNG ZUR FEHLERERKENNUNG
UND-KORREKTUR FÜR ARITMETISCHE OPERATION IM RESTKLASSENSYSTEM Die vorliegende Erfindung
betrifft Einrichtungen zur Fehlererkennung und -kontrolle und bezieht sich insbesondere
auf eine Einrichtung zur Fehlererkennung und -korrektur für arithmetische Operationen
im Restklassensystem.
-
Die Erfindung kann zur Kontrolle und Korrektur beliebiger Fehler
in Rechenergebnissen verwendet werden, die man bei Ausführung arithmetischer Operationen
in einer Elektronenrechenmashine erhält, die im Restklassensystem arbeitet.
-
Zur Zeit bestehende Verfahren und Mittel zur stör festen Codierung
werden im wesentlichen lediglich zur Informationsübertragung angewandt und beruhen
auf einer Annehme über die Fehlerart (Einzel-, Doppelfehler u.ä.).
-
Die Korrektur von Informationen mit einem Fehler, der nicht der Annahme
über seine Art entspricht, führt nicht zur Korrektur des Fehlers, sondern zum Hineinbringen
eines zusätzlichen Fehlers infolge einer solchen Korrekter.
-
ein Ein Code des Restklassensystems isttarithmetischer Code, und
zur Schaffung eines sehr zuverlässigen Prozessors wird eine Kontroll- und Korrektur
einrichtung benötigt, die einen beliebigen Fehler korrigieren würde, der infolge
der tibertragung von Informationen oder infolge der Ausführung arithmetischer Operationen
auftritt.
-
Die vorliegende Erfindung löst teilweise dieses Problem.
-
Es ist eine Einrichtung zur Fehlererkennung und -korrektur im Restklassensystem
(s. den Urheberschein Nr. 398950 vom 27O9.l973, Kl. G06 F 11/00) bekannt.
-
Die Arbeit der bekannten Einrichtung beruht auf der Prozedur einer
Erweiterung des Ausgangsbereiches der Zahlendarstellung im Restklassensystem. Um
die Prozedur der Erweiterung des Zahlendarstellungsbereiches zu vereinfachen, wird
in der bekannten Einrichtung die Erweiterungsprozedur mit einem ungenauen Fang verwendet,
für den zum Unterschied vom genauen Rang keine Apparatur benötigt wird, die mit
der zur Konvertierung von Zahlen aus dem Restklassensystem in die Basisschreibweise
erforderlichen Apparatur vergleichbar ist.
-
Die bekannte Einrichtung enthält ein Eingangsregister, dessen Eingang
mit der Eingangs schiene der Einrichtung verbunden ist, eine erste Konstantenspeicherungseinheit,
deren Eingang am Ausgang des Eingangsregisters liegt, eine erste und eine zweite
Einheit zur Errechnung des ungenauen Rangs, deren Eingänge jeweils an den ersten
und den zweiten Ausgang der ersten Konstantenspeicherungseinheit gelegt sind, einen
ersten und einen zweiten Kontrollbasis-Addierer, deren erste Eingänge mit dem Ausgang
der ersten Einheit zur Errechnung des ungenauen Rangs, zweite Eingänge mit dem ersten
Ausgang der ersten Konstantenspeicherungseinheit und deren dritte Eingänge mit dem
dritten Ausgang der ersten Konstantenspeicherungseinheit in Verbindung stehen, einen
dritderer, ten und einen vierten Kontrollbasis-Add deren erste Eingänge an den Ausgang
der zweiten Einheit zur Errechnung des ungenauen Rangs angeschlossen sind, während
der zweite und der dritte Eingang des dritten und vierten Kontrolbasis-Addierers
jeweils mit dem zweiten und dem vierten Ausgang der ersten Konstantenspeicherungseinheit
in Verbindung stehen, eine zweite Konstantenspeicherungseinheit und eine Analyseeinheit.
Die Eingänge der beiden letzteren sind mit den Ausgängen des ersten, zweiten, dritten
und vierten Kontrollbasis-Addierers verbunden. Der Ausgang der zweiten Konstantenspeicherungseinheit
ist an die erste Ausgangeschiene der Einrichtung angeschlossen9 und der Ausgang
der Analyseein heit liegt an der zweiten Ausgangsschiene der Sinrichtunse
Diese
bekannte Einrichtung ist kompliziert, weil die Bestimmung der Stelle und Größe eines
Fehlers mit einer Srweiterung des Zahlendarstellungsbereiches verbunden ist, wozu
es notwendig ist, den Wert des ungenauen Rangs zu errechnen.
-
Es ist ferner eine Einrichtung zur Fehlererkennung und -korrektur
für arithmetische Operationen im Festklassensystem (s. den SU-Urheberschein Nr.
226278 vom 27.01.196'?, Kl. G06 F 11/08) bekannt.
-
Die bekannte Einrichtung enthält ein Register, dessen erster Eingang
mit der Eingangsschiene verbunden ist, einen Addierer dessen erster und zweiter
Eingang an die jeweiligen Ausgänge des Registers angeschlossen sind, eine Analyseeinera
heit, deren Eingang am Ausgang des AddJ liegt, wobei der erste und zweite Ausgang
der Analyseeinheit jeweils mit der ersten und der zweiten Ausgangsschiene verbunden
sind, eine Einheit zur Feststellung eines einfachen Fehlers, deren Eingang an den
dritten Ausgang der Analyseeinheit angeschlossen ist, eine Fehnerkorrektureinheit,
deren Eingang mit dem Ausgang der Einheit zur Feststellung eines einfachen Fehlers
verbunden ist und deren Ausgang am zweiten Eingang des Registers liegt, einen Speicher,
dessen erster Eingang mit dem ersten Ausgang des Registers, zweiter Eingang mit
dem vierten Ausgang der Analysiererseinheit und dessen Ausgang mit dem dritten Eingang
des Add? verbunden sind.
-
Die bekannte Einrichtung ermöglicht keine Erkennung und Korrektur
von mehrfachen Fehlern. Wenn aber ein solcher
Fehler aufgetreten
ist, wird außerdem durch die bekannte Einrichtung, indem sie diesen Fehler als einfachen
Fehler bewertet und ihn formal korrigiert, noch ein zusätzlicher Fehler hineingeschleppt.
-
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Fehlererkennung
und -korrektur für arithmetizu schaffen, sche Operationen im Restklassensystemv
deren schaltungsmäßige Ausführung es gestattet, mehrfache Fehler in Rechenresultaten
bei Durchführung arithmetischer Operationen in einer Elektronenrechenmaschine zu
erkennen und zu korrigieren.
-
Das Wesen der vorliegenden Erfindung besteht darin, daß bei der Einrichtung
zur Fehlererkennung und -korrektur für arithmetische Operationen im Restklassensystem,
in der das Resultat jeder arithmetischen Operation durch einen Operand darstellt
ist, der einer Kontrolle unterworfen und sich aus auf Betriebsbasen bezogenen Resten
und einem auf eine Kontrollbasis bezogenen tatsächlichen Rest zusammensetzt, welche
ein Register zur Speicherung des zu kontrollierenden Operanden, dessen Eingang mit
der Eingangsschiene verbunden ist, einen Speicher zur Speicherung von Konstanten,
die für die Addition mit dem zu kontrollierenden Operanden zur Korrektur von in
demselben möglichen Fehlern benötigt werden, und zur Speicherung von Dualzahlen,
die fehlerhafte Reste bestimmen, einen AddJ ier die Gewinnung eines korrigierten
Operanden
durch Addition des zu kontrollierenden Operanden mit einer durch einen Fehler dieses
zu kontrollierenden Operanden bestimmten Konstante, eine Einheit zur Feststellung
eines einfachen Fehlers, die für die Abtrennung eines fehlerhaften Restes des zu
kontrollierenden Operanden durch die mehrmalige Analyse einer der vermutlichen Stelle
des Fehlers im zu kontrollierenden Operanden entsprechenden Dualzahl bestimmt ist,
eine Analyseeinheit, die im zu kontrollierenden Operanden vorhandene Fehler signalisiert
und deren erster Ausgang mit der ersten Ausgangsschiene in Verbindung steht, enthält,
gemäß der Erfindung eine erste Modulfaltungseinheit, die den Rest des zu kontrollierenden
Operanden nach der Kontrollbasis, der dem zu kontrollierenden Operanden zur erkennung
von Fehlern in demselben hinzugefügt wird, errechnet, wobei der eingang der genannten
todulfaltungseinheit am ersten Ausgang des Registers liegt, eine zweite Modulfaltungseinheit
zur Errechnung des Fehlersyndroms, deren Eingang mit dem ersten Ausgang des Speichers
in Verbindung steht, ein Modulo-Addierer, der zur Syndromerrechnung des zu kontrollierenden
Operanden durch die algebraische Addition eines tatsächlichen, auf die Kontrollbasis
bezogenen Restes mit dem nach der Kontrollbasis errechneten Rest des zu kontrollierenden
Operanden bestimmt ist und dessen einer Eingang an den Ausgang der ersten Modulfaltungseinheit
und dessen
zweiter Eingang an den zweiten Ausgang des Registers
angeschlossen ist, eine Vergleichsschaltung, die auf als Signale dargestellte Werte
des Fehlersyndroms und des Syndroms des zu kontrollierenden Seranden zur Feststellung
des Vorhandenseins bzw. Fehlens eines Fehlers in demselben reagiert, wobei der eine
Eingang der genannten Vergleichsschaltung am ierers Ausgang des Modulo-Add liegt
und ihr anderer Eingang an den Ausgang der zweiten Modulfaltungseinheit angeschlossen
ist, "k" Einheiten zur Feststellung mehrfacher Fehler für die Abtrennung der fehlerhaften
Reste des zu kontrollierenden Operanden durch die mehrmalige Analyse einer den vermutlichen
Fehler stellen im zu kontrollierenden Operanden je nach dem Fehlersyndrom entsprechenden
Dualzahl, deren Eingänge mit dem Eingang der Einheit zur Feststellung eines einfachen
Fehlers vereinigt und über eine erste Gruppe von UND-Gliedern an den Ausgang der
Vergleichsschaltung angeschlossen sind, wobei die ersten und zweiten Ausgänge sämtlicher
Einheiten zur Feststellung eines einfachen bzw. mehrfacher Fehler an die Jeweiligen
Eingänge der Analyseeinheit angeschlossen sind, ein Logikteil, der nach der Feststellung
der Fehlerstellen im zu kontrollierenden Operanden den Durchgang desselben zum AddA
zwecks Fehlerkorrektur erlaubt, wobei zwei Eingänge des Logikteils an die Ausgänge
des Registers, der dritte Eingang an den ersten Ausgang der Analyseeinheft der vierte
Eingang
an den zweiten Ausgang der Analyseeinheit und der Ausgang des Logikteils an den
ersten Eingang des Addierers an geschlossen sind, ein Steuertrigger zur Einstellung
der Betriebsart der Einrichtung, dessen Eingang an der zweiten Eingangsschiene liegt
und dessen Ausgang an den fünften Eingang des Logikteils angeschlossen ist, eine
Steuereinheit, die für die Arbeit der den fehlerhaften zu kontrollierenden Operanden
korrigierenden Mittel sorgt, wobei der Ausgang der Steuereinheit an den ersten Eingang
des Speichers und an die erste Gruppe der UND-Glieder gelegt ist, an die der Ausgang
des Speichers angeschlossen ist, eine Gruppe von ODER-Gliedern, deren Eingänge mit
den dritten Ausgängen der Einheit zur Feststellung eines einfachen Fehlers und mit
den "k" Einheiten zur Feststellung mehrfacher Fehler und deren Ausgang über eine
zweite Gruppe von UND-Gliedern an den zweiten Eingang des Speichers gelegt ist,
dessen dritter Eingang mit dem Ausgang der dritten Gruppe von UND-Glieder verbunden
dererß ist, deren einer Eingang an den Ausgang des Modulo-Add und deren anderer
an den zweiten Ausgang der Analyseeinheit angeschlossen ist, eine vierte Gruppe
von UND-Gliedern, deren einer Eingang an den ersten Ausgang des Speichers, anderer
Eingang an den zweiten Eingang der mit dem zweiten Eingang der zweiten Gruppe von
UND-Glidern verbunden Analyseeinheit und deren Ausgang an den zweiten Eingang des
Addierers angeschlossen
ist, dessen Ausgang an der Ausgangsschiene
liegt, vorgesehen sind.
-
Zweckmäßig ist, daß jede Einheit zur Feststellung mehrfacher Fehler
UND-Glieder enthält, deren Eingänge an den Ausgang der ersten Gruppe von UND-Gliedern
angeschlossen sind, wobei die direkten und inversen Ausgänge dieser UND-Glie der
an den Eingängen der Trigger liegen, deren jeder Ausgang mit dem zweiten Eingang
des Jeweiligen UND-Gliedes, dem Jeweiligen Eingang der Gruppe von ODER-&lieder,
den Eingängen des Addierers, dessen Ausgang über die erste und die zweite Vergleichsschaltung
an die Eingänge der Analyseeinheit angeschlossen ist, in Verbindung stehen.
-
derer Vorteilhaft ist, daß die Analyseeinheit Addierers enhält, wobei
der Eingang des ersten Addierers mit dem zweiten Ausgang der Einheit zur Feststellung
eines einfachen Fehlers in Verbindung steht, die Eingänge der nächsten Addierer
an die zweiten Ausgänge der jeweiligen Einheiten zur Feststellung mehrfacher Fehler
angeschlossen sind, die Ausgänge sämtlicher Addierer über UND-Glieder an die Eingänge
eines ODER-Gliedes angeschlossen sind, dessen Ausgang mit dem vierten Eingang des
Logikteils in Verbindung steht , an dessen dritten Eingang der Ausgang der Gruppe
von UND-Gliedern liegt9 deren Eingänge mit den ersten Ausgängen der Einheiten zur
Feststellung eines einfachen bzw. mehrfacher Fehler verbunden sind.
-
Es ist möglich, daß der Logikteil drei Gruppen von
UND-Gliedern
enthält, deren Ausgänge an die Eingänge eines ODER-Gliedes angeschlossen ist, das
einen Ausgang hat, der mit dem ersten Eingang des Addierers verbunden ist, wobei
der inverse Eingang der ersten Gruppe der UND-Glieder mit dem Ausgang des Steuertriggers
in Verbindung steht und der zweite eingang dieser Gruppe an den letzten Eingang
der dritten Gruppe von UND-Gliedern und an den zweiten Ausgang der Analyseeinheit
angeschlossen ist, der dritte Eingang der ersten Gruppe von UND-Gliedern mit dem
ersten Eingang der zweiten Gruppe von UND-Gliedern, mit dem zweiten Eingang der
dritten Gruppe von UND-Gliedern vereinigt und an den ersten Ausgang des Registers
angeschlossen ist, der vierte Eingang der ersten Gruppe von UND-Gliedern mit dem
zweiten Eingang der zweiten Gruppe von UND-Gliedern, dem ersten Eingang der dritten
Gruppe von UND-Gliedern vereinigt und an den zweiten Ausgang des Registers angeschlossen
ist, während der inverse Eingang der zweiten Gruppe der tYND-Glieder an den ersten
Ausgang der Analyseeinheit angeschlossen ist.
-
Die vorliegende Erfindung gestattet es, Fehler ohne vorläufige Annahme
über ihre Art sowohl bei der Ubertragung als auch bei der Verarbeitung von Informationen
zu erkennen und zu korrigieren.
-
Die Anwendung der Erfindung für Systeme zur Informations verarbeitung
und -übertragung bietet die Möglichkeit, die Anforderungen hinsichtlich der Betriebszuverlässigkeit
der
Bestandteile der Apparatur selbst zu vermindern, weil die Richtigkeit
von Rechenergebnissen vollständig und im höchsten Maße durch die vorliegende Erfindung
gesichert werden kann.
-
Im folgenden wird die Erfindung anhand eines Ausführungs beispiels
unter Bezugnahme auf die beigelegten Zeichnungen näher erläutert. Es zeigt: Fig.
1 ein Strukturschema der Einrichtung zur Fehlererkennung und -korrektur für arithmetische
Operationen im Restklassensystem gemäß der Erfindung; Fig. 2 ein Funktionsschaltbild
einer Einheit zur Feststellung mehrfacher Fehler, gemäß der Erfindung; Fig. 3 ein
Punktionsschaltbild einer Analyseeinheit, gemäß der Erfindung; Fig. 4 ein FunKtionsschaltbild
des Logikteils, gemäß der Erfindung; Fig. 5 ein Funktionsschaltbild einer Modulfaltungseinheit,
gemäß der Erfindung.
-
Die erfindungsgemaße Einrichtung zur Fehlererkennung und -korrektur
für arithmetische Operationen im Restklassensystem enthält ein Register 1 (Fig.
1), dessen Eingang 2 mit einer Eingangsschiene 3 verbunden ist, eine Modulfaltungseinheit
4, deren Eingang 5 mit dem Ausgang des Registers 1 in Verbindung steht, eine Steuereinheit
6 und einen Speicher 7,
Der Eingang 8 des letzteren ist an den
Ausgang der Steuereinheit 6 gelegt.
-
Die Einrichtung weist eine Modulfaltungseinheit 9 auf, deren Eingang
10 am Ausgang des Speichers 7 liegt und deren Ausgang an den Eingang 11 einer Vergleichsschaltung
12 angeschlossen ist. Der Eingang 13 der Schaltung 12 ist an den Ausgang eines Modulo-Addierers
14 angeschlossen.Der Eingang 15 Aerers des Ad 14 steht mit dem Ausgang der Einheit
4 und der Eingang 16 mit dem Ausgang des Registers 1 in Verbindung.
-
Der Ausgang der Schaltung 12 ist an den Eingang 17 einer Gruppe 18
von UND-Gliedern angeschlossen, deren Eingänge 19 und 20 an den Ausgang der Steuereinheit
6 bzw. den Ausgang des Speichers 7 gelegt sind. Der Ausgang der Gruppe 18 von UND-Gliedern
ist mit vereinigten Eingängen 21, 221 ... 22k der Einheit 23 bzw. der Einheiten
241 24k verbunden.
-
Die einen und anderen Ausgänge der Einheiten 23 und 241..., 24k sind
an die Eingänge 25, 25; 26, 26, 27, 27'einer Analyseeinheit 28 angeschlossen. Die
dritten Ausgänge der Einheiten 23, 2411 ..., 24k sind an die Eingänge 29, 30, 31
einer Gruppe 32 von ODER-Gliedern geschaltet, deren Ausgang über eine Gruppe 33
von UND-Gliedern mit dem Eingang 34 des Speichers 7 verbunden ist, wobei der Eingang
35 des letzteren über eine Gruppe 36 von UND-Gliedern an den Ausgang der Einheit
28 angeschlossen ist, an die ebenfalls die Gruppe 33 von UND-Gliedern gelegt ist.
Der Eingang der Gruppe 36
ierer ist mit dem Ausgang des Add 14
gekoppelt.
-
Die Einrichtung enthält einen Steuertrigger 37, dessen Eingang 38
mit einer Eingangsschiene 39 verbunden ist, einen Logikteil 40, dessen Eingänge
41, 42, 43, 44, 45 jeweils mit dem Ausgang des Triggers 37, den Ausgängen des Registers
1, den Ausgängen der Analyseeinheit 28 in Verbindung stehen, einen Addierer 46,
dessen Eingang 47 am Ausgang des Logikteils 40 liegt und dessen Eingang 48 über
eine Gruppe 49 von UND-Gliedern an den Ausgang des Speichers 7 angeschlossen ist.
Der Ausgang des Addierers 46 is an die Ausgangsschiene 50 geschaltet, während an
die Ausgangsschiene 51 der Ausgang der Analyseeinheit angeschlossen ist, deren anderer
Ausgang mit der Gruppe 49 von UND-Gliedern in Verbindung steht.
-
Jede Einheit 241, ..., 24k zur Feststellung mehrfacher Fehler sowie
die Einheit 23 enthalten UND-Glieder 521 522, 52m (Fig.2), deren Eingänge 531, 532,
..., 53m an den Ausgang der Gruppe 18 (Fig. 1) von UND-Gliedern angeschlossen sind.
Der direkte und der inverse Ausgang der UND-Glieder 521, 522, ..., 52m sind an die
Eingänge der Trigger 541, 522f ..., 54m geschaltet, deren Ausgänge mit den jeweiligen
Eingängen 551, 552, ..., 55m der UND-Glieder 521, 522, ..., 52m, mit den Eingängen
29, 30 oder 31 (Fig.1) eines ODER-Gliedes 32 und mit den Eingängen eines Addierers
56 (Fig.2) verbunden sind. Der Ausgang des letzteren steht über Vergleichsschaltungen
57, 58 mit den Eingängen 259 25, 26, 26',
bzw. 27, 27' (Fig. 1)
der Analyseeinheit 28 in Verbindung.
-
dieser Die Analyseeinheit 28 enthält auch Adde 59 (Fig.3), cierers
601 ... 60k' wobei der Eingang des AddJ 59 mit dem zweiten Ausgang (Fig. 1) der
Einheit zur Feststellung eines einfachen Fehlers, mit dem ersten Eingang der Gruppe
61 von UND-Gliedern (Fig.3) verbunden ist.Die Eingänge der Addierer 601, ..., 60k
sind an die zweiten Ausgänge der Jeweiligen Einheiten 2419 ..., 24k (Fig. 1) zur
Feststellung mehrfacher Fehler, an die weiteren Eingänge des UND-Gliedes (Fig. 3)
61 angeschlossen.
-
leerer Die Ausgänge sämtlicher Add 59, 6019 ..., 60k sind über UND-Glieder
62, 631, ..., 63k an die Ausgänge eines ODER-Gliedes 64 gelegt, dessen Ausgang mit
dem Eingang 43 (Fig. 1) des Logikteils 40 gekoppelt ist, wobei an den Eingang 44
des letzteren der Ausgang der Gruppe 61 von UND-Gliedern (Fig. 3) angeschlossen
ist.
-
Der Logikteil 40 weist drei Gruppen 65, 66, 67 von UND-Gliedern (Fig.
4) auf, deren Ausgänge mit dem Eingang eines ODER-Gliedes verbunden ist. Das letztere
hat einen Ausgang, der mit dem Eingang 47 (Fig.1) des Addierer 46 in Verbindung
steht.
-
Der inverse Eingang der Gruppe 65 (Fig. 4) von UND--Gliedern ist
mit dem Ausgang des Triggers 37 (Fig. 1) gekoppelt. Der Eingang 69 (Fig. 4) liegt
am Eingang 70 der Gruppe 67 und steht mit dem zweiten Ausgang der Analyseeinheit
28
(Fig. 1) in Verbindung. Der Eingang 71 (Fig. 4) der Gruppe 65 ist mit dem Eingang
72 der Gruppe 66, mit dem Eingang 73 der Gruppe 67 zusammengelegt und an den ersten
Ausgang des Registers 1 (Fig. 1) angeschlossen. Der Eingang 74 (Fig. 4) der Gruppe
65 ist mit dem Eingang 75 der Gruppe 66 und dem Eingang 76 der Gruppe 67 vereinigt
und an den zweiten Ausgang des Registers 1 (Fig. 1) angeschlossen. Der inverse Eingang
der Gruppe 66 (Fig. 4) ist an den ersten Ausgang der Analyseeinheit 28 (Fig. 1)
gelegt.
-
Die i1odulfaltungseinheit (Fig. 1) enthält Dechiffratoren 771, ...,
77n (Fig.5), die ausgangsseitig an die Engänge des Modulo-Addierers 78 angeschlossen
sind. Der Ausgang des Addierers78 steht mit dem Eingang 15 (Fig. 1) des Addierers
14 in Verbindung. Die Eingänge der Dechiffratoren 771, ..., 77n (Fig. 5) sind mit
dem ersten Ausgang des Registers 1 (Fig.1) gekoppelt.
-
Der Betrieb der erfindungsgemäßen Einrichtung zur Fehlererkennung
und -korrektur für arithmetische Operationen im Restklassensystem verläuft wie folgt.
-
Der Eingangsschiene 3 (Fig. 1) der Einrichtung wird ein zu kontrollierender
Operand A zugeführt der im Restklassensystem dargestellt wird durch A=(α1,
α2, ...αi, ... ,αn, αn+1) (1), worin αi ein Rest des
zu Kontrollierenden Operanden A nach
dem Modul pi ist und als αi=A
mod pi (i=1,2,...,n+1) geschrieben wird, wobei p1, p2, ..., pn Betreibsbasen des
Restklassensystens, Pn+1 eine Kontrollbasis des Restklassensystems bedeuten.
-
Der zu kontrollierenden Operand A wird ins Register r eingeschieben.
Vom Ausgang des Registers 1 wird ein Teil des zu kontrollierenden Operanden A, und
zwar A' = (α1, α2, ..., αi, ..., αn), auf den Eingang 5
der Modulfaltungseinheit 4 gegeben, mit deren Hilfe ein zu errechnender Rest des
zu kontrollierenden Operanden A nach der kontrollbasis Pn+1 durch die Formel
bestimmt wird, worin #i (i=1,2,...,n) vorher berechnete Konstanten bedeuten.
-
Die Große αn+1 des errechneten Restes vom Ausgang der Modulfaltungseinheit
4 und die Größe αn+1 eines tatsächlichen Restes des zu kontrollierenden Operanden
vom zweiten Ausgang des Registers 1 werden jeweils dem Eingang 15 und dem ierers
Eingang 16 des wiodulo-Add) 14 zugeführt, wobei am Ausgang des letzteren eine Syndromgröße
des zu kontrollierenden Operanden erzeugt wird nach der Formel:
Die Größe #A des Syndroms des zu kontrollierenden
cierers Operanden
vom Ausgang des Modulo-Add 14 wird mit Hilfe der Vergleichsschaltung 12 mit einem
Fehlersyndrom so verglichen, das folgendermaßen errechnet wird, Vom Ausgang der
Steuereinheit 6 können an den Eingang 8 des Speichers 7 folgende Signalserien gelangen:
- erste Signalserie, nach der vom ersten Ausgang des Speichers 7 Fehlergrößen #i
ausgegeben werden, die in einem Rest des zu kontrollierenden Operanden A auftreten
können, wo # die Größe eines Fehlers, i die Nummer eines fehlerhaften Restes di
bedeuten, wobei i = 1, 2, ... n ist; - zweite Signalserie, nach der vom ersten Ausgang
des Speichers 7 Fehlergrößen ( #i,#j ), die schon in zwei Resten des zu kontrollierenden
Operanden A entstehen können, ausgegeben werden, wobei i å; i, å = 1,2,... n ist;
n-te letzte Signalserie, nach der vom ersten Ausgang des Speichers 7 Fehlergrößen
( #1, #2, ...#i, ... # die in sämtlichen n Resten des zu kontrollierenden Operanden
A auftreten können, ausgegeben werden.
-
Die Fehlergrößen vom ersten Ausgang des Speichers 7 gelangen an den
Eingang 10 der iodulfaltuungseinheit 9 unter Erzeugung eines Fehlersyndroms am Ausgang
derselben Einheit das durch die folgende Formel bestimmt wird
Die Größe ## des Fehlersyndroms wird mittels der Vergleichsschaltung
12 mit dem Syndrombetrag des zu kontrollierenden Operanden A verglichen.
-
Ist das Syndrom des zu kontrollierenden Operanden A gleich dem Fehlersyndrom,
d.h. #A= ##, dann ist im gegebenen zu kontrollierenden Operand A ein Fehler möglich,
bei dem das Syndrom gleich ## ist. In diesem Falle gelangt vom zweiten Ausgang des
Speichers 7 ag den Eingang 20 der Gruppe 18 von UND-Gliedern eine Dualzahl X = X1
x2, ... xi xn wobei xi(i = 1, 2, 3 ... n) einen von zwei Werten annehmen kannl xi
ist gleich 1, wenn im Rest ai des zu kontrollierenden Operanden A ein Fehler möglich
ist, und xi = ° im entgegengesetzten Fall, wobei vom Betrag xi s O in der Dualzahl
X die Steuerung des Schreibens der Dualzahl X folgenderweise abhängig ist: - ist
xi = = 1, dann wird die Dualzahl X in die Einheit 23 zur Feststellung eines einfachen
Fehlers eingeschrieben; - ist
xi = = 2, so wird die Dualzahl X in die Einheit 241 zur Feststellung mehrfacher
Fehler eingespeichert usw; - ist
Xi = n, so wird die Dualzahl X in die Einheit 24k (k = n-1) eingeschrieben.
-
Wenn das Fehler syndrom dem Syndrom 8A des zu kontrollierenden
Operanden
A nicht gleich ist, d.h. ## ##A ist die Gruppe 18 der UND-Glieder gesperrt und trifft
aus dem Speicher ein anderer Fehler ein, der im zu kontrollierenden Operanden A
möglich ist.
-
Die Tatsache der Ankunft einer Dualzahl X an den Eingang der Einheit
23 zur Feststellung eines einfachen Fehlers bzw. an den Eingang der Einheiten 241
... 24k zur Feststellung mehrmaliger Fehler wird mittels der Analyseeinheit 28 gespeichert.
Steht in dieser Arbeitsstufe der Einrichtung eine Einheit zur Verfügung, die aus
der Einheit 23 zur Feststellung eines einfachen Fehlers und den Einheiten 241 24k
zur Feststellung mehrfacher Fehler gewählt wird, in der eine Dualzahl X mit xi g
O (i = 1, 2, ... n) gespeichert wird, und wiederholt sich eine solche Situation
mehrmals, z.B. für drei zu Kontrollierende Operanden, dann kann man annehmen, daß
der Fehler gefunden ist, und in diesem Falle wird vom zweiten Ausgang der Analyseeinheit
28 aus ein Signal erzeugt, das der Eins gleich ist. Unter der Wirkung dieses Signals
wird über die Gruppe 32 von ODER-Gliedern und die Gruppe 33 von UND Gliedern dem
Eingang 34 des Speichers eine Dualzahl X zugeführt, die von unrichtigen Resten des
zu kontrollierenden Operanden zeugt.
-
Unter der Wirkung desselben Signals wird auf den Eingang 35 des Speichers
die Syndromgröße #A des zu kontrollie ierers renden Operanden A vom Ausgang des
Modulo-Add 14 gegeben.
-
Hierbei wird vom ersten Ausgang des Speichers 7 die Fehlergröße #=#1,
#2 ..., #i, ..., n über die Gruppe 49 von UND-Gliedern dem Eingang 48 des Addierers
46 zugeführt. Auf den Eingang 47 des Addierers 46 wird über den Logikteil 40 von
den Ausgängen des Registers 1 ein zu kontrollierenden Operand gegeben.
-
Die durch die im Speicher gespeicherten konstanten festgelegte Fehlergröße
wird vom zu kontrollierenden Operanden i A mit Hilfe des Addierers 46 subtranhiert
und der entdeckte Fehler im Operanden A beseitigt.
-
Der korrigierte zu kontrollierende Operand A gelangt ierers vom Ausgang
des AddJ 46 an die zweite Ausgangsschiene 50 der Einrichtung.
-
Wenn in dieser Arbeitsstufe der Einrichtung die Einheit 23 zur Feststellung
eines einfachen Fehlers und einige Einheiten 241 ... 24k zur Feststellung mehrfacher
Fehler eine Dualzahl X mit xi 6 O (i = 1, 2, ..., n) speichern, wovon die Eins-Signale,
die den Eingängen der Analyseeinheit 28 zugeführt werden, zeugen, wird vom ersten
Ausgang der Analyseeinheit 28 aus ein Signal erzeugt, das der Eins entspricht, die
Arbeit der Einrichtung wird mit einem neuen zu kontrollierenden Operanden wiederholt.
-
Wenn in dieser Etappe des Betriebs weder in der Einheit 23 noch in
einer der Einheiten 241 ..., 24k eine Dualzahl X mit xi # O Ci = 1,2,...
-
...,n) gespeichert ist, so besagt dies, daß im zu kontrollierenden
Operanden
A kein Fehler mehr vorliegt0 In diesemFalle wird am ersten Ausgang der Analyseeinheit
2d ein Signal erzeugt, das der Null entspricht. Unter der Wirkung dieses Signals
kommt der zu kontrollierende uperand A vom Register 1 über den Logikteil 40 und
den Addierer 46 zur Ausgangsschiene 50 der Einrichtung.
-
Auf die beschriebene Weise funktioniert die erEindungsgemäße Einrichtung
während der Arbeit eines zu kontrollierenden Prozessors, der der Einrichtung über
die Eingangsschiene 3 einen nächstfolgenden Wert des zu kontrollierenden Operanden
A und ein Steuersignal ausgiDt, das über die Eingangsschiene 39 am Eingang 38 des
Steuertriggers 37 eintrifft und diesen in den Eins-Zustand einstellt.
-
Es ist ein Situation möglich9 wo der Rechenvorgang im zu kontrollierenden
Prozessor abgeschlossen und ein Fehler im zu kontrollierenden Operanden geblieben
ist. Dieser Zustand entspricht dem Eins-Signal an der Ausgangsschiene (51) und dem
O-Zustand des Steuertrigger 37. (Sein der Eingang schiene entnommenes Eingangssignal
ist gleich Null). Dabei wird der zu kontrollierenden Operand A aus dem Register
1 über den Logikteil 40 in den Addierer 46 ungeschrieben, wo er so lange gespeichert
wird , bis der vorhandene Fehler erkennt und korrigiert wird, worüber das Signal
an der Eingangsschiene 51 signalisieren wird.
-
Betrachten wir die Betriebsweise der Einheit 24i
(Fig.1)
zur Feststellung eines mehrfachen Fehlers.Es ist zu bemerken, daß hier i = 1, 2,
... , k, aber k = n-1 ist.
-
Vor Anfang der arbeit der Einheit 24i werden sämtliche Trigger 541,
542, ..., 54m (Fig.1) in den Eins-Zustand (die Einstellschiene ist in Fig. 2 nicht
gezeigt) eingestellt.
-
bs sei erwähnt, daß
An den Eingang 22i der Einheit 24i gelangt eine Dualzahl X=x1, x2, ..., xm, wobei
xj=1 oder xj=0 (j=1, 2, ... m) ist.
-
Ist xj = 1, so tritt ein aer ins entsprechendes Sigj nal von direkten
Ausgang des UND-Gliedes 52j am Einseinstellungseingang des Triggers 54j ein, wenn
sich der Trigger 54j im Eins-Zustand befand,und gelangt nicht an den Einseinstellungseingang
des Triggers 54j, wenn sich dieser im O-Zustand berand.
-
Ist xj=0, dann gelangt ein der Eins entsprechendes Signal vom inversen
Ausgang des UND-Gliedes 52j an den Nulleinstellungseingang des Triggers 54j unabhängig
von dessen ursprünglichem Zustand.
-
Die Signale von den Ausgängen der Trigger 511, 542, ..., 54 werden
der Eingängen des Addierers 56 zugeführt wobei 54m werden den Eingängen des Addierers
56 zugeführt, wobei der Wert der Summe, der der Null gleich ist, durch die erste
Vergleichsschaltung
57 und der Wert der Summe, 58 der der Eins gleich ist, durch die zweite Vergleichsschaltung
festgestellt wird.
-
Die tatsache, daß die Summe mit der Null verglichen wird, meldet,
daß kein fehler vom gegebenen Typ im Operanden A vorliegt.
-
Die Tatsache, daß die Summe mit der Eins verglichen wird, bedeutet,
daß tehlerhafte Reste des zu kontrollierenden Operanden A gefunden sind, die durch
Eins-Signale gekennzeichnet werden, die den Ausgängen der Trigger 541, ..., 54m
entnommen und vom dritten Ausgang der Einheit 24 zur ieststellung mehrfacher Fehler
abgegeben werden.
-
Betrachten wir die Arbeitsweise der Analyseeinheit (Fig. 1).
-
Die von den ersten Ausgängen der Einheit 23 und der einheiten 241
..., 24k zur Feststellung eines einfachen bzw.
-
mehrfacher Fehler eintreffenden Signale kommen zum Eingang des UND-Gliedes
61 (Fig. 3) durch, das O-Signal vom inversen Ausgang meldet, daß kein Fehler mehr
im zu kontrollierenden Operanden A vorhanden ist.
-
Die von den zweiten Ausgängen 23 (Fig. 1) und der Einheiten 241,
..., 24k zur Feststellung eines einfachen bzw.
-
mehrfacher Fehler eintreffenden Signale werden jeweils den Addierern
59, 601, ..., 60k (Fig.3) zugeführt, von denen jeder ierer einen für zwei Binärstellen
ausgelegten Add vom Speichertyp darstellt und über Ausgänge von Jeder Binärstelle
verfügt,
Die am Eingang jedes der Addierer 59, 601,..., 60k eintreffenden
Signale werden darin addiert. Dabei wird die Tatsache, daß das Resultat den einer
Drei gleichen Wert erreicht hat, mittels der entsprechenden UND-Glieder 62, 631,
..., 63k festgestellt, und ein der Eins gleiches Signal wird über das ODER-Glied
64 am zweiten Ausgang der Analyseeinheit 28 (Fig.1) erzeugt.
-
Der Logikteil 40 arbeitet wie folgt.
-
Vom Ausgang der Gruppe der ODER-Glieder 68 (Fig. 4) wird der Wert
des zu kontrollierenden Operanden A in folgenden Fällen ausgegeben: - ein Fehler
ist im zu kontrollierenden Operanden A aufgefunden, wobei das dem Eingang 70 der
Gruppe der UND-Glieder 67 zugeführte Signal den Durchgang des zu kontrollierenden
Operanden A von den Ausgängen des Registers 1 (Fig. 1) zum Ausgang des Logikteils
40 (Fig. 4) erlaubt; - kein Fehler liegt im zu kontrollierenden Operanden A vor,
in diesem Falle läßt das dem inversen Eingang der Gruppe der UND-Glieder 66 zugeführte
Signal den Durchgang des zu kontrollierenden Operanden A von den Ausgängen des Registers
1 (Fig. 1) zum Ausgang des Logikteils 40 zu; - ein Fehler im zu kontrollierenden
Operanden A liegt vor, aber der Rechenvorgang im zu kontrollierenden Prozessor ist
beendet; in diesem Falle erlaubt das an den inversen
Eingang der
Gruppe der UND-Glieder 65 (Fig. 4) vom Ausgang des Steuertriggers 37 (Fig. 1) angelegte
Signal den Durch gang des zu kontrollierenden Operanden A von den Ausgängen des
Registers 1 zum Ausgang des Logikteils 40.
-
Die Funktion der Modulfaltungseinheit 4 verläuft folgendermassen.
-
Der Wert des zu kontrollierenden Operanden A wird vom ersten Ausgang
des Registers 1 dem Eingang 5 der Einheit 4 zugeführt. Hierbei werden die Werte
der Reste α1, α2, ..., αi, αn des zu kontrollierenden Operanden
A nach den Betriebsbasen jeweils auf die Dechiffratoren 771 Rest ... 77n (Fig. 5)
gegeben, wobei an den Ausgängen der Dechiffratoren Großen qi=#i αi mod pn+1
(7) erzeugt werden, worin i = 1, 2, ..., n und #1, #2, ..., 7n vorher berechnete
Konstanten bedeuten.
-
Die den Ausgängen der Dechiffratoren 771, ... 77n entnommenen Größen
qi werden den Eingängen des Modulo-Addierers 78 zugeführt. Vom Ausgang des letzteren
wird der Wert der errechneten Restes des zu kontrollierenden Operanden nach der
Kontrollbasis abgegeben, Die Regel für die Erzeugung des rechnerischen Restes des
zu kontrollierenden Operanden h nach der Kontrollbasis kann man schreiben in Form
einer Formel
Die Erfindung gestattet es, Fehler sowohl bei Ubertragung als auch bei Verarbeitung
von Informationen zu erkennen und zu korrigieren, ohne eine vorläufige Annahme über
die Fehlerart anzustellen.
-
Die Anwendung der Erfindung für Systeme zur Informationsverarbeitung
und -übertragung ermöglicht eine Verminderung der Anforderungen hinsichtlich der
Betriebszuverlässigkeit und der Bestandteile der Apparatur selbst, weil die Aussagesicherheit
der Ergebnisse vollständig und im höchsten Masse durch die vorliegende Erfindung
gewährleistet werden kann.