DE1449555C - Einrichtung zur Korrektur von Datenubertragungsfehlern mit zwei dimensionaler Paritätsprüfung - Google Patents

Description

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Daten- und Paritätsübertragungskanäle (1 bis 9) parallel zueinander arbeiten.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mehrere Querparitätsübertragungskanäle (9) vorgesehen sind, wodurch Fehler in mehr als einem Datenkanal (1 bis 8) berichtigt werden können.

4. Einrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die wiederholte Übertragung der Daten mit Hilfe eines nochmaligen Abtastens eines Aufzeichnungsträgers geschieht, dem die als fehlerhaft erkannten digitalen Daten entnommen wurden.

Die Erfindung betrifft eine Einrichtung zum Erkennen und Korrigieren von Fehlern, die bei der übertragung von digitalen Daten über mehrere Ubertragungskanäle auftreten, mit einem zusätzlichen Kanal zur Speicherung der Querparität, einem einen Querparitätsgenerator aufweisenden Querparitätsprüfkreis und einen Längsparitätsprüfkreis, wobei bei einem Paritätsfehler eine wiederholte Übertragung der Daten über die Datenübertragungskanäle bewirkt wird.

Aus der USA.-Patentschrift 2951229 ist eine Einrichtung zur Kennzeichnung eines fehlerhaften Bits in einem aus zeitlich hintereinanderliegenden Bitzeilen gebildeten Datenwort beschrieben. Dabei ist jedem einzelnen Bit eines Datenwortes ein Speicher zugeordnet, der zur Speicherung des Zustandes des zugeordneten Bits dient. Wird nun durch einen Querparitätsvergleich ein Fehler in einer vielfach als Rahmen bezeichneten Bitzeile von gleichzeitig übertragenen Bits festgestellt, so werden die der Bitzeile entsprechenden Speicher vorbereitet. Nach einer Längsparitätsprüfung wird von der vorbereiteten Speicherzeile schließlich der Speicher markiert, der dem fehlerhaft übertragenen Bit entspricht. Das USA.-Patent 2 951229 hat den Nachteil, daß nur bei der Abtastung des Aufzeichnungsträgers entstandene Fehler, nicht aber Fehlinformationen auf dem Aufzeichnungsträger selbst korrigierbar sind. Hinzu kommt, daß jedem einzelnen Bit eines Datenworts zur koordinatenmäßigen Darstellung des fehlerhaften Bits eine Markierungsschaltung zugeordnet ist, was einen nicht unbeachtlichen Aufwand bedeutet.

Die USA.-Patentschrift 2977047 beschreibt eine Korrektureinrichtung mit Quer- und Längsparitätsprüfung, bei der sämtliche in zeitlicher Reihenfolge auf einem Kanal übertragenen Bits eines Datenwortes in den einzelnen parallel zueinander liegenden Kanälen zugeordneten Speichern gespeichert werden. Den zu den einzelnen Bitspalten eines Datenwortes gehörenden Speichern ist jeweils eine Fehlerprüfeinrichtung zugeordnet, die die Längsparitätsfehler feststellt.

Die in den einzelnen. Speichern befindlichen Bitspalten eines Datenwortes werden bei einem festgestellten Ubertragungsfehler in' einer Spalte sämtlich aus den ihnen zugeordneten Speichern entnommen, gegebenenfalls durch Querparitätsvergleich korrigiert und wieder in den zugehörigen Speichern gespeichert, so daß anschließend in den Speichern nur noch inhaltsrichtige Bitspalten zur Verfügung stehen. Nachteilig bei der Einrichtung gemäß der USA.-Patentschrift 2 977 047 ist es, daß sie für jede Bitspalte eines Datenwortes eine besondere Korrekturvorrichtung benötigt. Aufgabe der Erfindung ist es, eine Einrichtung zu schaffen, die die genannten Nachteile der oben beschriebenen bekannten Einrichtungen vermeidet.

Die Aufgabe wird dadurch gelöst, daß der Längsparitätsprüfkreis einen Kanalfehlerdetektor enthält, der beim Feststellen eines Paritätsfehlers den fehlerhaften Datenkanal identifiziert, daß Torschaltungen vorgesehen sind, die von dem Längsparitätsprüfkreis gesteuert werden und die Weitergabe der Daten des gestörten Kanals an den Querparitätsgenerator während der wiederholten übertragung sperren, daß eine Torschaltung vorgesehen ist, die die Informationen des Querparitätsübertragungskanals in Verbindung mit denjenigen der fehlerfreien Übertragungskanäle an den Querparitätsgenerator übertragen wird und daß weitere Torschaltungen vorgesehen sind, die die Ausgangssignale des Querparitätsgenerators als Ersatz für die Information des gestörten gesperrten Kanals ; abgeben.

Der Vorteil der erfindungsgemäßen Einrichtung liegt insbesondere darin, daß sie mit einer einzigen Korrektur vorrichtung für sämtliche Kanäle auskommt, die jeweils den gestörten Kanal korrigiert. Ein weiterer Vorteil der erfindungsgemäßen Einrichtung ist dadurch gegeben, daß die Korrekturvorrichtung darüber

hinaus noch zur Feststellung des fehlerhaften Kanals verwendet wird. Hierdurch ergibt sich eine starke Verminderung des Schaltungsaufwandes der vorliegenden Erfindung.

Weiterbildungen der -Erfindung sind in den Unteransprüchen gekennzeichnet.

Nachfolgend wird unter Bezugnahme auf die Zeichnung ein Ausführungsbeispiel der Erfindung näher erläutert.

In der Zeichnung zeigt

F i g. 1 ein Blockschaltbild eines Teiles einer beispielsweisen Datenverarbeitungsanlage,

F i g. 2 ein Schaltbild der logischen Schaltung, die die Prüfung und Korrektur auszuführen vermag,

F i g. 3 eine logische Schaltung des Ausgangs der Ubertragerschaltung nach F i g. 2, '

Fig. 4 eine logische Schaltung für die Identifizierung der Fehlerorte und

F i g. 5 ein Schaltbild der Grundsteuerlogik.

Fig. 1 zeigt in Form eines Blockschaltbildes die Anordnung der wesentlichen Teile eines Datenverarbeitungssystems. Das Gerät nach F i g. 1 hat einen Speicherbandmechanismus 10, der ein magnetisches Band, auf das Daten aufgezeichnet worden sind, aufzunehmen oder zu speichern vermag. Die Steuerung der Leseoperation zum Lesen von Daten aus dem Speicherband 10 wird mittels einer Steuerlogik 12 eingeleitet. Die Steuerlögik liefert die Mittel für das Einleiten der Bewegung des Speicherbandes 10 und für das Aktivieren oder Ingangsetzen der Lesekreise, die die auf dem Band aufgezeichneten Datensignale in elektrische Signale umwandeln.

Die die Daten repräsentierenden Signale, die aus den Lesekreisen hervorkommen, lassen sich in eine Prüf- und Korrekturschaltung 16 und von dort an eine Ubertragungssammeleinrichtung 18 leiten. Letztere vermag mit einem Speicher 20 über ein lokales Speicherregister 22 in Verbindung zu treten. Die Stelle oder der Ort des Datums, das mittels der Einrichtung 18 in den Speicher 20 übertragen wird, wird durch entsprechende Adressenauswählsignale bestimmt, die von der Steuerlogik abgeleitet werden, die ihrerseits auf einen Adressenselektor 24 einwirkt.

An die Ubertragungssammeleinrichtung 18 ist ferner ein Akkumulator 26 angeschlossen, der in seinem Ausgang mittels eines Kanalfehlerdetektors 27 geprüft werden kann.

Die dargestellte Einrichtung ist ein Teil eines vollständigen speicherprogrammierten Datenverarbeitungssystems. In dieser Sicht ist die Gesamtoperation oder -arbeitsweise der Schaltung nach F i g. 1 zu verstehen. Bei der Betrachtung dieser Arbeitsweise sei zunächst angenommen, daß sich in der Steuerlogikschaltung 12 ein Lesebefehl befindet, der angibt, daß der Bandmechanismus 10 tätig wird und daß die Lesekreise 14 so aktiviert werden, daß auf dem Band gespeicherte Daten daraus mit dem Ziel abgelesen werden können, daß sie letztlich in vorgewählte Speicherstellen im Speicher 20 übertragen werden können. Wenn das Datum oder die Information von den Lesekreisen 14 gelesen wird, läuft sie durch die Prüf- und Korrekturschaltung 16 zur übertragungseinrichtung 18 und dann in das lokale Speicherregister 22. Das Datum wird dann in den Speicher 20 in sequentielle Speicherstellen übergeführt; dabei stehen die Speicherstellen-in bezug zu den Adressen, die in dem Speicher 20 entsprechend dem Lesebefehl, der die Operation einleitet, ausgewählt sind.

Während das Datum gerade aus den Lesekreisen in die übertragungseinrichtung 18 durch die Prüfschaltung 16 hindurch übertragen wird, wird eine Prüfung vorgenommen, um festzustellen, ob die Übertragungen fehlerlos gemacht werden oder nicht. Falls ein Fehlerzustand festgestellt wird, wird dieser Zustand so lange gespeichert, bis die Leseoperation abgeschlossen ist. In diesem Zeitpunkt geht die Schaltung in ein Unterprogramm über, das dann eine

ίο Korrekturoperation hinsichtlich des gelesenen Datums einleitet. Das Unterprogramm umfaßt, wie weiter unten ausführlich erläutert wird, die übertragung aller während der ersten Leseoperation in den Speicher hineingelesenen Daten auf den Akkumulator 26, in dem ein Summierprozeß stattfindet. Diese Operation wird dazu benutzt, diejenigen Kanäle klar zu bestimmen, in denen ein Fehler aufgetreten ist.

Das Ausgangssignal des Akkumulators 26 läuft dann in den Kanalfehlerdetektor 27, und ein Signal wird an die Korrekturschaltung gegeben, um diese Schaltung in einen Zustand zu versetzen, in dem sie eine Korrigieroperation ausführen kann. Obgleich die Akkumulation in dem Akkumulator 26 weitergeht, stellt die Steuerlogik den Bandmechanismus zurück, so daß die Aufzeichnung, die gerade gelesen und in der ein Fehler festgestellt worden ist, in eine Stelle gelangt, in der sie wieder gelesen werden kann. Sobald der Bandmechanismus wieder zurückgestellt worden ist, läuft die Leseoperation noch einmal ab und schickt die Signale durch die Schaltung 14 und den Korrekturkreis 16. Die Schaltverbindungen sind jetzt so wieder hergestellt, daß der . Kanal, der bei der ersten Lesung fehlerhaft war, wirksam aus der Ubertragungsoperation ausgesperrt und eine Ersatzinformation gebildet ist. Die so erzeugten Ersatzdaten werden dann zusammen mit den anderen Daten aus den guten Kanälen für die Speicherung in den Speicher für eine nachfolgende Datenverarbeitungsoperation übertragen.

Bei der Betrachtung der Einzelheiten der Operation der Einrichtung sei zunächst die Art und Weise ins Auge gefaßt, in der das Datum oder die Information in dem Bandmechanismus und innerhalb der Datenverarbeitungsschaltung organisiert ist. Das gerade behandelte Datum sei in Ausdrücken oder Termen eines Datenverarbeitungswortes (oder Maschinenwortes) mit einer feststehenden Bitlänge betrachtet. Für das hier beschriebene Wort sei eine Länge von 48 .Bits angenommen, die in einem vorgegebenen Schlüssel angeordnet sind, der aus binären Einsen und Nullen besteht. Da in jedem Wort 48 Informationsbits enthalten sind, hat es sich als günstig erwiesen, diese Bits für die Aufzeichnung auf einem magnetischen Band in einer Serie von Rahmen anzuordnen, deren jeder aus 8 Datenbits und einem dazu in Beziehung stehenden Paritätsbit besteht. Das Paritätsbit repräsentiert eine Aufsummierung aller den betrachteten Datenrahmen aufbauenden Bits auf einen Modul 2 (ohne übertrag). Bei 8 Datenbits in jedem Rahmen sind insgesamt 6 Rahmen nötig, um alle die für ein volles Wort erforderlichen Bits zu speichern.

Die nachstehende Tabelle 1 erläutert die Anordnung der Bits in einem Datenblock zusammen mit den Paritätsbits. Somit hat ein magnetisches Band, auf dem Daten aufgezeichnet sind, insgesamt 8 Datenkanäle und einen diese begleitenden Paritätskanal zum Speichern der Informationsdaten und zugeordneten Prüfdaten.

	1	449 555	6
5			Fortsetzung
Tabelle 1

	2	8 Datenkanäle	6	9	10	13	14	1 Paritätskanal	1
1	4	5	8	11	12	15	16	49	2
3	18	7	22	25	26	29	30	50	1 3
17		21						51	Rah
									men
	20		24	27	28	31	32		4
19	34	23	38	41	42	45	46	52	5
33	36	37	40	43	44	47	48	53	6
35	39				54

	41	42	43	44	45	46	47	48
5 Wort 1	0 1	0 0	1 1	0 0	1 0	1 1	0 0	1 1
Wort 2	1	0	0	0	1	0	0	0
Prüfwort

Aufzeichnungen, die auf einem magnetischen Band gespeichert sind, bestehen allgemein aus einer Anzahl von Wörtern. Für den gegenwärtigen Zweck wird davon ausgegangen, daß die Aufzeichnung aus zwei Wörtern besteht, von denen jedes eine Länge von 48 Bits hat. Die nachfolgende Tabelle 2 zeigt zwei solcher Wörter zusammen mit den zugehörigen Bitpositionen und ferner ein Prüfwort. Dieses ist ein Wort, das durch die Modul-2-Aufsummierung (ohne übertrag) entsprechender Bits, die eine Aufzeichnung aufbauen, erzeugt worden ist. Die Bitposition 1 des Prüfwortes repräsentiert demnach die Modul-2-Aufsummierung der Bitpositionen 1 in jedem Wort 1 und 2.

Tabelle 2

Die Anordnung der in Tabelle 2 erscheinenden Daten auf dem magnetischen Band hat die in Tabelle 3 angegebene Form. Danach besteht jedes Wort aus 6 Datenrahmen, die sich über 8 Datenkanäle erstrecken. Jedem der Rahmen ist ferner ein Paritätskanal zugeordnet und dieser besteht, wie oben ausgeführt, aus der Modul-2-Aufsummierung (ohne übertrag) aller das Datum in jedem Rahmen repräsentierenden Bit.

	1	2	B 3	tposil 4	ionen 5	6	7	S
Wort 1	0 1	1 η	1 0	0 1	0 0	1 1	0 1	1 1
Wort 2	1	1	1	1	0	0	1	0
Prüfwort	9	10	11	12	13	14	15	16
	0	0	0	1	0	1	0	0
Wort 1	0	0	η	1	1	1	η	0
Wort 2	0	0	0	0	1	0	0	0
Prüfwort	17	18	19	20	21	22	23	24
	0	η	ι	0	1	1	0	0
	0 0	0 0	0 1	1 1	0 1	1 0	1 1	0 0
Wort 1	25	26	27	28	29	30	31	32
Wort 2	0 0 0	1 1 0	0 0 0	1 0 1	1 1 0	0 0 0	0 1 1	1 1 0
Prüfwort	33	34	35	36 -	37	38	39	40
	0	1	0	1	1	0	1 0 1	I
Wort 1	0 0	1 0	1 1	0 1	0 1	1 1	0 1
Wort 2.. ....
Prüfwort
Wort 1
Wort 2
Prüfwort

ίθ	Wort 1	35	Wort 2	4°	1	2	Tabelle	3	4	5	6	.	1	7	8	1 Paritätskanal	1
					0	1	8 Datenkanäle	1	0	0		0	0	1		2
				1	0		1	0	1	0	0	0	1	3
		0	0	3	1	0	1	0	• 1	0	1	Rah
25	45 Prüfwort			0			1			0	men
				0			1				4
		. 1	0	1	0	0	0	0	1		5
		0	1		0	0	0	1	1	1	6
30		0	1		1	1	0	0	1	0
	1	0	0	1	0	0	1	1	1
0	1	1	1	0	0	0	0	0
0	0	1	1	0	0	1	0	0
0	1	0	0	0	1	1	1	1
0	1	1	1	1	0	0	1	0
1	0	0	0	1	0	0	1	0
1	1	1	0	0		1	0	1
1	1	0	0	0		0	0	1
0	0	0	0	0		0	0	1
1	1	0	0	0	1	.0	1
0	0		1	1	1	0	1
1	1		1	0	0	0	0
							0

Als Beispiel sei angenommen, daß die in Tabelle 3 erscheinende Information vom Band zum Speicher übertragen wird. Ferner sei angenommen, daß im Ablauf dieser übertragung eine Serie von Bits der gerade übertragenen Information aus einem bestimmten Kanal, nämlich dem Kanal 4, verlorengeht. Weiter sei für den Kanal 4 angenommen, daß die 3 Bits, die verlorengehen oder nicht wiedererkennbar sind, diejenigen sind, die in den Rahmen 1, 2 und 3 erscheinen. An Hand der Tabelle 1 ist zu sehen, daß diese 3 Bits in dem Wort als die Bits 6, 8 und 22 identifiziert werden.

Während der übertragung vom Bandmechanismus zum Speicher wird eine Prüfung durchgeführt, um die Paritätsgenauigkeit oder -richtigkeit der übertragenen Information bzw. des übertragenen Datums festzustellen. Demnach wird jeder Rahmen geprüft, und eine Modul-2-Summe der Daten in jedem Rahmen wird mit dem Paritätsbit aus dem Paritäts-

kanal verglichen, um festzustellen, ob dort eine Übereinstimmung besteht. Im vorliegenden Beispiel wird ein Paritätsfehler hinsichtlich der Rahmen. 1, 2 und 3 des Wortes 2 angenommen. Soweit es die Nutzschaltung betrifft, reicht die Entdeckung eines Paritätsfehlers in einem Rahmen für sich nicht aus, um den betroffenen Kanal, in dem der Fehler aufgetreten ist, zu identifizieren. Demnach müssen weitere Schritte zur Feststellung des Ortes oder der Stelle irgendeines derartigen Fehlers unternommen werden.

Die Halbaddition der Bits in jedem Wort oder der Bits im Prüfwort oder die Addition dieser Bits auf Modul 2 ohne übertrag führt dazu, daß eine »Eins« in jeder Bitposition erscheint, in der keine Parität festgestellt wird. .

Nach unserem Beispiel sei angenommen, daß Bit 6 im Wort 2 von einer »Eins« in eine »Null« überführt worden ist. Demnach führt das Addieren der »Eins« in Bitposition 6 des Wortes 1 zu der »Null« aus Wort 2 und der »Null« aus dem Prüfwort dazu, daß in der Summe eine »Eins« erscheint. Ein ähnliches Ergebnis ergibt sich für Bit 8 und für Bit 22. Insoweit, wie jeder dieser 3 Bits in denselben Kanal fällt, nämlich in den Kanal 4, können Schritte für die Einführung einer Korrekturoperation unternommen werden. Die Korrekturoperation schließt eine weitere übertragung des Datums von dem Band zum Speicher ein. Im Ablauf dieser übertragung wird die Tatsache, daß Kanal 4 in sich Fehler enthält, gespeichert und die Operation der Schaltung wird dementsprechend modifiziert.

Mit der Speicherung der Tatsache, daß Kanal 4 einen Fehler enthält, ist es möglich, Kanal 4 in einer weiteren Ubertragungsoperation vom Bandmechanismus zurück in den Speicher zu unterdrücken. Durch Halbaddition der Daten in jedem der einwandfreien Kanäle zusammen mit dem Paritätskanal ergibt die resultierende Summe das Datum, das in dem Kanal 4 erscheinen sollte. Demnach ergibt die Modul-2-Summierung der Daten in den Kanälen 1 bis 3 und 5 bis 8 mit dem Bit im Paritätskanal (Tabelle 3) für den 1. Rahmen des Wortes 2 eine »Eins«. Ebenso ergibt die Modul-2-Summierung der Bits in den Kanälen 1 bis 3 und 5 bis 8 im Rahmen 2 zusammen mit dem Paritätskanalbit für den Rahmen 2 wiederum eine »Eins«, die im Kanal 4 erzeugt wird. Im Rahmen 3, Wort 2, ergibt die Modul-2-Summierung der Bits in den Kanälen 1 bis 3 und 5 bis 8 und der Paritätsbits eine weitere »Eins«, die dann in die richtige Position in Kanal 4 eingesetzt werden kann.

Zur Betrachtung der nächsten Operation der Schaltung wird auf F i g. 2 Bezug genommen. Hier sind die Lesekreise 14 an die Prüf- und Korrekturschaltung 16 angeschlossen, deren letztere einen Ausgang hat, der an die übertragungsschaltung 18 gemäß F i g. 1 zu liefern ist. Die Ausgänge aus den Lesekreisen 14 werden zwei getrennten Vorschaltkreisen zugeführt. Der erste Torschaltkreis wird für die Steuerung des Informationsflusses von den Lesekreisen zur übertragungsschaltung 18 benutzt, und der andere Kreis wird für die Steuerung der Zufuhr der Datensignale und der Paritätssignale zu einem Paritätsgenerator 30 benutzt. Dieser Generator kann einen bekannten Aufbau haben. Er ist in der Lage, die Modul-2-Summe (ohne übertrag) mehrerer Eingangsoperandenbits zu erzeugen.

Die Torschaltkreise, die jeden der Kanäle der Lesekreise mit der übertragungsschaltung 18 koppeln, sind bei 32, 34, 36, 40, 42, 44 und 46 angegeben. Das Steuern der Eingabe zum Paritätsgenerator geschieht mittels eines weiteren Satzes von Torschaltkreisen 50, 52,54,56,58,60,62,64 und 66. Ein weiterer Torschaltkreis 68 steuert den Fluß der Paritätsbits vom Paritätseingangskreiskanal zu einem Prüfkreisglied 70, das außerdem ein Eingangssignal vom Paritätsgenerator 30 und eines von einer Paritäts-Prüfkippschaltung (Flip-Flop) PC empfängt, wie weiter unten in Verbindung mit F i g. 4 erläutert werden wird.

Jeder der Torschaltkreise, der die den einzelnen Kanälen zugeordneten Lesekreise mit der übertragungsschaltung 18 verbindet, kann den in F i g. 3 näher dargestellten Aufbau haben. Danach besteht der Torschaltkreisabschnitt 32 aus 2 getrennten »UND«- Gliedern 72 und 74. Der Eingang des »UND«- Gliedes 72 ist der Ausgang des Lesekreises für Kanal 1 und der Ausgang aus der Paritätsprüfkippschaltung (Flip-Flop) PCI; letzterer kann vor der normalen Leseoperation in den Rückstellzustand oder »AUS«- Zustand geschaltet werden. Das »UND«-Glied 74 hat einen Eingang PG, der ein Ausgangssignal aus dem Paritätsgenerator 30 wiedergibt oder darbietet. Der andere Eingang zum »UND«-Glied 74 ist der Negationseingang der Paritätsprüfkippschaltung PCI; dieser Ausgang ist aktiviert, wenn ein Kanalfehler gemäß der Anzeige durch die Anwesenheit eines Signals CEl auftritt.

Eine Betrachtung der F i g. 3 ergibt, daß das »UND«-Glied 72 durch das Signal PCI geöffnet wird und die Signale aus der Kanal-1-Leseschaltung zur übertragungsschaltung 18 gehen, wenn.eine normale Paritätsprüfung der Operation abläuft.

In der normalen Leseoperation, in der eine Informationsaufzeichnung mittels der Leseschaltung 14 gelesen wird, kommen die Daten aus der Leseschaltung und laufen unmittelbar zur übertragungsschaltung 18 hinaus. Zur gleichen Zeit wird die Information mittels des Paritätsgenerators 30 geprüft, der für jeden übertragenen Rahmen ein Paritätsbit in Übereinstimmung mit den Eingangsdatenbits aus den Kanälen 1 bis 8 erzeugt. Das sich ergebende Ausgangssignal des Paritätsgenerators 30 wird dann mit dem Paritätsprüfbit verglichen, das aus Kanal 9 über den Torschaltkreis 68 kommt. Beim Auftreten eines richtigen Ausgangssignals aus dem Generator 30 und einem entsprechenden Paritätsprüfbit wird ein Prüfsignal erzeugt, um anzuzeigen, daß eine übertragung des betrachteten Rahmens ohne Fehler ausgeführt worden ist.

Da jeder Rahmen jedes Wortes in den Speicher 20 der F i g. 1 übertragen wird, wird das Wort hier angesammelt, so daß alle 48 Datenbits, die das Wort ausmachen, an einem einzigen Adressenplatz gespeichert werden. Der Prozeß des Wortansammeins kann unter Programmsteuerung durch eine Serie von Übertragungen und Verschiebungen ausgeführt werden, wie es bekannt ist.

Nachdem alle Wörter der Aufzeichnung einschließlich des Prüfwortes in den Speicher übertragen worden sind, ist es wünschenswert, ein Korrektionsprogramm zu durchlaufen, wenn ein Fehlerzustand beim Prüfen der Parität der einzelnen Rahmen jedes Ubertragungswortes festgestellt worden ist. Diese Prüfoperation kann mittels der in F i g. 4 gezeigten Schaltung ausgeführt werden. Jedes der in den Speicher hineingelesenen Wörter wird in einem Akkumulator ohne übertrag verarbeitet. Die Halbaddieroperation liefert »Nullen«, die in allen Bitpositionen auftreten, in

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denen keine der Übertragung zugeordnete Fehler vorhanden sind. Wo ein Fehlerzustand besteht, wird in der Bitposition im Akkumulator eine »Eins« erscheinen und so den jeweils als fehlerhaft gefundenen Bit identifizieren.

F i g. 4 zeigt eine an den Ausgang des Akkumulators angeschlossene Einrichtung. Es sind insgesamt acht getrennte »ODER«-Glieder- oder -pufferkreise vorgesehen. Gemäß Tabelle 1 sind die dem Kanal 1 zugeordneten Bits die Bits 1, 3, 17, 19, 33 und 35. Wie F i g. 4 zeigt, sind alle Bitpositionen in dem dem Kanal 1 entsprechenden Akkumulator gemeinsam an das »ODER«-Glied 80 angeschlossen. Die Anwesenheit eines Ausgangssignals des »ODER«-Gliedes 80 zeigt die Anwesenheit eines Kanalfehlers im Kanal 1 an. Der Kanalfehler wird durch das Kanalfehlersignal CE1 angezeigt. Gleiche Eingänge sind für die weiteren »ODER«-Glieder für die Erzeugung von Fehlersignalen vorgesehen, die zu den Kanälen 2 bis 8 gehören.

Die Kanalfehlersignale CEl bis CES werden an die Stufen eines Schieberegisters 82 gegeben, das ein angezeigtes Fehlersignal in irgendeinem der Kanäle zu speichern vermag. Das Schieberegister 82 hat einen Ausgang SRO, der an eine Paritätsprüfkippschaltung (Flip-Flop) PC angeschlossen ist. Diese Kippschaltung PC ist normalerweise in den »Ein«-Zustand geschaltet und so angeordnet, daß sie in den Zustand »AUS« (reset) geschaltet wird, wenn ihr ein Signal aus dem Schieberegister 82 zugeführt wird. Wenn die Kippschaltung PC in den »AUS«-Zustand durch ein Ausgangssignal aus dem Schieberegister 82 geschaltet wird, wird der Negationsausgang PC an einem »UND«-Glied 84 aktiv, so daß beim Auftreten eines weiteren Signals aus dem Schieberegister 82 ein Signal zum »UND«-Glied 84 gelangt und von dort an einen weiteren Indikatorkreis 86 weitergegeben, der einen unkorrigierbaren Kanalfehler anzeigt und ebenfalls die Form einer Kippschaltung oder einer anderen ähnlichen Signalspeichervorrichtung hat.

Solange nur in einem Kanal Fehler auftreten, und mögen dies auch viele Fehler in diesem Kanal sein, erscheint nur ein Ausgangssignal am Ausgang des Schieberegisters 82. Wenn aber zwei oder mehr Kanäle fehlerhaft sind, kann die vorstehend beschriebene Korrigiertechnik nicht angewendet werden, und es müssen daher andere Korrekturmittel herangezogen werden, mit denen wir uns hier nicht befassen.

Am Ausgang des Schieberegisters 82 tritt ein Signal SRC auf, das zuerst in das Register eingeführt und nach dem Einsetzen und Verschieben aller Kanalfehlersignale CE hinausgeschoben wird. Wenn das Schieberegister 82 seinen Arbeitsgang abgeschlossen hat, erscheint demnach das Si?C-Signal und bereitet ein Verknüpfungsglied 102 (F i g. 5) so vor, daß eine weitere Bandleseoperation eingeleitet werden kann.

In F i g. 5 ist eine repräsentative Steuerlogikschaltung gezeigt, die hier verwendet werden kann.

Ein Steuerregister 90 ist so aufgebaut, daß es einen Befehl enthalten kann, der durch das zugeordnete Datenverarbeitungssystem ausgeführt werden soll. Der Steuerbefehl wird allgemein die Form eines Systemwortes haben, in dem bestimmte Bits das Wort aufbauen, das die Art der auszuführenden Operation festlegt. Diese Bits werden manchmal als Operationsschlüssel bezeichnet, und sie werden richtig durch eine Operationsschlüsselschaltung gedeutet, wie sie allgemein bei 92 angegeben .ist. Andere Bits, die das Steuerwort bilden, das in dem Steuerregister gespeichert ist, sind solche, die einen Adressenplatz oder mehrere Adressenplätze in bezug auf eine auszuführende Operation identifizieren oder festlegen. Die Adressenbits werden richtig durch einen Gedächtnisadressenkreis 94 gedeutet, der so angeordnet ist, daß er ein Signal für den Adressenselektor oder -wähler 24 liefern kann. Dem Ausgang der Operationsschlüsselschaltung 92 ist eine Bandsteuerkippschaltung (Flip-Flop) TF zugeordnet, die die Vorwärtsbewegung des Bandes dadurch steuert, daß sie das Signal TMF erzeugt, wenn sich die Kippschaltung im Zustand »EIN« (set) befindet. Das Einstellen dieser Schaltung wird dadurch festgelegt und bestimmt, daß ein vorgegebener Operationsschlüssel am Eingangsgatter 96 festgestellt wird, das die Schlüsselsignale aus der Operationsschlüsselschaltung 92 empfängt. Das Rückstellen der Kippschaltung TF in den Zustand »AUS« kann durch ein Signal EOR geschehen, das das Ende der Aufzeichnung angibt und entsprechend an die Rückstellseite der Schaltung TF über ein Gatter 98 angeschlossen ist. Das Signal EOR kann die Form einer verschlüsselten Information auf dem der Kontrolle unterworfenen Band haben.

Zwei Schieberegister SRI und SR2 sind für das Speichern von Steuerbefehlen für auszuführende Operationen vorgesehen. Beispielsweise kann das Schieberegister SRI einen Bandlesebefehl speichern der über ein Verknüpfungsglied 100 unter normalen Operationsbedingungen oder über ein Verknüpfungsglied 102 unter besonderen Operationsbedingungen aus dem Schieberegister SR1 entnommen wird. Eines der Eingangssignale für das Verknüpfungsglied 102 ist das Signal BOR, das den Laufbeginn des Bandes 10 anzeigt, während weitere Eingangssignale die Signale PE (Paritätsfehler) und SRC (Schieberegisterabschluß) sind.

Das Schieberegister SR 2 kann einen Befehl »Halbaddieren« haben, der insbesondere für die Aktivierung des Akkumulators 26 verwendet wird, wenn die Lage der Kanalfehler zu bestimmen ist. Der im Schieberegister Si? 2 gespeicherte Befehl wird über ein weiteres Verknüpfungsglied 104 ausgelesen, wenn ein Paritätsfehlerzustand festgestellt und ein das Ende der Aufzeichnung anzeigendes Signal EOR entdeckt worden ist. Eine Bandumkehr-Kippschaltung TR wird in den Zustand »EIN« gesetzt, wenn ein Paritätsfehlersignal PE und ein das Ende der Aufzeichnung anzeigendes Signal EOR auftritt, wobei diese Signale in die Einstellseite der Kippschaltung TR über das Verknüpfungsglied 106 eingelesen werden. Das Zurückstellen der Bandumkehrkippschaltung TR kann durch die Signale BOR, die den Beginn der Aufzeichnung anzeigen, geschehen. Der Ausgang der Bandumkehr-Kippschaltung ist ein die Umkehr der Bandbewegung anzeigendes Signal 7MJ?. Die in F i g. 5 gezeigte Schaltung enthält ferner einen als Kippschaltung ausgestalteten Paritätsfehler-Speicher 108, der durch ein Ausgangssignal in den »EIN«-Zustand gestellt wird, welches von der Paritätsprüfschaltung der F i g. 2 erzeugt wird. Wenn diese Kippschaltung einmal eingestellt ist, bleibt sie so lange in diesem Zustand, bis ihr ein Rückstellsignal zugeführt wird, das anzeigt, daß die Korrekturoperation abgeschlossen ist.

Wie die das Ende des Bandes 10 anzeigenden Signale EOR können auch die dessen Laufbeginn anzeigenden Signale BOR von der Information ab-

geleitet werden, die am Anfang einer Aufzeichnung auf dem Band aufgezeichnet ist und speziell durch Verknüpfungseinrichtungen erfaßt wird, welche auf die verschlüsselte Information ansprechen und selektiv die gerade vorgesehene Funktion identifizieren.

Ferner ist hervorzuheben, daß die Steuerbefehle, die den Funktionen des Bandlesens und Halbaddierens' zugeordnet sind ebensogut in dem Systemgedächtnis oder -speicher gespeichert und durch spezielle Programmbefehle abgerufen werden können.

Es sei jetzt angenommen, daß ein Bandbefehlt in das Steuerregister 90 im Lauf einer normalen Programmoperation eingeführt worden ist. Somit kann der Bandlesebefehl aus dem Schieberegister SRI durch das Verknüpfungsglied 100 hinaus in das Steuerregister 90 geschoben werden, so daß dieser Befehl der nächste ausgeführte Befehl sein wird. Wenn der Bandleseoperationsbefehl mittels der Schaltung 92 festgestellt wird, bewirkt dies die Aktivierung des Verknüpfungsgliedes 96 und das Einstellen der der Bandvorwärtsbewegung zugeordneten Kippschaltung TF zur Erzeugung des die Bandvorwärtsbewegung· auslösenden Signals TMF, welches dann den Bandtransport und die Lesekreise 14 in F i g. 1 aktiviert, so daß die Information auf dem Band gemäß der Darstellung in F i g. 3 anfängt, durch die Lesekreise 14 in die übertragungseinrichtung 18 einzulaufen.

Die Lesekreise lassen die Signale durch die Prüfung, die die Korrekturkreise 16 in der an Hand der F i. 2 beschriebenen Weise ausführen. Diese erste übertragung hat in allen Datenkanälen das Ergebnis, daß diese Kanäle auf die übertragungsschaltung 18 übertragen werden, und die übertragung jedes Rahmens ist von einer Paritätsprüfung begleitet, die durch den Paritätsgenerator 30 und die Paritätsprüfschaltung 70 vollzogen wird. Falls bezüglich irgendeines Rahmens eines der übertragenen Wörter ein Paritätsfehler festgestellt wird, wird das sich so ergebende Paritätsprüfsignal in der Paritätsfehler-Speicherschaltung 108 der F i g. 5 gespeichert. Sobald die Schaltung 108 aktiviert worden ist und die Aufzeichnungsübertragung abgeschlossen worden ist, was durch das Auftreten eines Signals EOR (Ende der Aufzeichnung) angezeigt wird, wird das Verknüpfungsglied 108 am Eingang der Bandumkehr-Kippschaltung TR aktiviert. Dies bewirkt eine Bewegung des Bandmechanismus 10 zum Ausgangspunkt am Anfang der Aufzeichnung. Zur gleichen Zeit, in der sich das Band 10 zum Ausgangspunkt der Aufzeichnung zurückbewegt, wird der im Schieberegister SR 2 gespeicherte Halbaddierbefehl über das Verknüpfungsglied 104 herausgelesen und in das Steuerregister 90 gebracht; dieser Halbaddierbefehl wird dann in der Weise vollzogen, daß die zuvor in das Register gebrachte Information aufaddiert wird. Diese Halbaddieroperation findet in dem Akkumulator 26 an den Wörtern statt, die aus den zugeordneten Adressenplätzen gemäß der Bestimmung durch die Adressenplätze aus dem ursprünglichen Bandlesebefehl gelesen werden.

Bei Abschluß der Halbaddieroperation wird der Ausgang des Akkumulators 26 durch die Schaltung nach F i g. 4 geprüft, um festzustellen, welcher Kanal fehlerhaft ist und ob mehr als ein Kanalfehler aufgetreten ist. Es sei gemäß dem obigen Beispiel angenommen, daß im Kanal 4 Fehler aufgetreten sind; das Signal CE 4 wird in das Schieberegister 82 gegeben, und am Ende der Registerverschiebung geht das Schieberegister-Ausgangssignal SRO zur Paritätsprüfungskippschaltung PC, die nun in den Rückstellzustand schaltet. Wenn die Kippschaltung PC zurückgestellt worden ist, erscheint das Signal PC am Verknüpfungsglied 66. Das Verknüpfungsglied 63 wird nun geschlossen, und die Schaltung befindet¹ sich in einem Zustand, in dem sie eine weitere Leseoperation durchlaufen kann. Die nächste Leseoperation geschieht auf den Bandlesebefehl hin, der veranlaßt, daß die ankommende Information wiederum über die Lesekreise 14 einläuft. Die Schaltung 38 wird nun in der Weise wirksam, daß der Lesekreis für Kanal 4 sein Ausgangssignal nicht unmittelbar zur übertragungsschaltung 18 weitergibt. Ferner wird die Kippschaltung PC4 zurückgestellt worden sein, so daß kein Signal vom Kanal 4 dem Paritätsgenerator 30 zugeführt werden kann.

Sowie die zweite Leseoperation abläuft, geht sowohl die Information aus den Kanälen 1 bis 3 und 5 bis 8 als auch die Paritätskanalinformation in den Paritätsgenerator 30, wo ein Paritätsbit PG erzeugt wird. Dieser Bit am Ausgang des Generators 30 wird dann in die übertragungsschaltung 18 über die Schaltung 38 eingekoppelt. Somit wird nach Abschluß der Leseoperation der neue oder Ersatzkanal' 4 von einer aus den ungestörten Kanälen entnommenen anderen Information und der Paritätsinformation geschaffen, so daß der Fehlerzustand eliminiert wird, der als im Kanal 4 vorhanden angezeigt wurde.

Es ist klar, daß auch in irgendeinem anderen Kanal durch Verwendung der oben beschriebenen Einrichtung richtig korrigiert werden können. Ferner ist klar, daß die Logik des Systems auch in der Weise ausgedehnt werden kann, daß Paritätskanäle einzeln jedem Datenkanal zugeordnet werden können, um eine Korrektur von Fehlern in mehreren Kanälen zu ermöglichen.

Hierzu 2 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Einrichtung zum Erkennen und Korrigieren von Fehlern, die bei der Übertragung von digitalen Daten über mehrere Datenübertragungskanäle auftreten, mit einem zusätzlichen Kanal zur Speicherung der Querparität, einem einen Querparitätsgenerator aufweisenden Querparitätsprüfkreis und einem Längsparitätsprüfkreis, wobei bei einem Paritätsfehler eine wiederholte übertragung der Daten über die Datenübertragungskanäle bewirkt wird, gekennzeichnet durch folgende Merkmale:

a) der Längsparitätsprüfkreis enthält einen Kanalfehlerdetektor (27), der beim Feststellen eines Paritätsfehlers den fehlerhaften Datenkanal identifiziert,

b) es sind Torschaltungen (50 bis 64) vorgesehen, die von dem Längsparitätsprüfkreis gesteuert werden .und die Weitergabe der Daten des gestörten Kanals an den Querparitätsgenerator (30) während der wiederholten Übertragung sperren,

c) es ist eine Torschaltung (66) vorgesehen, durch die die Informationen des Querparitätsübertragungskanals in Verbindung mit denjenigen der fehlerfreien Datenübertragungskanäle an den Querparitätsgenerator übertragen wird, und

d) es sind weitere Torschaltungen (32 bis 46) vorgesehen, die die Ausgangssignale des Querparitätsgenerators als Ersatz für die Information des gestörten, gesperrten Kanals abgeben.