DE2838839C2

DE2838839C2 - Verfahren zur Umwandlung eines Digitalwertes in einen Analogwert sowie Digital-Analog-Umsetzer zur Durchführung des Verfahrens

Info

Publication number: DE2838839C2
Application number: DE2838839A
Authority: DE
Inventors: Helmut Ing.(grad.) 7500 Karlsruhe Förnsel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-09-06
Filing date: 1978-09-06
Publication date: 1983-03-03
Also published as: SE440430B; JPS5539499A; JPS6243572B2; SE7907317L; CH646823A5; DE2838839A1

Description

Die Erfindung bezieht sich auf ein Verfahren zur Umwandlung eines Digitalwertes in einen Analogwert, bei dem der in einem Zahlenspeicher enthaltene Digitalwert fortwahrend mit dem Inhalt eines von einer Zahlimpulsfolge beaufschlagten Zahlers verglichen wird und die von einem Anfangszustand des Zahlers bis zum Gleichwerden der beiden Zahlenwerte ablaufende Zeit das Tastverhältnis eines Impulssignales bestimmt und bei dem zur Erhöhung der Frequenz des Impulssignales alle Bitausgange des Zahlers gegenüber damit zu vergleichenden Bitausgangen des Speichers in Richtung speicherseitig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits verschoben sind, wobei Bitausgangen des Zahlers an dessen Ende höchsten Stellenwertes Bitausgange des Speichers an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, sowie auf einen Digital-Analog-Umsetzer zur Durchfuhrung des Verfahrens

i) Derartige Gegenstande sind der DE-OS 26 14 751 zu entnehmen

Digital-Analog-Umsetzer vergleichbarer Art sind in dem Aufsatz »MOS-integnerbare Digital-Analog Wandler« in der Zeitschrift »FUNK-TECHNIK« 30 Jahrgang, Nr 7/1975, Seiten 180 bis 184 beschrieben Eine der im Aufsatz angegebenen Pulsbreitenmodulationsschaltungen weist einen Digitalwertspeicher, einen Zahler und einen von Bitausgangen der vorgenannten Einheiten beaufschlagten Vergleicher auf Der Zahler wird von der Ausgangsimpulsfolge eines Oszillators standig durchgezahlt Sein momentaner Stand liegt an dem einen Eingang A des Vergleichen Am anderen Eingang B des Vergleichen sind die Bitausgange des Speichers angeschlossen, der den umzusetzenden

so Digitalwert enthalt Der Vergleicher ist so eingerichtet, daß er bei A < B ein Rechtecksignal liefert. Die Impulsbreite dieses Signals ist dem Digitalwert am Eingang B des Vergleichen proportional. Es kann auf eine Referenzspannung bezogen und über einen Tiefpaß gemittelt werden Die Impulsfolgefrequenz des Oszillators, geteilt durch den Zahlbereich des Zahlers, ergibt die Grundwelle, fur die der Tiefpaß ausgelegt sein muß. Eine andere im Aufsatz beschriebene Schaltung weist ebenfalls Zahler, Speicher und Vergleicher auf. Jedoch sind hierbei alle Bitausgange des Zahlers mit den entsprechenden Eingangen des Vergleichen über Kreuz verbunden, derart, daß das Bit geringster Wertigkeit des Zahlers am Bit größter Wertigkeit des Vergleichen und umgekehrt hegt. Diese Schaltung arbeitet nach dem im Aufsatz sogenannten stochastischen Verfahren. Am Ausgang des Vergleichers hegt kein Signal mit einheitlicher Frequenz an Die durchschnittliche Ausgangssignalfrequenz ist hoher als

bei der vorstehend geschilderten Schaltung, so daß eine schnellere Umsetzung erreicht werden und am Aufwand für den Tiefpaß gespart werden kann. Auf Seite 181 in der rechten Spalte unten und Seite 182, linke Spalte oben sind jedoch auch Nachteile des stochastischen ^ Verfahrens aufgeführt.

Der DE-AS 23 17 851 ist ein Verfahren zu entnehmen, bei dem nach der vierten Spalte, Zeilen 50 bis 56 der Auslegeschrift der angestrebte Effekt der Frequenzerhöhung des Ausgangssignals des Wandlers nicht unabhängig von der Größe des umzuwandelnden Digitalwertes ist. In der Mitte des Umwandlungsbereiches ist der Frequenzerhöhungsfaktor am größten. Zu den beiden Randbereichen hin fällt er linear bis zum Wert lab. _!5

Auch beim eingangs beschriebenen Verfahren ist die Frequenz des Impulssignales nicht unabhängig von der Größe des umzuwandelnden Digitalwertes. Dies geht aus der Figur 2 und der Seite 6 oben der eingangs genannten Offenlegungsschrift hervor.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs beschriebenen Art derart abzuwandeln, daß der Frequenzerhöhungsfaktor auch in Richtung kleiner Digitalwerte nicht abfällt, sondern bis zur unteren Grenze des Bereiches gleich groß bleibt.

Gemäß der Erfindung wird dieses Ziel dadurch erreicht, daß den auf die Bits niedrigsten Stellenwertes des Speichers folgenden Bits jeweils ein Inkrement hinzugefügt wird, solange der an den Bitausgängen niedrigsten Stellenwertes des Speichers anstehende _J() Zahlenwert den mit ihm verglichenen momentanen Inhalt der Bits höchsten Stellenwertes des Zählers übertrifft.

Der mit der Erfindung gegenüber dem aus der Auslegeschrift entnehmbaren Verfahren erzielte Vorteil j -, ist darin zu sehen, daß das Ausgangssignal eine von der Größe des umzuwandelnden Digitalwertes unabhängige Frequenz aufweist. Dadurch kann die Anzahl der Schaltspiele, die notwendig sind, um ein Bit des Digitalwertes abzubilden, übersehen werden. Der Temperatureinfluß der Schaltflanken auf die Genauigkeit der Umsetzung ist abzuschätzen und deshalb kompensierbar.

Ein Digital-Analog-Umsetzer zur Durchführung des Verfahrens, bei dem die Bitausgänge niedrigsten 4-, Stellenwertes des Speichers und die Bitausgänge höchsten Stellenwertes des Zählers an Vergleichseingänge eines digitalen Zahlenvergleichers angeschlossen sind, ist zweckmäßig derart eingerichtet, daß ein Entscheidungsausgang für die Entscheidung »Zähler- w wert kleiner als Speicherwert« des Vergleichers mit einem Übertragseingang eines Addierers verbunden ist, dessen erste Summandenbiteingänge an den Bitausgängen höheren Stellenwertes des Speichers und dessen zweite Summandenbiteingänge auf Nullpotential liegen und daß die Summenbitausgänge des Addierers an Biteingänge eines Rückwärtszählers angeschlossen sind, dessen Setzsignaleingang mit dem Übertragsausgang der den Bits höchsten Stellenwertes vorausgehenden Bits des Zählers verbunden ist und dessen Zähleingang bo über ein UND-Gatter an dem gleichen Zählimpulsgenerator liegt, dessen Zählimpulse auch den Zähler beaufschlagen, wobei ein zweiter Eingang des UND-Gatters über einen Inverter mit dem Übertragsausgang des Rückwärtszählers verbunden ist, an dem auch das bs impulsbreitenmodulierte Ausgangssignal des Digital-Analog-Umsetzers anfällt.

Ein anderer Digital-Analog-Umsetzer, der ebenfalls zur Ausübung des Verfahrens nach der Erfindung geeignet ist und der einen Vergleicher aufweist, an dessen Vergleichsbiteingängen Bitausgänge eines Speichers für einen umzusetzenden Digitalwert einerseits sowie Bitausgänge eines von der Impulsfolge eines Zählimpulsgenerators beaufschlagten Zählers andererseits angeschlossen sind, wobei alle Bitausgänge des Zählers gegenüber damit zu vergleichenden Bitausgängen des Speichers in Richtung speicherseitig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits verschoben sind und Bitausgängen des Zählers an dessen Ende höchsten Stellenwertes Bitausgänge des Speichers an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, ist zweckmäßig so eingerichtet, daß ein bei einem kleineren Zählerstand als dem jeweiligen Speicherinhalt signalführender Ausgang der Bits geringster Wertigkeit des Vergleichers mit einem ursprünglich für ein einen dem jeweiligen Speicherinhalt gleichen Zählerstand der Bits geringster Wertigkeit des Vergleichers kennzeichnendes Signal vorgesehenen Eingang der folgenden Bits des Vergleichers verbunden ist und daß der Vergleicher ein Ausgangssignal bei einem gegenüber dem jeweiligen Speicherinhalt kleineren oder gleichen Zählerstand liefert.

Speicher und Zähler können rein binär oder nach einem gemischten System organisiert sein. Mit einem dekadischen System lassen sich Potenzen von 10 als Faktoren für die Erhöhung der Frequenz des Ausgangssignals erzielen. Die Wahl der Faktoren richtet sich vorteilhaft nach dem Frequenzgang des zur Verfügung stehenden Tiefpasses.

Die Erfindung wird nachstehend anhand einer Zeichnung mit vier Figuren erläutert. Die

Fig. 1 stellt ein Blockschaltbild eines Ausführungsbeispieles eines Digital-Analog-Wandlers zur Ausübung des Verfahrens nach der Erfindung dar. Die

Fig.2 zeigt ebenfalls ein Blockschaltbild eines zweiten Ausführungsbeispieles eines Digital-Analog-Wandlers zur Ausübung des Verfahrens nach der Erfindung. In

Fig.3 ist in Tabellenform die Abhängigkeit des Ausgangssignals des Vergleichers des Digital-Analog-Wandlers nach Fig.2 von den verglichenen Eingangsgrößen, nämlich Zählerstand und jeweiliger Speicherinhalt, dargestellt.

F i g. 4 zeigt das Ausgangssignal des Vergleichers des Digital-Analog-Wandlers nach F i g. 2 in Impulsform bei einem bestimmten Speicherinhalt.

In F i g. 1 sind drei Dekaden eines Zählers Z zu erkennen, dem drei Dekaden eines Speichers 5p gegenüberstehen. Der Zähleingang der Dekade geringsten Stellenwertes des Zählers Z ist mit dem Ausgang eines Zählimpulsgenerators TG verbunden. Übertragsausgänge der jeweils vorhergehenden Dekade sind mit Zähleingängen der jeweils nachfolgenden Dekaden verbunden. Bitausgänge der Dekade höchsten Stellenwertes des Zählers Z sind an Vergleichseingänge A eines Vergleichers HK angeschlossen. Korrespondierende Biteingänge B des Vergleichers HK stehen mit Bitausgängen der Dekade geringsten Stellenwertes des Speichers Sp in Verbindung. Bitausgänge der auf die Dekade geringsten Stellenwertes des Speichers Sp folgenden Dekaden sind mit Eingängen C von Addierern Addi und Add2 verbunden, die ebenfalls dekadenweise angeordnet sind. Summationseingänge D der Addierer liegen an Nullpotential. Summenbitausgänge Y₁ der Addierer Add\ und Add2 sind an

Biteingänge zweier entsprechender Dekaden eines Rückwärtszählers RZ angeschlossen. Ein Übertragseingang des Addierers Add 1 ist an einen Entscheidungsausgang des Vergleichers HK angeschlossen, der ein Signal abgibt, wenn der in der Dekade höchsten Stellenwertes des Zählers Z aufgelaufene Zahlenwert kleiner ist als der in der Dekade geringsten Stellenwertes des Speichers Sp anstehende Zahlenwert. Ein Übertragsausgang eines Addierers AcW t ist mit einem Übertragseingang des Addierers Add2 verbunden. Ein Zähleingang des Rückwärtszählers RZ steht über ein UND-Gatter G mit dem Ausgang des Zählimpulsgenerators TG in Verbindung. Ein zweiter Eingang des UND-Gatters G ist über einen Inverter / an den Übertragsausgang der Dekade höchsten Stellenwertes des Rückwärtszählers RZ angeschlossen. An diesem Ausgang liegt auch ein Tiefpaß T an dem der Analogwert abgenommen werden kann. Der Übertragsausgang der zwischen der Dekade geringsten und der Dekade höchsten Stellenwertes des Zählers Z liegenden Dekade ist mit Setzeingängen der beiden Dekadendes Rückwärtszählers RZverbunden.

Die Wirkungsweise dieses Digital-Analog-Umsetzers wird nachstehend beschrieben. Die Dekaden des ständig durchzählenden Zählers Z sind gegenüber den Dekaden des Speichers Sp um eine Dekade in Richtung speicherseitig zunehmenden Stellenwertes verschoben. Dabei steht die Dekade höchsten Stellenwertes des Zählers Z über den Vergleicher HK der Dekade geringsten Stellenwertes des Speichers Sp gegenüber. Wenn der Zählerstand der Dekade höchsten Stellenwertes des Zählers kleiner ist als der Inhalt der Dekade kleinsten Stellenwertes des Speichers 5p, gibt der Vergleicher HK ein Übertragssignal an den Addierer Add 1 ab. Der Addierer zählt zu dem an seinen Summandenbiteingängen C anstehenden Wert ein Inkrement hinzu. Der Rückwärtszähler wird auf diesen korrigierten Summenwert immer dann gesetzt, wenn der Zähler Z einen Übertragsimpuls der zwischen der Dekade geringsten und der Dekade höchsten Stellenwertes liegenden Dekade abgibt. Der Rückwärtszähler RZ zählt von diesem Wert mit der gleichen Frequenz abwärts, mit der der Zähler Z auf- oder abwärtszählt und bleibt stehen, wenn sein Inhalt zu Null geworden ist. Dabei gibt er ein Ausgangssignal so lange ab, bis er wieder mit einem Summenwert aus dem Addierer Add I und Add2 geladen ist.

In Fig. 2 sind jeweils drei Dekaden eines Zählers Z ausgangsseitig mit entsprechenden Vergleichseingängen A von drei Dekaden eines Vergleichers K verbunden. Andere Vergleichseingänge B des Vergleichers K sind an die Bitausgänge von drei Dekaden eines Speichers Sp angeschlossen. An einem Ausgang der Dekade höchster Wertigkeit des Vergleichers K für das Kriterium A < B ist ein Tiefpaß T angeschlossen. Der Ausgang eines Zählimpulsgenerators TG liegt am

to Zähleingang der zweiten Dekade des Zählers Z Der Zähleingang der ersten Dekade des Zählers Z liegt an einem Übertragsausgang der höchsten Dekade des Zählers Z. Ein Ausgang der ersten Dekade des Vergleichers K mit dem Kriterium A < B ist an den Übertragseingang der zweiten Dekade des Vergleichers K mit dem Kriterium A = B angeschlossen. Übertragsausgänge der zweiten Dekade des Vergleichers K mit den drei Kriterien A < B, A = B und A > B sind mit entsprechenden Übertragseingängen der höchsten Dekade des Vergleichers K verbunden.

In der Tabelle nach F i g. 3 ist das Ausgangssignal des Vergleichers K als diskreter logischer Wert in Abhängigkeit vom Entscheidungskriterium der Vergleicherdekade geringster Wertigkeit einerseits und

dem Entscheidungskriterium der höherwertigen Dekade des Vergleichers andererseits dargestellt. In der linken Spalte der Tabelle sind die Entscheidungskriterien der Dekade geringster Wertigkeit, in der mittleren Spalte die Kriterien der Dekade höherer Wertigkeit und

in der rechten Spalte das Ausgangssignal als log. »1« und log. »0« aufgezeichnet.

In der Fig.4 ist der zeitliche Verlauf des Ausgangssignals des Vergleichers K für zehn Durchläufe der Dekade geringster Wertigkeit des Zählers Z von 0 bis 9 dargestellt. Dabei ist ein Speicherinhalt der Dekade geringster Wertigkeit von 3 angenommen. Es ist zu erkennen, daß innerhalb von zehn Durchläufen die in der Dekade geringster Wertigkeit des Zählers enthaltene 3 in der Ausgangsspannung als drei zusätzliche 10er-Bits bei den ersten drei Durchläufen abgebildet wird. Weiter ist zu sehen, daß für A = B in der Dekade geringster Wertigkeit das Ausgangssignal des Vergleichers K zu Null wird, da der Übertragseingang der auf die Dekade geringster Wertigkeit folgenden Dekade nicht mehr angesteuert ist. Das in F i g. 4 dargestellte Beispiel bezieht sich auf einen dekadisch arbeitenden Vergleicher K.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche

1 Verfahren zur Umwandlung eines Digitalwertes in einen Analogwert, bei dem der in einem Zahlenspeicher enthaltene Digitalwert fortwahrend mit dem Inhalt eines von einer Zahlimpulsfolge beaufschlagten Zahlers verglichen wird und die von einem Anfangszustand des Zahlers bis zum Gleichwerden der beiden Zahlenwerte ablaufende Zeit das Tastverhältnis eines Impulssignales bestimmt und bei dem zur Erhöhung der Frequenz des Impulssignales alle Bitausgange des Zahlers gegenüber damit zu vergleichenden Bitausgangen des Speichers in Richtung speicherseitig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits verschoben sind, wobei Bitausgangen des Zahlers an dessen Ende höchsten Stellenwertes Bitausgange des Speichers an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, dadurch gekennzeichnet, daß den auf die Bits niedrig sten Stellenwertes des Speichers (Sp) folgenden Bits jeweils ein Inkrement hinzugefugt wird, solange der an den Bitausgangen niedrigsten Stellenwertes des Speichers (Sp) anstehende Zahlenwert den mit ihm verglichenen momentanen Inhalt der Bits höchsten Stellenwertes des Zahlers ^übertrifft
2 Digital-Analog-Umsetzer zur Ausübung des Verfahrens nach Anspruch 1, bei dem die Bitausgangc niedrigsten Stellenwertes des Speichers und die Bitausgange höchsten Stellenwertes des Zahlers an Vergleichseingange eines digitalen Zahlenvergleichers angeschlossen sind, dadurch gekennzeichnet, daß ein Entscheidungsausgang fur die Entscheidung »Zahlerwert kleiner als Speicherwert« des Vergleichers (HK) mit einem Ubertragseingang eines Addierers (Addl) verbunden ist, dessen erste Summandenbiteingange (C) an den Bitausgangen höheren Stel'enwertes des Speichers (Sp) und dessen zweite Summandenbiteingange (D) auf Nullpotential liegen und daß die Summenbitausgange (2) des Addierers an Biteingange eines Ruckwartszahlers (RZ) angeschlossen sind, dessen Setzsignaleingang mit dem Ubertragsausgang der den Bits höchsten Stellenwertes vorausgehenden Bits des Zahlers (Z) verbunden ist und dessen Zahleingang über ein UND-Gatter (G) an dem gleichen Zahlimpulsgenerator (TG) liegt, dessen Zahlimpulse auch den Zahler (Z) beaufschlagen, wobei ein zweiter Eingang des UND-Gatters (G) über einen Inverter (I) mit dem Ubertragsausgang des Ruckwartszahlers (RZ) verbunden ist, an dem auch das impulsbreitenmodulierte Ausgangssignal des Digital-Analog-Umsetzers anfallt
3 Digital-Analog Umsetzer zur Ausübung des Verfahrens nach Anspruch 1, mit einem Vergleicher, an dessen Vergleichsbiteingangen Bitausgange eines Speichers fur einen umzusetzenden Digitalwert einerseits sowie Bitausgange eines von der Impulsfolge eines Zahlimpulsgenerators beaufschlagten Zahlers andererseits angeschlossen sind, wobei alle Bitausgange des Zahlers gegenüber damit zu vergleichenden Bitausgangen des Speichers in Richtung speicherseitig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits verschoben sind und Bitausgangen des Zahlers an dessen Ende höchsten Stellenwertes Bitausgange des Speichers an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, dadurch

gekennzeichnet, daß ein bei einem kleineren Zahlerstand als dem jeweiligen Speicherinhalt signalfuhrender Ausgang der Bits geringster Wertig keit des Vergleichen (K) mit einem ursprunglich fur ein einen dem jeweiligen Speicherinhalt gleichen Zahlerstand der Bits geringster Wertigkeit des Vergleichen (K) kennzeichnendes Signal vorgese henen Eingang der folgenden Bits des Vergleichers (K) verbunden ist und daß der Vergleicher (K) ein Ausgangssignal bei einem gegenüber dem jeweiligen Speicherinhalt kleineren oder gleichen Zahlerstand liefert