DE2831783A1

DE2831783A1 - Kapazitive schalteranordnung

Info

Publication number: DE2831783A1
Application number: DE19782831783
Authority: DE
Inventors: Martin Brennan; Barney D Hunts
Original assignee: Singer Co
Current assignee: Singer Co
Priority date: 1978-07-19
Filing date: 1978-07-19
Publication date: 1980-02-07

Description

Kapazitive Schalteranordnung
Die vorliegende Erfindung bezieht sich auf kapazitive Schalter, insbesondere auf eine Anordnung zum Kodieren kapazitiver Schalter, die mit integrierten Großschaltkreisen (LSI) leicht kompatibel ist.
Kapazitive Schalter, beispielsweise in Dick- oder Dünnschichttechnik auf einem aus Isoliermaterial bestehenden Substrat ausgebildete Schalter, können leicht ohne bewegliche Teile hergestellt werden, um einen zuverlässigen und wirtschaftlichen Schalter zur Verfügung zu stellen.
Derartige Schalter werden in wachsendem Maße bei Steuerschalttafeln verschiedener Haushaltsgeräte, beispielsweise Nähmaschinen, Mikrowellenöfen, Küchenherde u.dgl. verwendet; weiterhin finden sich viele Anwendungsgebiete in der Industrie und bei kommerziellen Steuersystemen. In vielen Fällen sind die kapazitiven Schalter an einen als integrierten Großschaltkreis ausgebildeten Mikroprozessor, oder an verschiedene als Großschaltkreis ausgebildete logische Schaltungsanordnungen geschaltet. Da integrierte Großschaltkreise (LSI-Schaltkreise) im allgemeinen lediglich eine begrenzte Anzahl von Zuleitungen aufeisen' an die eine extarnXs Schjltimgsanordnung angeschlossen werden kann, ergibt sich ein Problem, wenn eine relativ große Anzahl von Schaltern an die integrierten Schaltungen angeschlossen werden soll. Dieses Problem kann durch Schalter-Decodiereinrichtungen, die zwischen die Schalter und die integrierten Schaltkreise geschaltet sind, gemildert werden. Die Schalter-Decodiereinrichtungen identifizieren die betätigten Schalter, während gleichzeitig weniger Verbindungen zu der integrierten Schaltung notwendig sind als betätigbare Schalter zur Verfügung stehen. Es ist wünschenswert, dyß derartige Schalter-Decodiereinrichtungen zuverlässig arbeiten und wirtschaftlich herzustellen sind. Darüberhinaus ist es wünschenswert, daß diese Schalter-Decodiereinrichtungen in der Lage sind, eine zulässige Betätigung. eines Schalters von falschen oder unbeabsichtigten Schalterbetätigungen, beispielsweise verursacht durch Rauschen, Überstreichen der Schalteroberfläche od.dgl., zu unterscheiden. Ferner ist es wünschenswert, daß derartige Schalter-Decodiereinrichtungen ein gleichzeitiges 3Betätigen z«e e. oer mehrerer Schalter auf einfache Weise feststellen können.
Dementsprechend ist es ein Ziel der vorliegenden Erfindung, eine verbesserte kapazitive Schalteranordnung zu schaffen.
Ein weiteres Ziel der Erfindung liegt darin1 eine verbesserte kapazitive Schalteranordnung zu schaffen, die wirtschaftlich aus integrierten Schaltungen herstellbar ist.
Ein weiteres Ziel der Erfindung liegt darin, eine verbesserte kapazitive Schalteranordnung zu schaffen, die es ermöglicht, daß die Anzahl der verwendeten Schalter größer ist als die Anzahl von Ausgangsleitungen, die zum- Identifizieren der betätigten Schalter benötigt werden.
Ein weiteres Ziel der Erfindung liegt darin, eine verbesserte kapazitive Schalteranordnung zu schaffen, die in der Lage iste eine tatsächliche Schalterbetätigung von einer fälschlichen Schalterbetätigung leicht zu unterscheiden.
Ein weiteres Ziel der Erfindung ist es, eine verbesserte kapazitive Schalteranordnung zu schaffen, die in der Lage ist, die gleichzeitige Betätigung zweier oder mehrerer Schalter leicht zu erfassen.
Diese und andere Ziele der Erfindung werden bei einer kapazitiven Schalteranordnung erreicht, die sich dadurch auszeichnet, daß mehrere Leiter vorgesehen sind, wobei zwischen ausgewählten Leiterpaaren kapazitive Schalter gekoppelt sind.
Eine Abtasteirichtung fragt sequentiell die Leiter ab, so daß eine einzelne Kapazitäts-Detektoroinrichtung, die mit den abgefragten Leitern verbunden ist, synchron mit der Abtasteinrichtung die jedem Leiter zugeordnete Kapazität erfaßt.
Eine an den Ausgang des Kapazitätsdetektors angeschaltete Speichereinrichtung speichert eine Anzeige des Kapazitätswertes jeden abgefragten Leiters, so daß die gespeicherten Anzeigen einen Zwei-Aus-N-Code darstellen, welcher den betätigten Schalter kennzeichnet.
Insbesondere ist jeder kapazitive Schalter an ein einzigartiges Paar von Leitern gekoppelt, so daß die zu dem einzigartigen Paar von Leitern gehörige Kapazität anzeigt, ob der entsprechende kapazitive Schalter durch den Finger einer Person betätigt wurde. Der Kapazitätsdetektor vergleicht die zu jedem abgefragten Leiter gehörige Kapazität mit einer Referenzkapazität und liefert ein Ausgangssignal, welches in der Speichereinrichtung gespeichert wird; das gespeicherte Signal zeigt an, ob die zu jedem abgefragten Leiter gehörige Kapazität größer oder kleiner ist als der Referenzkondensator.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen: Fig. 1 und 2 typische kapazitive Schalter, die bei der vorliegenden Erfindung zum Einsatz kommen können, Fig. 3 mehrere an eine Mehrzahl von Leitern geschaltete kapazitive Schalter gemäß einem bevorzugten Ausführungsbeispiel der Erfindung, Fig. 4 eine Wertetabelle für die in Fig. 3 dargestellte Anordnung aus Schaltern und Leitern, Fig. 5 eine Blockdiagrammdarstellung eines kapazitiven, auf der Ladegeschwindigkeit beruhenden, gemultiplexten Schaltersystems nach der Erfindung, Fig. 6 verschiedene idealisierte Signal-Wellenformen, die in dem in Fig. 5 dargestellten System verwendet werdende Fig. 7 eine modifizierte Ausführungsform des in Fig. 5 dargestellten Systems, Fig. 8 im einzelnen einen Ladegeschwindigkeitsdetektor und eine Leiter-Schaltlogik, die bei dem in den Fig. 5 und 7 dargestellten System verwendbar sind, Fig. 9 eine modifizierte Ausführungsform der in Fig. 8 dar gestellten Schaltungsanordnungen, Fig.10 einen in dem in Fig. 7 dargestellten System verwendbaren Zwei-Aus-N-Decoder und Fig.11 im einzelnen ein gattergesteuertes D-Flip-Flop, welches in dem in den Fig. 5 und 7 dargestellten System verwendet werden kann.
Kapazitive Schalter werden im allgemeinen dadurch betätigt, daß eine Person den Schalter mit dem Finger berührt. Der Schalter kann hergestellt werden, indem ein Paar leitender Berührungsflächen oder -platten auf einer geeigneten isolierenden Oberfläche, wie beispielsweise öffnungsfreiem Keramik oder Glas, ausgebildet werden; dies geschieht in bekannter Dünnschicht- oder Dickschichttechnik. Die Fig. 1 und 2 zeigen typische leitende Berührflächen kapazitiver Schalter.
Fig. 2 zeigt rechteckige, getrennte leitende Platten 20 und 22, die jeweils eine Zuleitung 24 und 26 aufweisen. Der kapazitive Schalter wird durch den Finger einer Person betätigt, indem der Finger die Lücke zwischen den beiden leitenden Platten 20 und 22 überbrückt. Das Ziel besteht darin, so viel Kapazität wie möglich von dem Finger einer Person in die Schaltung einzukoppeln. Dies macht es erforderlich, daß die Fläche der zwei Platten 20 und 22 wenigstens so groß ist wie die Kontaktfläche des Fingers einer Person. Eine Abwandlung des in Fig. 2 darges.elltew ~az t--v-en Spaltplattenschalters ist in Fig. 1 dargestellt. Bei diesem Schalter sind die zwei Platten 20 und 22 ineinanaer mit eingreifenden Fingern verzahns Da die Lüc-ke zwischen den Platten 20 und 22 gewunden ist, spielt die Kontaktfläche der Finger einer Person eine geringere Rolle als bei der in Fig. 2 dargestellten Konfiguration der gespaltenen Platte. Nun ist klar,daß das Paar isolierter, leitender Platten 20 und 22 verschiedene symmetrische oder nicht-symmetrische Formen oder Umrisse aufweisen kann.
Fig. 3 zeigt vier elektrische Leiter 101, 102, 103 und 104.
Zwischen jeweils einem einzigartigen Paar der Leiter 101 bis 104 sind sechs kapazitive Schalter 11,12,1,14,16 geschaltet.
Jeder leitende, getrennte Plattenteil der kapazitiven Schalter ist beispielhaft als halbkreisförmige Platte dargestellt.
Jedes einzigartige Paar der vier Leiter 101 bis 104 identifiziert einen der sechs kapazitiven Schalter 11 bis 16, obschon jeder Leiter 101 bis 104 mit mehr als einem der sechs Schalter 11 bis 16 in Verbindung steht. Beispielsweise ist das Leiterpaar 101, 102 lediglich dem Schalter 11 zugeordnet, die Leiter 101 und 103 sind dem Schalter 12, die Leiter 101 und 104 dem Schalter 13, die Leiter 102 und 103 dem Schalter 14, die Leiter 102 und 104 dem Schalter 15 und die Leiter 103 und 104 dem Schalter 16 zugeordnet. Ein Schalter 11 bis 16 erhöht, wenn er durch eine Person beruhrt wird, die Kapazität gegen Masse desjenigen Leiter paares,r welches zu dem betätigten Schalter gehört. So beispielsweise verursacht ein Betätigen des Schalters 14, daß die Kapazität gegen Erde der Leiter 102 und 103 größer wird als die der übrigen Leiter 101 und 104. Entsprechend hat ein Betätigen des Schalters 16 zur Folge, daß die Kapazität gegen Masse der Leiter 103 und 104 größer ist als die Kapazität der verbleibenden Leiter 101 und 102.
Wenn das Vorhandensein einer größeren Kapazität mit einem logischen Wert "1" tl angedeutet wird und das Vorhandensein.einer kleineren Kapazität mit einer logischen "O" angedeutet wird, so ergibt sich die in Fig.4 dargestellte Wertetabelle für die logischen Pegel auf den Leitungen 101 bis 104 bei entsprechender Betätigung eines der Schalter 11 bis 16. Wie eine Durchsicht der in Fig. 4 dargestellten Wertetabelle ergibt, hat ein Betätigen eines der Schalter 11 bis 16 stets zur Folge, daß nur dasjenige Leiterpaar einen logische "1"Segel aufweist, welches zu dem betätigten Schalter gehört, während die verbleibenden Leiter auf einem logischen~"O"-Pegel verbleiben.
Nun ist klar, daß die Kapazität auf den Leitungen 101 bis 104 beim Betätigen eines der Schalter 1-1 bis 16 einen Zwei-Aus-N-Code darstellt, welcher den betätigten Schalter identifiziert, wobei N die Anzahl der Leiter 101 bis 104 in der Matrix 28 ist. Beispielsweise erzeugt das Betätigen des Schalters 12 das binäre Signal 1010 auf den Leitungen 101, 102, 103 und 104, während ein Betätigen des Schalters 11 das binäre Signal 1100 aufdeti Leitern 101, 102, 103 und 104 bewirkt.
Erhöht sich die Anzahl der Leiter N, so wächst die Anzahl einzigartiger Leiterpaare, welche einen speziellen kapazitiven Schalter identifizieren, gemäß der Formel E = (N-1)+(N-2)+(N-3)+ (N-[N-1), wobei K die Anzahl einzigartiger Leiterpaare oder kapazitiver Schalter und N die Anzahl der Leiter bedeuten. Dementsprechend und gemäß den in Fig. 3 dargestellten Verbindungen ermöglicht die Verwendung von fünf Leitern den Gebrauch von zehn kapazitiven Schaltern. Sechs Leiter ermöglichen fünfzehn Schalter, sieben Leiter ermöglichen einundzwanzig Schalter, acht Leiter ermöglichen achtundzwanzig Schalter usw. Unabhängig von der Anzahl verwendeter Leiter 101 bis 104 stellen die logischen Pegel auf den Leitern 101 bis 104 einen Zwei-Aus-N-Code dar, welcher den betätigten Schalter identifiziert, weil ein betätigter Schalter die Kapazität nur auf einem einzigartigen zugeordneten Leiter paar erhöht. Die gleichzeitige Betätigung von zwei oder mehreren Schaltern veranlaßt, daß mehr als zwei Leiter eine erhöhte Kapazität aufweisen. So hat beispielsweise das gleichzeitige Betätigen der Schalter 14 und 16 in Fig. 3 zur Folge, daß die Leiter 102, 103 und 104 einen logischen "l"-Pegel (Fig. 4) aufgrund der hinzugefügten Kapazität aufweisen.
Für den Fachmann ist klar, daß ein derartiger Zustand sehr leicht erfaßt werden kann, um eine Fehleranzeige zu erzeugen oder um den Zustand solange zu ignorieren, bis nur noch zwei Leiter die zusätzliche Kapazität oder einen logischen "1"-Pegel aufweisen.
Eine auf der Ladegeschwindigkeit beruhende kapazitive Schalteranordnung nach der Erfindung ist in Fig. 5 dargestellt. Die Anordnung enthält eine aus kapazitiven Schaltern bestehende Matrix 28. Zum Zweck der klareren Beschreibung soll die Matrix 28 so ausgebildet sein, wie es in Fig. 3 dargestellt ist. Es versteh-t sich jedoch, daß aucl eine ocnal-t-rmat-ix 23 Xrerwendet werden kann, die wesentlich mehr kapazitive Schalter 11 bis 16 und entsprechend mehr Leiter 101 bis 104 aufweist, als es bei dem in Fig. 3 dargestellten Beispiel der Fall ist, und daß eine derartige Schalteranordnung bei dem in Fig. 5 dargestellten System verwendet werden kann. Aus Gründen der Verständlichkeit und Vereinfachung der Zeichnung sind in dieser die Schalter 11 bis 16 nicht explizit innerhalb der Schaltermatrix 28 dargestellt. Die Leiter 101, 102, 103 und 104 jedoch sind innerhalb der Matrix 28 durch gestricherte Linien angedeutet.
An die kapazitive Schaltermatrix 28 ist über eine Leitung 29 ein einzelner Ladegeschwindigkeitsdetektor 32 angeschaltet.
Dieser Detektor 32 enthält einen Referenzkondensator (in Fig. 5 nicht gezeigt), der so bemessen ist, daß seine Kapazität kleiner ist als die des zugeordneten Leiters 101 bis 104, wenn ein entsprechender Schalter 11 bis 16 betätigt wird, jedoch größer-ist als die zu den Leitern 101 bis 104 gehörige Kapazität, wenn keiner der kapazitiven Schalter 11 bis 16 betätigt ist. Kurz gesagt, der Ladegeschwindigkeitsdetektor 32 erzeugt auf einer Ausgangsleitung 36 eine logische "1", wenn die Kapazität, die einem Leiter 101, 102, 103 oder 104 zugeordnet ist, größer ist als die Referenzkapazität des Ladegeschwindigkeitsdetektors 32; der Detektor erzeugt ein logisches "O"-Signal auf der Ausgangsleitung 36, wenn die zu einer Leitung 101, 102, 103 oder 104 gehörige Kapazität kleiner ist als die des Referenzkondensators. Die Arbeitsweise des Ladegeschwindigkeitsdetektors wird im einzellen; weiter unten im Zusammenhang mit Fig.8 erläutert.
Ein Mikroprozessor 33 liefert eine kontinuierliche Serie von Betätigungssignalen an den Ladegeschwindigkeitsdetektor 32 über eine Leitung 34. Die Leiter 101 bis 104 der Schalter matrix 28 sind über Leitungen 401, 402, 404 an den Mikroprozessor 33 geschaltet und empfangen sequentiell Abfrage- oder Betäti.gungssignale von dem Mikroprozessor 33, welche den Ladegeschwindigkeitsdetektor 32 in die Lage versetzen, die zu den einzelnen Leitern 101 bis 104 gehörigen Kapazitäten mit der des Referenzkondensators (in Fig. 5 nicht gezeigt) zu vergleichen.
Ein Speicherregister 38 enthält Speicherelemente 41, 42, 43 und 44 für jeweils einen der Leiter 101 bis 104 in der Schaltermatrix 28. Jedes Speicherelement 41 bis 44 enthält eine binäre Speichereinheit, wie beispielsweise ein gattergesteueftes D-Flip-Flop. Der Freigabeeingang jedes Speicherelements 41 bis 44 ist an seinen zugehörigen Leiter 101 bis 104 der Schaltermatrix 28 über Leitungen 301, 302, 303 und 304 geschaltet. Jedem Speicherelement 41 bis 44 ist eine Ausgangsleitung 201, 202, 203 und 204 zugeordnet, die såmtlich mit dem Mikroprozessor 33 verbunden sind. Der Eingang jedes Speicherelements 41 bis 4 ist mit dem Ausgang des Ladegeschwindigkeitsdetektors 32 über die Leitung 36 verschaltet. Beim Abfragen jedes Leiters 101 bis 104 speichert jedes Speicherelement 41 bis 43 eine logische "1", wenn der zugehörige Leiter 101 bis 104 der Schaltermatrix 28 eine Kapazität aufweist, die größer ïst als die des Referenzkondensators (in Fig. 5 nicht gezeigt) des Ladegeschwindigkeitsdetektors 32; eine logische "O" wird gespeichert, wenn der zugehörige Leiter 101 bis 104 aus der Schaltermatrix 28 eine Kapazität aufweist die kleiner ist als die Bezugskapazität des Ladegeschwindigkeitsdetektors 32. Die zu irgendeinem der Leiter 101 bis 104der Schaltermatrix 28 gehörige Kapazität ist größer als die Referenzkapazität des Ladegeschwindigkeitsdetektors 32, wenn der zu diesemLeitergehörige kapazitive Schalter 11 bis 16 durch den Finger einer Person betätigt wurde, die entsprechende Kapazität ist kleiner als die Referenzkapazität des Ladegeschwindigkeitsdetektors 32, wenn keiner der zugehörigen kapazitiven Schalter 11 bis 16 betätigt wurde.
In Fig. 6 zeigt die Wellenform 52 eine zyklische Rechteckwelle, die durch den Mikroprozessor 33 über die Leitung 34 an den Ladegeschwindigkeitsdetektor 32 gelegt wird. Die Wellenformen 54, 56, 58 und 60 stellen positive Impulse dar, die sequentiell über die Leitungen 401-404 an die Leiter 101 bis 104 der kapazitiven Schaltermatrix gelegt werden. Wie innig, 6 zu sehen ist, weist jeder der positiven Impulse 54, 56, 58 und 60 eine Zeitdauer auf, die einem vollständigen Zyklus der Rechteckwelle 52, die das Eingangs-signal des Lad,egeschwindigkeitsdetektors 32 darstellt, entspricht.
Die Arbeitsweise des in Fig. 5 dargestellten Systems wird deutlich, wenn man annimmt, daß der kapazitive Schalter 15, (siehe Fig. 3) durch den Finger einer Person betätigt wird, wobei der Finger dieLücke zwischen den getrennten Platten überbrückt. Wie in Fig. 4 gezeigt ist, hat die Berührung zur Folge, daß die Kapazität der in der Schaltermatrix 28 enthaltenen Leiter ,02 -d 14' ers3.Gr ist als die Kapazität der Leiter 101 und 103 , was einem binären Signal 0101 entspricht. Die Kapazität des Referenzkondensators (in Fig. 5 nicht gezeigt) des Ladegeschwindigkeitsdetektors 32 ist größer als die zu den Leitern 101 und 103 gehörige Kapazität, jedoch kleiner als die zu den Leitern 102 und 104 gehörige Kapazität. Während des Zeitintervalls t1 bis t3 (siehe Fig. 6) sind die Eingangssignale 56, 58 und 60 der Leiter 102, 103 und 104 auf den Leitungen 402, 403 und 404 niedrig oder negativ, und diese Leiter werden auf einem Referenzpotential, wie beispielsweise Masse, gehalten, wie es unten in Zusammenhang mit Fig.8 erläutert wird. Dieses negative Potential wird auf den Speicherelementen 42, 43 und 44 über.die Leitungen 302, 303 und 304 zugeführt, um sie während dieser Zeitdauer zu sperren. Der Leiter 101 der Schaltermatrix jedoch besitzt ein positives Potential 54, welches auf der Leitung 401 zugeführt wird, und dieses Potential wird in einer nachstehend noch ausführlich erläuterten Weise dem Ladegeschwindigkeitsdetektor 32 zugeführt. Dieses positive Potential 54 wird weiterhin dem Speicherelement 41 über die Leitung 301 zugeleitet, um das Speicherelement 41 freizugeben. Während des Zeitintervalls t1 bis t2 wird ein negatives Potential an den Referenzkondensator (in Fig. 5 nicht gezeigt) und an die Kapazität des abgefragten zugehörigen Leiters 101 der Schaltermatrix 28 ge -legt. Bis zum Zeitpunkt t2 hatten diese Kapazitäten hinreichend Zeit, auf den Wert dieses negativen Potentials aufzuladenr. Während des Zeitintervalls t2 und t3 ist die Wellenform 52 positiv und der Referenzkondensator (in Fig. 5 nicht gezeigt)des Ladegeschwindigkeitsdetektors 32 und die zu dem Leiter 101 zugehörige Kapazität werden in einer Weise entladen, die im folgenden anhand von Fig.8 noch erläutert wird.
Da der Referenzkondensator (in Fig. 5 nicht gezeigt) größer ist als die zum dem Leiter 101 gehörige Kapazität, wenn der kapazitive Schalter 15 betätigt wird,entlädt der Referenzkondensator (in Fig. 5 nch gDzsig+) langsamer als die zu dem Leiter 101 gehörige Kapazität, und der Ladegeschwindigkeitsdetektor 32 fällt in einen logischen "O"-Zustand, was zur Folg.e hat, daß ein logischer "Ot'-Pegel in dem Speicherelement 41 zum Zeitpunkt t3 eingestellt wird. Während des Zeitintervalls t3 bis t5 werden die Leiter 101, 103 und 104 auf einem Referenzpotential gehalten und die Speicherelemente 41, 43 und 44 werden gesperrt, während der Leiter 102 und das Speicherelement 42 durch den negativen Impuls 56 freigegeben werden. In der oben erläuterten Weise werden der Referenzkondensator (in Fig. 5 nicht gezeigt) und die zu dem abgefragten Leiter 102 gehörige Kapazität auf ein negatives Potential während des Zeitintervalls X bis t4 aufgeladen, und sie können während des Zeitintervalls t4 bis t5 entladen.
Da der betätigte kapazitive Schalter 15 die Kapazität aus der Leitung 102 erhöht, entlädt diese Kapazität langsamer als der Referenzkondensator (in Fig. 5 nicht gezeigt) des Ladegeschwindigkeitsdetektors 32, wodurch der Ladegeschwindigkeitsdetektor 32 in einen logischen "1"-Pegel fällt, was zur Folge ha-t, daß eine logische it: in dem Speicherelement 42 zum Zeitpunkt tS eingestellt wird.
In ähnlicher Weise werden die Leiter 101, 102 und 104 der Schaltermatrix 28 während des Zeitintervalls t5 bis t7 geklemmt, und die Speicherelemente 41, 42 und 44 werden gesperrt, während der Leiter 103 und das Speicherelement 43 freigegeben werden. Aufgrund der größeren Kapazität des Referenzkondensator des Ladegeschwindigkeitsdetektors 32 (in Fig. 5 nicht gzeigt) wird der Ladegeschwindigkeitsdetektor 32 in einen logischen 11011-Zustand geschaltet, und in dem Speicherelement 43 wird zum Zeitpunkt t7 eine logische "O" gespeichert. Umgekehrt werden während des Zeitintervalls t7 bis t9 die Leiter 101, 102 und 103 geklemmt und die Speicherelemente 41, 42 und 43 werden gesperrt, während der Leiter 104 und das Speicherelement 44 freigegeben werden. Da der Leiter 104 eine größere Kapazität hat, wird der Ladegeschwindigkeitsdetektor 32 in einen logischen "1 n -Pegel geschaltet, und in dem Speicherelement 44 wird zum Z.eitpunkt t9 eine logische 1" eingestellt.
Es ist aus der obigen Beschreibung klar, daß am Ende eines vollständigen Zyklus' die Speicherelemente 41 bis 44 die binäre Zahl 0101 enthalten, die , wie man aus der Wertetabelle in Fig. 4 ersieht, einen Zwei-Aus-N-Gode darstellt, welche den Schalter 15 aus der in Fig.3 dargestellten Schalteranordnung als den betätigten Schalter identifiziert. Der Zyklus wird fortlaufend wiederholt, wobei die binäre Zahl, die in dem Speicherregister 38 auftritt, nach Maßgabe der Wertetabelle in Fig.4 geändert wird, wenn unterschiedliche kapazitive Schalter 11 bis 16 betätigt werden. Die Ausgangssignale der Speicherelemente 41 bis 44 des Speicherregisters 38 erscheinen auf den Leitungen 201 bis 204, die an den Mikroprozessor 33 geschaltet sind. Der.Mikroprozessor 33 kann in einer herkömmlichen, zweckmäßigen Weise programmiert sein, um eine zulässige Schalterbetätigung der Schalter 11 bis 16 zu erkennen, die beispielsweise vorliegt, .m für eine min male Zeitdauer diese eine Betätigung unverändert vorliegt. So z.B. erkennt der Mikroprozessor 33 nur dann, daß einer der Schalter 11 ins 16 betätigt wurde, wenn die den Schaltern 11 bis 16 entsprechende Binärzahl in dem Speicherregister 38 für mindestens das gewählte minimale Zeitintervall unverändert vorliegt. Auf diese Weise werden falsche Betätigungen der Schalter 11 bis 16, sowie Fehlbetätigungen aufgrund von Rauschen ignoriert. Weiterhin wird, wie oben erläutert wurde, eine gleichzeitige Betätigung von zwei oder mehr kapazitiven Schaltern 11 bis 16 veranlassen, daß drei oder mehr der Leiter 101 bis 104 eine erhöhte Kapazität aufweisen und somit wenigstens drei logische l-Pegel in dem Speicherregister 38 gespeichert werden. Das Vorhandensein von mehr als zwei logischen ""-Pegel (unabhängig von der Anzahl der Leiter und Schalter in der Schaltermatrix 28) wird leicht durch den Mikroprozessor 33 als unzulässiger Zustand erkannt. Dementsprechend wird eine zulässige Betätigung der Schalter 11 bis 16 durch das Vorliegen einer Binärzahl in dem Speicherregister 38 erkannt, welche lediglich zwei logische "l"-Pegel enthält und in dem Speicherregister 38 für wenigstens eine vorbestimmte minimale Zeitdauer unverändert vorliegt. Andere Zustände werden durch den Mikroprozessor 33 als unzulässig oder fehlerhaft behandelt. Dem Fachmann ist klar, daß das Register 38 alternativ ein Schieberegister sein kann, aus dem über die Leitung 36 eingegebene Daten in serieller Form auf einer einzelnen Ausgangsleitung (nicht dargestellt) ausgegeben werden können. Eine spezielle Ladegeschwindigkeit-Detektorschaltung 32 ist zusammen mit einer Schalteranordnung zum Koppeln ausgewählter Leiter 101 bis 104 in der Schaltermatrix 28 in Fig. 8 dargestellt, in der der Ladegeschwindigkeitsdetektor innerhalb der gestrichelten Umrißlinie 32 dargestelle ist. Der Ladegeschwindigkeitsdetektor 32 ist mit einem Ende der Leiter 101 bis 104- der Schaltermatrix 28 über den Leiter 29 und MOS;Pransistoren Q5, Q7, Q9, bzw. Q11 verbunden, während die jeweils anderen Enden der Leiter 101 bis 104ibev MOS-Transistoren Q6, Q8, Q10 bzw.
Q12 auf ein Bezugspotential, wie beispielsweise Masse, gelegt sind. Aus Gründen der Vereinfachung und klareren Darstellung ist die Verbindung der kapazitiven Schalter 11 bis 16 mit den Leitern 101 bis 104 der Schaltermatrix 28 gemäß Fig. 3 nicht in Fig. 8 dargestellt, wie es in Fig.5 der Fall war. Wie man aus der Zeichnung ersieht, ist die das Freigabesignal 54 führende Leitung 401 für den Leiter 101 der Scharltermatrix 28 direkt an die Gate-Elektrode des Transistors Q6 geschaltet und steht mit der Gate-Elektrode des Transistors Q5 über einen Inverter 63 in Verbindung. In ähnlicher Weise ist die zu dem Leiter 102 gehörige Leitung 402 direkt an die Gate-Elektrode des Transistors Q8 geschaltet und steht mit der Gate-Elektrode des Transistors Q7 über einen Inverter 64 in Verbindung. Die Leitung 403, die zu dem Leiter 103 gehört, is-t direkt mit der Gate-Elektrode des Transistors Q10 svterbv en sind steht mit der Gate-Elektrode des Transistors Q9 über einen Inverter 65 in Verbindung. Die zu dem Leiter 104 gehörige Leitung 404 ist direkt an die Gate-Elektrode des Transistors Q12 geschaltet und steht mit der Gate-Elektrode des Transistors Q11 über einen Inverter 66 in Verbindung. Das Ankoppeln eines guqgewjählten Leiters der Schaltermatrix-Leiter 101 bis 104 an- den Ladegeschwindigkeitsdetektor 32 über die Beistung 29 ist leicht zu ersehen, wenn man annimmt, daß während des ZeWtintervalls t3 bis t5 (siehe Fig. 6) der positive Impuls 56 auf der Leitung 402 auftritt und die übrigen Sçi^tungen 401, 403 und 404 auf einem negativen oder niedrigen Potential liegen. Das positive oder hohe Potential auf der Leitung 402 macht den Transistor Q8 nichtleitend und verhindert dadurch, daß der Leiter 102 der Schaltermatrix 28 elektrisch über den Transistor Q8 auf Massepotential gelegt wird. Weiterhin erscheint das positive Potential auf der Leitung 402 an der Gate-Elektrode des Transistors Q7 als negatives Potential aufgrund des Inverters 64 und macht den Transistor Q7 leitend, um dadurch den Leiter 102 der Schaltermatrix 28 elektrisch mit dem Ladegeschwindigkeitsdetektor 32 über die Leitung 29 zu verbinden. Zur selbenZeit macht das negative Potential auf den Leitungen 401, 403 und 404 die Transistoren Q6, Q10 und Q12 leitend, um dadurch die Leiter 101, 103 und 104 der Schaltermatrix 28 elektrisch auf Masse zu legen.
Da die Gate-Elektroden Q5, Q9 und Qil aufgrund der Inverter 63, 65 und 66 positiv sind, sind die Transistoren Q5, Qg und Q11" nichtleitend, Daher sind die Leiter 101, 103 und 104 der Schaltermatrix 28 nicht elektrisch mit dem Ladegeschwindigkeitsdetektor 32 wahrend dieses Zeitintervalls t3 bis t5 verbunden.. In ähnlicher Weise werden die übrigen Leiter 101, 103 und 104 der Schaltermatrix 28 sequentiell an den Ladegeschwindigkeitsdetektor 32 gkoppelt, wenn die positiven Impulse 54, 58 und 60 auf den Leitungen 401, 403 und 404 auftreten.
Die Ladegeschwindigkeits-Detektorschaltung 32 enthält vier aneinandergeschaltete MOS-Transistoren Q1, Q2, Q3 und Q4.
Die Transistoren Q1 und Q2 bilden ebenso wie die Transistoren Q3 und Q4 eine ttStoR-7ieh'l-Schaltung . Das Rechtecksignal 52, (Fig. 6) auf der Eingangsleitung 34 und dessen Inversion aufgrund des Inverters 61 steuern das Schalten der Transistoren Q2 und Q4 bzw. Q1 und Q3. Die Transistoren Q1 und Q3 sind wie die Transistoren Q2 und Q4 als Gegenwirkleitwerte angepaßt. Die Rechteckwelle 52 auf der Eingangsleitung 34 wird direkt auf die Gate-Elektroden der Transistoren Q2 und Q4 geschaltet, während die Zuführung zu den Gate-Elektroden der Transistoren Q1 und Q3 über einen Inverter 61 erfolgt. Die Source-Elektroden der Transistoren Q1 und Q3 sind auf Masse gelegt, die Drain-Elektroden der Transistoren Q2 und Q4 sind an eine Spannungsquelle mit negativem Potential -V geschaltet. Die Drain-Elektrode des Transistors Q1 und die Source-Elektrode des Transistors Q2 sind auf einer Seite eines Peferenzkondensators 62 (dessen andere Elektrode an Masse liegt) geschaltet und sind weiterhin mit einem Eingang eines NAND-Gliedes- 1 verbunden. Die Drain-Elektrode des Transistors Q3 und die Source-Elektrode des Transistors Q4 sind an den über die Leitung 29 freigegebenen oder abgefragten. Leiter der Schaltermatrix-Leiter 101 bis 104 geschaltet und stehen weiterhin mit einem Eingang eines NAND-Gliedes 2 in Verbindung. Der Ausgang des NAND-'Gliedes 1 ist mit dem zweiten Eingang,des NAND-Gliedes 2, der Ausgang des NAND;Gliedes 2 ist mit dem zweiten Eingang des NAND-Gliedes 1 verbunden, um eine Sperrschaltung (latch) zu bildend Der Ausgang des NAND-Gliedes 1 steht ferner mit einem Eingang eines NAND-Gliedes 3, der Ausgang des NAND-Gliedes 2 ferner mit einem Eingang eines NAtS-Gliedes 4 in Verbindung. Der Ausgang des NAND-Gliedes 3 steht in Verbindung mit dem anderen Eingang des NAND-Gliedes 4, während der Ausgang des NAND-Gliedes 4 mit dem anderen Eingang des NAN'D-Glledes 3 in Verbindung steht, um eine weitere Sperrschaltung zubilden, die als Zwischenspeicher verwendet wird und ein Ausgangssignal für den Ladegeschwindigkeitsdetektor 32 auf der Ausgangsleitung 36 liefert.
Die logische 0" -Bedingung des Ladegeschwindigkeits-Detektors 32 entspricht dem Zustand, daß die Kapazität des Referenz-Kondensators 62 größer ist als die Kapazität gegen Erde des -jenigen Leiters 101 bis 104 der Schaltermatrit 28, der an den Ladegeschwindigkeits-Detektor 32 über die Leitung 29 geschaltet ist. Das Rechtecksignal 52 (siehe Fig. 6) wird kontinuierlich erzeugt; wird es negativ oder niedrig, werden die Transistoren Q2 und Q4 leitend und laden dadurch gleichzeitig den Referenzkondensator 62 und die Kapazität gegen Erde desjenigen Leiters 101 bis 104 auf, der zu dem Zeitpunkt über die Leitung 29 an das negative Potential -V gekoppelt ist. Zur selben Zeit ist der Ausgang des Inverters 61 positiv oder hoch und hält die Transistoren Q1 und Q3 nicht leitend . Die resultierenden negativen Potentiale auf der Leitung 29 und am Referenzkondensator 62 halten den Ausgang der Glieder NAND-2 und NAND-1 auf positivem oder hohem Potential. Das Ausgangssignal der Sperrschaltung auf der Leitung 36 verbleibt in dem Zustand, der vorher vorgelegen hat. Wird das Rechtecksignal 52 positiv oder hoch, werden die Transistoren Q2 und Q4 nicht leitend, und das r negativ Ausgangssignal des Inverters 61 macht die Transistoren Q1 und Q3 leitend. Das Potential an dem Referenzkondensator 62 und auf der Leitung 29 steigt dann mit einer Geschwindigkeit an, die bestimmt ist durch den Betrag der Kapazität des Referenzkondensators 62 und der Kapazität gegen Erde desjenigen Leiters 101 bis 104, der an die Leitung 29 gekoppelt ist. Die Entladegeschwindigkeit wird ebenfalls durch die tiirkleitwerte der Transistoren Q1 und Q3 beeinflußt. Wenn der Referenzkondensator 62 größer ist als die Kapazität gegen Borde des freigegebenen Leiters 101 bis 104, welcher an die Leitung 29 gekoppelt ist, wird die freigegebene Kapazität des Leiters 101 bis 104 schneller entladen als die des Referenzkondensators 62 und dadurch.
veranlassen, daß das Potential am Eingang des NAND-Gliedes 2, welches auf der Leitung 29 ansteht, den Schwellenwertpegel des NAND-Gliedes 2 erreicht, bevor das Potential am Referenzkondensator 62 das Schwellenwertpotential des NAND-Gliedes 1 erreicht. Dann sind beide Eingänge des NAND-Gliedes 2 positiv oder hoch und sein Ausgang schaltet auf negatives oder niedriges Potential, um dadurch das Ausgangssignal des NAND-Gliedes 1 auf ein positives oder hohes Potential sperrend zu schalten. Die Tatsache, daß das Ausgangssignal des NAND-Gliedes 2 negativ oder niedrig ist und.
das Ausgangssignal des NAND-Gliedes 1 positiv oder hoch ist, macht das Ausgangssignal des NAND-Gliedes 3 niedrig und das Ausgangssignal des NAND-Gliedes 4 hoch. Dies stellt das Speicherausgangssignal auf der Leitung 36 auf einen niedrigen oder "Ott-Pegel ein. Dieser Pegel wird in das Speicherregister 38 in der obenerläuterten Weise eingegeben. Der Ladegeschwindigkeits-Detektor 32 ist in der Parallelanmeldung mit dem Aktenzeichen offenbart.
Im Fall, daß zusätzliche Kapazität auf den freigegebenen und an die Leitung 29 geschalteten Schaltermatrix-Leiter 101 bis 104 gegeben ist, indem ein damittkoppelter kapazitiver Schalter 11 bis 16 durch das Berühren eines Fingers einer Person betätigt wurde, ist die Kapazität des Referenzkondensators 62 kleiner als die Kapazität gegen Masse des an die Leitung 29 gekoppelten Leiters 101 bis.104. Dementsprechend werden, wenn der Rechteckimpuls 52 nach dem AuS-laden dieser Kapazitäten auf das negative Potential -V positiv wird, die Transistoren ol und Q3 angeschaltet, und das Potential am Referenzkondensator 6-2 erreicht den Schwellenwert des NAND-Gliedes 1, bevor das Potential auf der Leitung 29 den Schwellenwert des NAND-Gliedes 2 erreicht.
Das Ausgangssignal am NAND-Glied 1 wird niedrig, was zur Folge hat, daß das NAND-Glied 2 seinen Ausgang in einen hohen Zustand schaltet und dadurch den Ausgang des NAND-Gliedes 4 niedrig und den Ausgang des NAND-Gliedes 3 hoch schaltet. Dies stellt das Speicherausgangssignal auf der Ausgangsleitung 36 auf einen hohen oder logischen "1"-Pegel ein, welcher in der obenerläuterten Weise in das Speicherregister 38 eingegeben wird.
Wie aus der obigen Beschreibung hervorgeht, handelt es sich bei den anhand von Fig. 8 erläuterten Schaltungen um P-Kanal-MOS-Bauelemente, die leicht als integrierte Schalt kreise hergestellt werden können und bei niedrigem Pegel aktiv sind. Die Frequenz der Rechteckwelle 52 (siehe Fig.6) bestimmt sich durch die Zeit, die benötigt wird, die durch die Ladegeschwindigkeits-Detektorschaltung nP verglichonen Kapazitäten zu laden und zu entladen; diese Zeit wiederum bestimmt sich aus den Schaltungsparametern der in Fig. 8 dargestellten Schaltung. In einem Ausfüiirungsbeispiel der vorliegenden Erfindung, welches realisiert wurde, besaß die Rechteckwelle 52 eine Frequenz von 25 000 Bz .
Fig. 9 zeigt eine modifizierte Form der Schaltlogik, die zu den Leitern 101 bis 104 der Schaltermatrix 28 gehört.
Anstattr die nicht ausgewählten Leiter der Schaltermatrix während des Zeitintervalls, in welchem der abgefragte Leiter an den Ladegeschwindigkeitsdetektor 32 geschaltet wird, auf Masse zu legen, wie im Ausführungsbeispiel nach Fig.8, werden die nicht ausgewählten Leiter in Fig. 9 durch auf der Leitung 29 auftretende Ströme mittels eines eine Binheitsverstärkung liefernden Verstärkers 71 und einer Verbindungsleitung 70 getrieben. Dies ermöglicht, daß die Lade- und Entladeströme, die dem aus der Schaltermatrix 28 ausgewahlten Leiter 102 bis 104 zugeführt werden, auch die nicht ausgewählten Leiter der Schaltermatrix 28 treiben und dadurch gleichzeitig alle zusätzlichen Nebenschluß- und parasitären Kapazitäten der Leitungen 101 bis 104 der Schaltermatrix 28 abtrennen. Dies hat zur Folge, daß der gesamte erfaßbare Ladestrom in dem ausgewählten Leiter der Leiter 101 bis 104 der Schaltermatrix 28 vollständig der unbekannten, dem abgefragten Leiter zugeordneten Kapazität zugeführt wird. Die Arbeitsweise der in Fig. 9 dargestellten Ausführungsform wird klar, wenn man das Zeitintervall t3 bis t5 (siehe Fig. 6) betrachtet, währenddessen der positive Impuls 56 auf der Leitung 402 auftritt und dadurch den Transistor Q8 nicht leitend und den Transistor Q7 leitend macht, um den Leiter 102 der Schaltermatrix 28 an den Ladegeschwindigkeits-Detektor 32 über die Leitung 29 zu koppeln. Während dieses Zeitintervalls sind die verbleibenden Leitungen 401, 403 und 404 auf negativem Potential, wodurch die Transistoren 96, Q10 und Q12]et0nd und die <Pranistorn 05 , Q9 und Q11 nicht leitend sind, um die Schaltermatrixlelter 101, 103 und 104 an den Ausgang des Einheitsverstärkung aufweisenden Verstärkers 71 zu koppeln, dessen Eingang an die Leitung 29 geschaltet ist. Abgefragte der übrigen Leiter 101, 103 und 104 und nicht ausgewählte Leiter 101 bis 104 werden an die Leitung 29, bzw. an den Ausgang ins Einheitsverstärkung aufweisenden Verstärkers geschaltet und zwar in ähnlicher Weise unter Steuerung der positiven Impulse 54, 56, 58 und 60 (siehe Fig. 6).
Ein P-Eanal-E40S-gesteuertes D-Flip-:Flop, das in dem Speicherregister 38 des in Fig. 5 dargestellten Systems verwendet werden kann, ist in Fig. 11 mit der gestrichelten Umrandung 41 angedeutet. Dies entspricht dem SpeichereLement 41 im Speicherregisber 38 in Fig. 5. Das Flip-Flop 41 enthält zwei in Serie verbundene Inverter 73 und 74 mit einer durch einen MOS-Transistor Q15 gesteuerten Rückkopplung. Ein weiterer MOS-Uransistor Q 14 ist zwischen den Ausgang des Ladegeschwindigkeits-Detektors 32 , der an die Ausgangsleitung 36 geschaltet ist, und die zwei in Serie geschalteten Inverter 73 und 74 geschaltet. Das Ausgangssignal des gattergesteuerten D-Flop-Flops 41 erscheint auf einer Ausgangsleitung 201 und entspricht dem Ausgangs signal des Inverters 74. Eine Freigabeleitung 301, die, wie oben erläutert wurde, dem Leitern101 in der Sphaltermatrix 28 entsprichtt ist direkt mit der Gate-Elektrode des Transistors Q15 verbunden und an die Gate-Elektrode des Transistors Q14 über einen Inverter 76 geschaltet. Die Arbeitsweise des gattergesteuerten D-Flii?-Flops wird klar, wenn man das Zeitintervall t1 bis t3 (Fig .6) betrachtet, währenddessen der positive Impuls 54 auf der Freigabeleitung 301 erscheint. Dieses positive Potential 54 macht den Transistor Q15 nicht leitend und macht -mittels des Inverters 76 in ein negatives Potential umgewandelt- den Transistor Q14 leitend. Der leitende Transistor Q14 und der nicht leitende Transistor Q15 haben zur Folge, daß der Ausgangspegel auf der Leitung 201 derselbe ist wie der Eingangspegel auf der Eingangsleitung 36, welcher das Ausgangssignal des Ladooehwindigkeits-Detekt:ors 32 darstellt. Während der übrigen Zeitintervalle ist die Freigabeleitung 301 negativ, wie oben bereits erläutert wurde, wodurch der Transistor Q14 nicht leitend und der Transistor Q15 leitend wird. Unter diesen Umständen ist die Ausgangsleitung 201 nicht weiter an die Eingangsleitung 36 gekoppelt. Aufgrund der Rückkopplung durch den Transistor Q15 jedoch verbleibt der Pegel auf der Ausgangsleitung 201 auf demselben Pegel, der vorlag, als Q14 vom leitenden in einen nichtleitenden Zustand wechselte. Aus der oben in Zusammenhang mit Fig. 5 gegebenen Beschreibung ist klar, daß dieser Pegel dem logischen Zustand (0 oder 1) entspricht, der den Betrag der Kapazität auf der Leitung 101 angibt. Ähnliche Flip-Flops in dem Speicherregister 38, die zu den übrigen Schaltermatrix-Leitern 102, 103 und 104 gehören, würden in ähnlicher Weise arbeiten.
Das in Fig. 5 dargestellte~~ystem kann leicht modifiziert werden, um eine separate Ausgangsleitung für jeden der betätigten kapazitiven Schalter 11 bis 16 zu aktivieren oder freizugeben.Dies kann wünschenswert sein, wenn nur wenige kapazitive Schalter in der Anordnung verwendet werden oder wenn die Anzahl der mit den übrigen Schaltungsteilen des Systems verbundenen Leitungen nicht erheblich ist. Wie in Fig. 7 dargestellt ist, enthält eine solche Anordnung einen Zwei-Aus-N-Decoder 46, der an die Ausgangsleitungen 201 bis 204 des Speicherregisters 38 gekoppelt ist. Der Decoder 46 besitzt Ausgangsleitungen 111, 112, 113, 114, 115 und 116, die entsprechend den kapazitiven Schaltern 11, 1-2, 13, 14, 15 und 16 in der Schaltermatrix 28 zugeordnet sind. Die Arbeitsweise des Decoders 46 ist derart vorgesehen, daß, wenn der Schaler 11 betätigt wird, die Ausgangsleitung 111 freigegeben wird (sie führt einen logischen "1"-Pegel).
Wird der Schalter 12 betätigt, wird die.Leitung 112 freigegeben, bei Betätigung des Schalters 13 erfolgt die Freigabe der Leitung 113, usw. Der Ausgang des Decoder 46 ist an logische Steuerschaltungen 35 gekoppelt, die die Daten der Schalterbetätigung auf den Leitungen 111 bis 116 in, irgendeiner gewünschten vorbestimmten Weise verarbeiten.
Die logische Schaltungsanordnung 35 gibt mittels eines über eine Leitung 117 dem Decoder 46 zugeführten Freigabesignals den Decoder 46 frei oder liest ihn aus, und zwar nur nachdem ein vollständiger Abfragezyklus der Leitungen 101 bis 104 der Schalte-matrix 28 stattgefunden hat. Für'den Fachmann ist klar, daß-die logische Schaltung 35 auch dazu verwendet werden kann, das Rechtecksignal 52 (Fig. 6)'an den Ladegeschwindigkeitsdetektor 32 über die Leitung 34 zu geben. Ein Rechteckwellensignal-Generator 52 beispielsweise könnte einen ioszillator-gesteuerten Multivibrator (nicht gezeigt), enthalten.
Das Signal 52 kann auch dazu verwendet werden, die AbSragesignale, 54, 56, 58 und 50, (siehe Fig.6) zu erzeugen. Dies kann dadurch ausgeführt werden, daß das Rechteck-Signal 52 über eine Leitung 50 an eine Leitungsadressen-Auswahlschaltung 30 gegeben wird. Die Auswahlschaltung 30 erzeugt vier sequentiell auftretende Impulse 54,56,58 und 60 auf den Leitungen 401, 402, 403 und 404 in Abhängigkeit aller vier vollståndigen Zyklen des Signals 52. Ein vierstuSiger Ringzähler (nicht gezeigt) könnte beispielsweise die gewünschte Funktion der Auswahlschal-tung 30 liefern.
Fig. 10 zeigt im einzelnen eine Schaltung, die als Zwei-Aus-N-Decoder 46 in dem in Fig. 7 dargestellten System verwendet werden kann. Die innerhalb der gestrichelten Umrißlinie 46 gezeigte Schaltung enthält NAND-Glieder 411, 412, 413, 414, 415 und 416 für jeden der kapazitiven Schalter 11, 12, 13, 14, 15 und 16. Jedes der NAND-Glieder 411 bis 416 ist so geschaltet, daß es das Freigabesignal von der logischen S>chaltung 35 auf der Leitung 117 empfängt und darüberEinaus den invertierten oder nicht invertierten Ausgang jeder Stufe 41 bis 44 des Speicherregister 38 empP;ing-t. Die Arbeitsweise des Decoders 46 ist derart, daß das Vorhandensein eines Zwei-Aus-N-Godes im Register 38 nur das NAND-Glied 411 bis 416 freigibt, welches dem durch den Zwei-Aus-N-Code identifizierten betätigten kapazitiven Schalter zugeordnet ist.
Um freigegeben zu werden, miissen sämtliche Eingänge eines NAND-Gliedes 411 bis arc16 hohen Pegel aufweisen. Da jedoch die einen betätigten Schalter 11 bis 16 repräsentierende Binärzahl nur zwei logische l"-Pegel enthält müssen einige der Eingangssignale jedes der NAND-Glieder 411 bis 416 invertiert werden. Dies wird durch Inverter 81, 82,83 und 84 bewerkstelligt, deren Eingänge an die Ausgänge der Speicherelemente-41, 42, 43 und 44 geschaltet sind und deren Ausgänge an bestimmte NXND-Glieder 411 bis 416 geschaltet sind, wie in Fig.10 dargestellt ist.
Die Arbeitsweise des in Fig.10 dargestellten Codierers wird deutlich, wenn man die Betätigung des kapazitiven Schalters 16 (Fig. 3) betrachtet, die zur Folge hat, daß die Binärzahl 0011 (Fig. 4) in den Speicherelementen 41 bis 44 des Speicherregisters 38 eingestellt wird. Um das zu dem kapazitiven Schalter-16 gehörige NAND-Glied 416 freizugeben, müssen dessen sämtliche Eingänge hohen Pegel aufweisen. Dementsprechend sind Eingänge des NAND-Gliedes 16 die über die Inverter 81 und 82 invertierten Ausgangsgrößen der Speicherelemente 41 und 42 und die wahren Ausgänge der Speicherelemente 43 und 44. Bei betätigtem kapazitiven Schalter 16 wird das NAND-Glied 16 bei Auftreten eines Freigabesignals auf der Leitung 117 freigegeben. In ähnlicher Weise wird das NAND-Glied 415, welches zu dem kapazitiven Schalter 16 gehört, und dem die Binärzahl 0101 (siehe Fig. 4) zugeordnet ist, an die invertierten Ausgänge der Speicherelemente 41 und 43 und die wahren Ausgänge der Speicherelemente 42 und 44 gekoppelt. Die verbleibenden NAND-Glieder 414, 413, 412 und 411 sind in ähnlicher Weise mit bestimmten invertierten und wahren. Ausgängen der Speicherelemente 41 bis 44 verschaltet, so daß sie nur bei Betätigen ihrer zugeordneten kapazitiven Schalter 14, 13, 12 und 11 freigegeben werden.
Dem Fachmann ist-klar, daß die aus den Leitern 101 bis 104 und den Schaltern 11 bis 16 bestehende Anordnung, die es ermöglicht, für eine gegebene Anzahl der Schalter 11 bis 16 eine geringere Anzahl von Leitern 101 bis 104 zu verwenden, nicht wesentlich bei rder Ausführung der Erfindung ist,da eine X-Y-Matrix, welche mehr Leiter 101 bis 104 für eine gegebene Anzahl von Schaltern 11 bis 16 erfordert, mit dem einzelnen, oben beschriebenen Ladegeschwindigkeits-DeteXtor~-52 zu32 verwendet werden kann.
Wie beim in Fig. 5 dargestellten System kann die Steuerlogik 35 des Systems nach Fig. 4 leicht so ausgebildet sein, daß als lässige Schalterbetätigung der Schalter 11 bis 16 nur eine solche anerkannt wird, die mindestens für eine vorbestimmte Zeitdauer oder eine Anzahl von Abfragezyklen unverändert vorliegt. Darüberhinaus geben die Betätigung von zwei oder mehreren Schaltern 11 bis 16 gleichzeitig zwei oder mehrere NAND-Glieder 411 bis 416 frei. Die Steuerlogik 35 kann leicht solche AusQanOssignale unterscheiden und sie entweder ignorieren oder ein Fehlersignal erzeugen.
Wie aus der obigen Beschreibung anhand der Fig. 1 bis 11 hervorgeht, kann das kapazitive Ladegeschwindigkeits-System nach der vorliegenden Erfindung leicht aus integrierten Schaltungen und Dickschicht- und/oder Dünnschicht-Filmen hergestellt werden, um ein wirtschaftliches und zuverlässiges System zu schaffen. Da eine relativ große Anzahl kapazitiver Schalter durch eine kleinere Anzahl von Leitungen identifiziert werden kann, kann das System leicht an integrierte Großschaltkreise mit einer nur begrenzten Anzahl externer Verbindungen.geschaltet Werden

Claims

Patentansprüche 0Kapaitive Schalteranordnung, g e k e n n z e i c h -n e t durch mehrere Leiter (101 bis 104), zwischen jewells einzigartige Paare von Leitern gekoppelte kapazitive Schalter (11 bis 1o), eine xinrichteng (33) zum sequentiellen Abtragen jedes Leiters und einen an den breiter geschalteten Kapazitätsdetektor (32) zum Vergleichen der zu dem Leiter gehörigen Kapazität mit einer Referenzkapazität (62).
2. Anordnung nach Anspruch 1, dadurch g e k e n n -.

z e i c h n e t , daß eine Speichereinrichtung (38) an den Kapazitätsdetektor (32) geschaltet ist zum Speichern einer Anzeige, ob die zu jedem Beiter.(101 bis 104) gehörige Kapazität größer oder kleiner ist als die Referenzkapazität (32).
3. Anordnung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß an die Leiter (101 bis 104) und den Detektor (32) eine Schaltereinrictung (Q1 bis Q4) gekoppelt ist zum sequentiellen Anschalten jedes Leiters (101 bis 104) an den Detektor (32) synchron zu der Abfrageeinrichtung (33).
4. Anordnung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß an den Detektor (32) eine Einrichtung angeschaltet ist zum gleichzeitigen Laden und Entladen der Referenzkapazität (62) und der zu dem abgefragten Leiter (101 bis 104) gehörigen Kapazität.
5. Anordnung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß der Detektor (32) eine Sperre (NAND-1, NAND-2) aufweist, die in einen ersten Zustand gesetztrwird, wenn die Referenzkapazität (62) größer ist als die zu dem abgefragten Leiter (101 bis 104) gehörige Kapazität und die in einen zweiten Zustand gesetzt wird, wenn die Referenzkapazität (62) kleiner istals die zu dem abgefragten Leiter gehörige Kapazität.
6. Anordnung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß die AbSragee n richtung eine Einrichtung aufweist zum sequentiellen Anschalten jedes Leiters (101 bis 104) an den Detektor (32) synchron mit der sequentiellen Abfrage der Leiter (101 bis 104) und zum Koppeln der verbleibenden, zu diesem Zeitpunkt nicht an den Detektor (32) geschalteten Leiter an ein Referenzpotential.
7. Anordnung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß ein mit einem Eingang und einem Ausgang versehener Verstärker (71) vorges-ehen ist, daß die Abfrageeinrichtung eine Anordnung (401 bis 404) aufweist zum sequentiellen Anschalten jedes Leiters (101 bis 104) an den Detektor (32) synchron mit der sequenztiellen Abfrage der Leiter und zum Koppeln des Eingangs (29) des Verstärkers (71) an den Detektor 32 und des Ausgangs-des Verstärkers (71) an diejenigen Leiter, die zu diesem Zeitpunkt nicht an dem Detektor (32) gekoppelt sind.
8. Anordnung nach Anspruch 1, dadurch g -e k e n n -z e i c h n e t , daß der Detektor (32) eine Einrichtung aufweist zum gleichzeitigen Vergleichen der Ladegeschwindigkeit des Referenzkondensators (32) mit der Ladegeschwindigkeit der zu dem abgefragten Leiter gehörigen Kapazität.
9. Anordnung nach Anspruch 2, dadurch g e k e n n -z e i c h n e t , daß die Speichereinrichtung (38) ein zu jedem Leiter gehöriges bistabiles Speicherelement (41 bis 44) aufweist und daß jedes bistabile Speicherelement in einem Zustand ist, wenn die zu ihrem betreffenden Leiter gehörige Kapazität größer ist als die Referenzkapazität (62), und daß Jedes bistabile Element in einem anderen Zustand ist, wenn die zu dem betreffenden Leiter gehörige Kapazität kleiner ist als die Referenzkapazität (62).
10. Anordnung nach Anspruch 2, dadurch g e k e n n -z e i c h n e t , daß die Anzeige in der Speichereinrichtung (38) einen Zwei-Aus-N-Code darstellt, welcher einen ausgewählten kapazitiven Schalter (11 bis 16) identifiziert.
11. Anordnung nach Anspruch 2, dadurch g e k e n n -z e i c h n e t , daß zu jedem kapazitiven Schalter (11 bis 16) eine Ausgangsleitung (111 bis 116) gehört, daß zwischen der Speichereinrichtung (38) und den Ausgangsleitungen (111 bis 116) eine Decodereinrichtung.(46) geschaltet ist, um eine der Ausgangsleitungen nach Maßgabe der Kapazitätsanzeigen in der Speichereinrichtung(38) zu betätigen.
12. Kapazitive Schalteranordnung, g e k e n n z e i c h -n e t durch mehrere Leiter (101 bis 104), einen zwischen wenigstens ein Paar der Leiter gekoppelten kapazitiven Schalter (11 bs 16), eine Abtasteinrichung (35) zum sequentiellen Abfragen der Leiter , und einen sequentiell an die Weiter (101 bis 104) synchron zu der Abtasteinrichtung(33) gekoppelten Kapazitätsdetektor (32) zum Feststellen der zu jedem Leiter gehörigen Kapazität.
13. Anordnung nach Anspruch 12, dadurch g e k e n n -z e i c h n e t , daß der Detektor (32) eine Speichereinrichtung (NAND-3, NAND-4) aufweist zum zwischenzeitlichen Speichern einer Anzeige für den Kapazitätswert eines abgefragten Leiters (101 bis 104).
14. Anordnung nach Anspruch 12, dadurch g e.k e n n -z e i c h n e t , daß eine Spelchereinrichtung (38) an den Kapazitätsdetektor (32) geschaltet ist zum Speichern einer Anzeige, ob die jedem Leiter (101 bis 104) zugehörige Kapazität größer oder kleiner ist als die Referenzkapazität (62).
15. Anordnung nach Anspruch 13, dadurch g e k e n n -z e i c h n e t , daß an den Detektor ein Referenzkondensator (62) gekoppelt ist und daß an den Detektor eine Einrichtung (Q1 bis Q4) geschaltet ist, zum gleichzeitigen Laden und Entladen des Referenzkondensators (62) und der zu einem abgefragten Leiter gehörigen Kapazität.
16. Anordnung nach Anspruch 15, dadurch g e k e n n- -z e i c h n e t , daß der Detektor (32) eine Einrichtung aufweist zum gleichzeitigen Vergleichen der Ladegeschwindigkeit des Referenzkondensators (62) mit der Ladegeschwindigkeit -derzu einem abgefragten Leiter gehörigen Kapazität.
17. Anordnung nach Anspruch 16, dadurch g e k e n n -z e i c h n e t , daß die Abtasteinrichtung eine Anordnung aufweist zum Anschalten derjenigen Weiter (101 bis 104), die zu diesem Zeitpunkt nicht an den Detektor (32) gekoppelt sind, an ein Referenzpotential.
18. Anordnung nach Anspruch 16, dadurch g e k e n n -z e i c h n e t , daß ein eine Einheitsverstärkung schaffender Verstärker (71) mit einem Eingang und einem Ausgang vorgesehen ist, und daß die Abtasteinrichtung (33; 35) eine Anordnung (401 bis 404) aufweist, zum Koppeln des Eingangs des Verstärkers an den Detektor (32) und zum Koppeln des Verstärkerausgangs an die zu diesem Zeitpunkt nicht an den Detektor (32) geschalteten Leiter (101 bis 104).
19. Anordnung nach Anspruch 16, dadurch g e k'e n n -z e i c h n e t, daß die Speichereinrichtung (38) fur jeden Leiter (101 bis 104) ein bistabiles Speicherelement (41 bis 44) aufweist, und daß jedes bistabile Speicherelement in einem ersten Zustand ist, wenn die zu seinem Leiter gehörige Kapazität größer ist als die Referenzkapazität (62), und in einem anderen Zustand ist, wenn die zu seinem Leiter gehörige Kapazität kleiner ist als die Referenzkapazität.
20. Anordnung nach Anspruch 19, dadurch g e k e n n -z e i c h n e t , daß die Zustände der bistabilen Speicherelemente (41 bis 44) einen Zwei-Aus-N-Code darstellen, der einen ausgewählten kapazitiven Schalter (11 bis 16) identifiziert.
21. Anordnung nach Anspruch 20 , dadurch g e k e n n -z e i c h n e t , daß zu jedem kapazitiven Schalter (11 bis 16) eine Ausgangsleitun (111 bis 1<6) gehört und daß zwischendenbistabilen Elementen (41 bis 44) und den Ausgangsleitungen (111 bis 116) eine Decodereinrichtung (46) geschaltet ist, um wenigstens eine Ausgangsleitung nach Maßgabe der Zustände der bistabilen Elemente zu betätigen.
22. Verfahren zum Bestimmen, ob irgendeiner von mehreren kapazitiven Schaltern betätigt wird, wenn jeder der kapazitiven Schalter an ein Paar von Leitern gekoppelt ist, wobei jeder Leiter an mehr als einen kapazitiven Schalter gekoppelt is-t, dadurch gek e n n z ei c h ne t daß jeder der Leiter an einen einzelnen kapazitiven Detektor, der einen Referenzkondensator enthält, sequentiell gekoppelt wird, daß der Referenzkondensator und ein an den Detektor gekoppelter Leiter gleichzeitig aufgeladen und Entladen werden, wobei die Kapazität des Leiters größer ist als die Referenzkapazität, wenn ein mit diesem Leiter gekoppelter Schalter betätigt ist und die Kapazität des Leiters kleiner ist als die Referenzkapazität, wenn keiner der mit dem Leiter gekoppelten Schalter betätigt wird, und daß die Ladegeschwindigkeit des Referenzkondensators mit der Ladegeschwindigkeit des an den Detektor gekoppelten Leiters verglichen wird, um zu bestimmen, ob die Kapazität des an den Detektor gekoppelten Leiters größer oder kleiner ist als die Referenzkapazität.
23. Verfahren nach Anspruch 22, dadurch g e k e n n -z e i c h n e t , daß eine Anzeigte darüber gespeichert wird, ob die jedem der Leiter zugeordnete Kapazität größer oder kleiner ist als die Referenzkapazität.
24. Verfahren nach Anspruch 22, dadurch g e k e n n -z e i c h n e t , daß das sequentielle Koppeln der Leiter an den Kapazitätsdetektor wiederholt wird, um-die Kapazität der Leiter zu bestimmen, und daß bestimmt wird, ob das Zeitintervall, während dessen die Kapazitåtsanzeigen in der Speichereinrichtung unverandert bleiben, eine vorbestimmte minimale Zeit überschreitet.
25. Verfahren nach Anspruch 24, dadurch g e k e n n -z e i c h n e t , daß bestimmt wird, ob die Kapazitätsanzeigen in der Speichereinrichtung mit einem vorbestimmten Muster übereinstimmen, welches einen betätigten kapazitiven Schalter identifiziert.
26. Verfahren nach Anspruch 24, dadurch g e k e n n -z e i c h n e t , daß bestimmt wird, ob die Kapazitätsanzeigen in der Speichereinrchtung, die Hapazitäten'darstellen, welche größer sind als die Referenzkapazität mehr als eine vorbestimmte Anzahl umfassen.