DE2804830A1 - Verfahren zur herstellung einer halbleiteranordnung - Google Patents

Verfahren zur herstellung einer halbleiteranordnung

Info

Publication number
DE2804830A1
DE2804830A1 DE19782804830 DE2804830A DE2804830A1 DE 2804830 A1 DE2804830 A1 DE 2804830A1 DE 19782804830 DE19782804830 DE 19782804830 DE 2804830 A DE2804830 A DE 2804830A DE 2804830 A1 DE2804830 A1 DE 2804830A1
Authority
DE
Germany
Prior art keywords
passivating
layers
etching
contact window
passivating layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19782804830
Other languages
English (en)
Inventor
Klaus Dipl Ing Reindl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE19782804830 priority Critical patent/DE2804830A1/de
Publication of DE2804830A1 publication Critical patent/DE2804830A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

  • Stand der Technik
  • Die Erfindung geht aus von einem Verfahren zur Herstellung einer Halbleiteranordnung nach der Gattung des Hauptanspruches. Derartige Verfahren sind bereits bekannt (DE-AS 15 89 810, DE-AS 16 19 970).
  • Die Kont akt fenster werden dabei in einfacher Maskentechnik mit naßchemischen Verfahren geätzt. Das führt aber zu ungünstigen Kontaktfensterkanten (Figur 1). Da zuerst Si3N4 geätzt wird und dann mit einer Ätzlösung, die Siliziumnitrid nicht angreift, das darunterliegende Siliziumdioxid entfernt wird, entsteht ein Si3N# -überhang. Dieser wird von den im Anschluß an den Atzprozeß aufgebrachten metallischen Kontaktschichten schlecht abgedeckt, so daß Zuverlässigkeitsprobleme infolge sich öffnender Kontaktschichten an Kontakt fenster-Kanten auftreten können. Dieser Nachteil kann zwar vermieden werden, wenn zwei Maskenschritte angewandt werden, bei denen das Siliziumnitrid mit einer größeren Maske als das Siliziumdioxid geätzt wird. Diese Technik hat aber wiederum den Nachteil, daß der Prozeß sehr komplex ist und daß ein größerer Flächenbedarf auftritt.
  • Vorteile der Erfindung Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß dadurch auf einfache Weise eine günstige Stufenform erreicht wird, die insbesondere verhindert, daß die metallischen Kontaktschichten sich an den Kontaktfenster-Kanten öffnen.
  • Zeich@@@ Figur 4 zeigt ein Kontakt fenster nach der Atzung nach einem übli(j#-1 naßchemischen Verfahren, während Figur 2 ein Kontaktfenster nach dem erfindungsgemäßen Plasma-Xtzen darstellt, Figur , eit ein Teilschnitt durch eine nach dem erfindungsgemäßen Verfahren hergestellte Halbleiteranordnung.
  • Beschreibung In Figur 1 wird ein Kontakt fenster 1 nach dem Ausätzen gezeigt, wobei die Schicht 9 eine maskierende Photolackschicht ist. Es ist zu sehen, daß durch die seitliche Ausdehung 2 bei der ätzung der Siliziumdioxidschicht 3 ein Überhang 4 der Siliziumnitridschicht 5 entsteht. Die Konturen 6 während der SiO2-Ätzung sind eingezeichnet.
  • Um den Überhang 4 zu vermeiden, wird Plasma-Atzung bei bestimmt--n Bedinungen empfohlen. Das Atzratenverhältnis von Si3l~T4 : SiO2 : Si = 8 bis 30 : 1 : 0,1 kann durch die Zusammensetzung eines geeigneten Ätzgases (Tetrafluormethan und Sauerstoff bzw. ein anderes, einatomiges angeregtes Gas) bei einem Druck von etwa 9,5 Torr eingestellt werden unabhängig von der eingestrahlten Hochfrequenzleistung. Damit ist es möglich, Siliziumnitrid-Siliziumdioxid-Doppelschichten 3, 5 auf Siliziumkörpern 10 in einem Arbeitsgang zu ätzen, ohne das Silizium in den Kontaktfenstern 1 merklich anzugreifen.
  • Die höhere Atzrate von Siliziumnitrid gegenüber Siliziumdioxid bewirkt eine Abschrägung der Fensterkanten 7 (Figur 2).
  • Die Konturen 8 während der Siliziumdioxid- und Siliziumnitridätzung sind in Figur 2 dargestellt.
  • Figur 3 zeigt einen Teilschnitt durch die fertig metallisierte Halbleiteranordnung. Mit 11 ist dabei eine metallische wsontaktschicht bezeichnet, die sich über das Kontaktfenster 1 und auf der rechten Seite auch über die beiden Passivierungsschichten 3 und 5 erstreckt. Mit 12 ist eine in den n-leitenden Siliziumkörper 10 eindiffundierte p-leitende Diffusionszone bezeichnet.

Claims (3)

  1. Ansprüche 1. Verfahren zur Herstellung einer Halbleiteranordnung aus einem einkristallinen Halbleiterkörper aus Silizium, insbesondere einer monolithisch integrierten Halbleiterschaltungsanordnung, bei welchem auf eine Oberfläche des Halbleiterkörpers eine passivierende Schicht aus Siliziumdioxid und darauf eine zweite passivierende Schicht aus Siliziumnitrid aufgebracht wird, bei welchem anschließend mit Hilfe einer maskierenden Schicht Kontaktfenster in die beiden passivierenden Schichten derart geätzt werden, daß innerhalb dieser Kontaktfenster die Haibleiteroberfläche freigelegt wird, und bei welchem schließlich auf die aus dem Halbleiterkörper und den beiden passivierenden Schichten bestehende Anordnung metallische Kontaktschichten aufgebracht werden, die sich über die Kontakt fenster und teilweise auch über die Passivierungsschichten erstrecken, dadurch gekennzeichnet, daß zum Ausätzen der Kontaktfenster (1) das Plasmaätzverfahren verwendet wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bein Ausätzen der Kontaktfenster (1) die Zusammensetzung des im Entladungsraum enthaltenen Atzgases und sein Druck so gewählt werden, daß sich das Ätzratenverhältnis zu Si3N4 : Si = 8 bis 30 : 1 : 0,1 ergibt.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ätzgas Tetrafluormethan und Sauerstoff enthält.
DE19782804830 1978-02-04 1978-02-04 Verfahren zur herstellung einer halbleiteranordnung Withdrawn DE2804830A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19782804830 DE2804830A1 (de) 1978-02-04 1978-02-04 Verfahren zur herstellung einer halbleiteranordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19782804830 DE2804830A1 (de) 1978-02-04 1978-02-04 Verfahren zur herstellung einer halbleiteranordnung

Publications (1)

Publication Number Publication Date
DE2804830A1 true DE2804830A1 (de) 1979-08-09

Family

ID=6031184

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19782804830 Withdrawn DE2804830A1 (de) 1978-02-04 1978-02-04 Verfahren zur herstellung einer halbleiteranordnung

Country Status (1)

Country Link
DE (1) DE2804830A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0034483A2 (de) * 1980-02-14 1981-08-26 Fujitsu Limited Verfahren zur Herstellung eines Musters in einer Schicht für die Herstellung eines Kontaktloches
EP0093246A1 (de) * 1982-04-30 1983-11-09 Texas Instruments Incorporated Verfahren zum Anhaften eines Metalles auf der Oberfläche eines Isolators
DE3903699A1 (de) * 1988-02-08 1989-08-17 Ricoh Kk Bildsensor
DE3914602A1 (de) * 1989-05-03 1990-11-08 Bosch Gmbh Robert Verfahren zum erzeugen von kontaktloechern in isolationsschichten

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0034483A2 (de) * 1980-02-14 1981-08-26 Fujitsu Limited Verfahren zur Herstellung eines Musters in einer Schicht für die Herstellung eines Kontaktloches
EP0034483A3 (en) * 1980-02-14 1983-06-08 Fujitsu Limited Process for patterning a layer, for forming a contact through hole
EP0093246A1 (de) * 1982-04-30 1983-11-09 Texas Instruments Incorporated Verfahren zum Anhaften eines Metalles auf der Oberfläche eines Isolators
DE3903699A1 (de) * 1988-02-08 1989-08-17 Ricoh Kk Bildsensor
DE3914602A1 (de) * 1989-05-03 1990-11-08 Bosch Gmbh Robert Verfahren zum erzeugen von kontaktloechern in isolationsschichten

Similar Documents

Publication Publication Date Title
DE69623679T2 (de) Verfahren zur Herstellung einer Grabenstruktur für die Isolation in einer integrierten Schaltung
DE69033615T2 (de) Ätzen von Kontaktlöchern in einer dielektrischen Doppelschicht mit einer einzigen Ätzkammer
EP0002503B1 (de) Verfahren zum Ätzen von Siliciumdioxid
DE68924468T2 (de) Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen.
DE3686092T2 (de) Verfahren zur in-situ-herstellung einer schutzschicht auf photolack fuer plasmaaetzen.
DE19620022C2 (de) Verfahren zur Herstellung einer Diffusionssperrmetallschicht in einer Halbleitervorrichtung
DE68926855T2 (de) Trockenätzverfahren
DE10127622B4 (de) Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
DE10224935A1 (de) Verfahren zum Ätzen von Öffnungen mit hohem Seitenverhältnis
DE102006037710B4 (de) Verfahren zur Herstellung einer Grabenisolation eines Halbleiterbauelements
DE4001372A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE69024977T2 (de) Verfahren zur eliminierung von ätzsperrehinterschneidungen
DE2615754C2 (de)
JPH10189554A (ja) 脱弗素処理
DE19929239A1 (de) Verfahren zur Herstellung von Halbleitern
DE69218069T2 (de) Verfahren zur Herstellung eines planarisierten Halbleiterbauelementes
DE19520768B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Dünnfilmwiderstand
DE69030709T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3317222A1 (de) Verfahren zum herstellen einer halbleiterstruktur
DE69017140T2 (de) Isolation für integrierte Schaltungsanordnung.
DE69416808T2 (de) Verfahren zur Herstellung einer mehrschichtigen Halbleitervorrichtung
EP0257328B1 (de) Verfahren zur Stabilisierung von pn-Übergängen
DE2804830A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE69807621T2 (de) Methode zum Schutz von Anordnungen gegen durch chemisch-mechanisches Polieren verursachte Fehler
DE2020531C2 (de) Verfahren zur Herstellung von Silizium-Höchstfrequenz-Planartransistoren

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee