DE2742936A1

DE2742936A1 - Dauerspeicher

Info

Publication number: DE2742936A1
Application number: DE19772742936
Authority: DE
Inventors: Alain Bert; Gerard Kantorowicz
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1976-09-24
Filing date: 1977-09-23
Publication date: 1978-03-30
Also published as: GB1590044A; US4110839A; FR2365858B1; DE2742936C3; DE2742936B2; FR2365858A1

Description

Dipl.-Ing

E. Prinz

Patentanwälte	27A2936
Dipl -Chem Dr. G. Hauser	Dipl-Ing G. Leiser
Ernsbergerstrasse 19
8 München 60

23. September 1977 THOMSON - CSP
173, Bd. HauBsmann
75008 PARIS / Frankreich

Unser Zeichen; T 2249

Dauerspeicher

Die Erfindung betrifft einen Dauerspeicher für schnelle elektrische Signale

Es ist nämlich in gewissen Anwendungsfällen erforderlich, über Speicher zu verfügen, die einerseits gestatten, eine Information für eine sehr lange Zeit (beispielsweise mehrere Monate) aufzubewahren, und andererseits eine Einschreibzeit haben, die ausreichend kurz ist, damit schnelle Signale gespeichert werden können. Schließlich sollte ein solcher Speicher energieunabhängig sein, d.h. seinen Inhalt behalten, wenn die Versorgungsspannung abgeschaltet ist.

Die bekannten energieunabhängigen Festkörper-Dauerspeichersysteme, von denen insbesondere die MNOS(Metall-Nitrid-Oxid-Halbleiter) -Strukturen genannt seien, sind im allgemeinen

809813/0965

für die schnellen Signale - beispielsweise in der Größenordnung von 1 ns - wegen ihrer zu langen Einschreibzeit nicht sehr geeignet.

Die Erfindung schafft eine Speichereinrichtung, die gestattet, diese Beschränkung zu vermeiden, indem die Speicherung in zwei Phasen durchgeführt wird. Zu diesem Zweck besteht diese Speichereinrichtung aus zwei Speicherstufen:

einer ersten Stufe, die insbesondere eine Kapazität und eine Diode aufweist, die in der Lage sind, ein schnelles Signal durch Speichern von elektrischen Ladungen für eine Zeit zu speichern, die relativ kurz ist, aber ausreicht, um diese Ladungen in die zweite Stufe zu verschieben; und einer zweiten Stufe, die aus einem MNOS- oder MIIS(Metall-Isolator-Isolator-Halbleiter)-Element besteht, das für eine lange und energieunabhängige Speicherung dieser Ladungen und infolgedessen des Signals sorgt.

Mehrere Ausfuhrungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigen:

die Fig. 1 bis 3 elektrische Ersatzschaltbilder von

verschiedenen Ausführungsformen der Speichereinrichtung nach der Erfindung,

die Fig. 4a bis 4c Ausfuhrungsformen des MIIS-Elements,

das in der Speichereinrichtung nach der Erfindung benutzt wird,

809813/0965

die Fig. 5a bis 6b Ausführungsformen der in den Fig.

1 und 2 dargestellten Schaltungen,

Fig. 7 eine Ausführungsform der Schaltung

von Fig. 3, und

Fig. 8 eine Ausführungsform der Schaltung

von Fig. 3, welche mit elastischen Oberflächenwellen arbeitet.

In den verschiedenen Figuren tragen gleiche Teile gleiche Bezugszeichen.

Fig. 1 zeigt das elektrische Ersatzschaltbild einer ersten Ausführungsform der Speichereinrichtung nach der Erfindung, das folgendermaßen aufgebaut ist:

In Reihe mit einer Eingangsklemme 11 liegen ein Schalter T., ein Anschlußpunkt U, eine Diode D, ein zweiter Schalter T- und eine Ausgangsklemme 21. Zwischen die Diode D und den Schalter T_ (Punkt P) sind parallel einerseits ein Kondensator C und andererseits ein Widerstand R in Reihe mit einer MHS-Struktur E geschaltet. Diese beiden parallelen Zweige sind in einem Punkt Q miteinander verbunden, der seinerseits mit einer zweiten Eingangsklemme 12 und mit einer zweiten Ausgangsklemme 22 verbunden ist. Mit den in der Schaltung angenommenen Polungen (Durchlaßrichtung der Diode D von der Klemme 11 zu dem Punkt P) ist die Anschlußrichtung des MIIS-Elements so, daß sein halbleitender Teil mit dem Punkt Q verbunden ist.

809813/0968

Es sei daran erinnert, daß eine MHS-Struktur aus einer Metallschicht besteht, die von einer Isolierschicht bedeckt ist, welche ihrerseits von einer sehr dünnen Isolierschicht (die Dicke liegt in der Größenordnung von einigen zehn Angstrom) und schließlich von einer Halbleiterschicht bedeckt ist. Ein besonderer Fall einer solchen Struktur ist die MNOS-Struktur, d.h. die Metall-(Silicium) Nitrid-(Silicium)Oxid-Halbleiter(Silicium)-Struktur.

Wenn an das Metall eine Spannung angelegt wird, die gegenüber der des Halbleiters positiv ist, durchqueren aus dem Halbleiter stammende Elektronen die dünne Isolatorschicht aufgrund des Tunnel-Effekts und werden an der Grenzfläche der beiden Isolatorschichten eingefangen. Die so erfolgte Speicherung kann für eine sehr lange Zeit, die in der Größenordnung von einem Jahr liegt, aufrechterhalten werden. Das Löschen kann beispielsweise durch Anlegen einer Spannung in umgekehrter Richtung erfolgen.

Im Betrieb wird das zu speichernde Signal V an die Klemmen 11 und 12 angelegt, wobei der Schalter T₁ geschlossen und der Schalter T₂ geöffnet ist. Die so angelegt Spannung V_g lädt die Kapazität C über die Diode D auf. Das stellt die erste Speicherungsphase dar, in der die Einschreibzeit sehr klein sein kann, was bedeutet, daß das Signal V eine sehr kurze Dauer haben kann, die beispielsweise in der Größenordnung von 1 ns liegt.

Nach dieser ersten Phase verteilt sich ein Teil der Ladungen in dem MIIS-Element E. Das elektrische Feld, das sie zwischen dem Metall und dem Halbleiter erzeugen, ist bestrebt.

809813/0965

dieselben Ladungen des Kalbleiters zu der Grenzfläche der beiden Isolatorschichten zu verschieben, wo sie gespeichert werden. Dieses MIIS-Element stellt die zweite Stufe der Speichereinrichtung nach der Erfindung dar, die für eine lange und energieunabhängige Speicherung von elektrischen Ladungen sorgt, deren Menge proportional zu der Amplitude des Eingangssignal V ist. Der Wert des Wider-Standes R wird so gewählt, daß quantitativ allein die Kapazität C an der ersten Phase des Einschreibens beteiligt ist. Im übrigen kann der Wert der Kapazität C dann so gewählt werden, daß er den Kenndaten des Signals V angepaßt ist, und zwar unabhängig von dem MIIS-Element.

Das Lesen erfolgt an den Klemmen 21 und 22, indem der Schalter T_ geschlossen wird, beispielsweise mit Hilfe eines MOS(Metall-Oxid-Halbleiter)-Feldeffekttransistor. In diesem Fall kann die Gatekapazität dieses Transistors die Rolle der Kapazität C übernehmen.

Das an die Klemmen 11 und 12 angelegte Signal V kann zuvor abgetastet werden, wobei das öffnen des Schalters T₁ dann den zu speichernden Abtastwert einrahmt. Die Abtastung kann auch direkt durch den Schalter T₁ erfolgen.

Das Löschen der in dem MIIS-Element gespeicherten Information erfolgt durch Aufbauen eines umgekehrten elektrischen Feldes, d.h. eines Feldes, das von dem Halbleiter zu dem Metall gerichtet ist, mit Hilfe eines an die Klemmen 11 und 12 angelegten Signals beispielsweise.

8Q9813/0965

Es sei angemerkt, daß in dieser Ausführungsform einerseits das Signal V immer dasselbe Vorzeichen haben soll (positiv in dem Fall von Fig. 1) und daß andererseits die Aufladungszeit der Kapazität C von der Amplitude des Signals V abhängig ist. Diese Ausführungsform ist daher insbesondere für Digitalsignale geeignet.

Fig. 2 zeigt das elektrische Ersatzschaltbild einer zweiten Ausführungsform der Speichereinrichtung nach der Erfindung.

Dieses Ersatzschaltbild enthält wieder die Kapazität C in Parallelschaltung mit dem Widerstand R und dem MIIS-Element E, die in derselben Richtung wie in Fig. 1 geschaltet sind. Das zu speichernde Signal V wird an die Klemmen 11 und 12 angelegt, wobei die Klemme 12, wie zuvor, mit dem Punkt Q verbunden ist. Die Klemme 11 ist, wenn ein Umschalter T in der Stellung T₁ ist, mit dem Punkt P über eine Kapazität C₁ verbunden. Die Ausgangsklemmen 21 und 22 sind mit der Kapazität C₁ bzw., wenn der Umschalter T in der Stellung T- ist, mit dem Punkt Q verbunden. Zwischen den Punkten P und Q liegen außerdem in Reihe die Diode D, ein Anschlußpunkt U, die Spannungsquelle E₁ und eine Kopplungseinrichtung 33, über die ein Signal V in die Schaltung eingegeben werden kann.

Außerdem sind in Fig. 2 gestrichelt ein Kondensator C ,

Cl

eine Spannungsquelle V und ein Schalter T in Reihe dar-

£1 u

gestellt, die entweder zwischen die Punkte P und Q (V ₁, C ₁ und T ..) geschaltet oder (V _, C _ und T _) an die Anschlüsse einer Kapazität C _ angeschlossen sind, die zwischen den Elementen 33 und E₁ (Punkte M und N) angeordnet ist, auf deren Rolle weiter unten noch näher eingegangen wird.

8Q9813/0965

27A2936

Im Betrieb spannt das zu speichernde Signal V , das an den Klemmen 11 und 12 anliegt, die Diode D entsprechend seiner Amplitude mehr oder weniger vor. Wenn die Kapazität C₁ größer als die der Diode D ist, findet sich das Signal V praktisch an den Klemmen P und Q des Kondensators C wieder. Die Spannung E₁ kann in Reihe mit der Diode D zugeführt werden, damit ungeachtet dessen, ob die Amplitude des Signals positiv oder negativ ist, die Diode D immer in Sperrichtung betrieben wird. Wenn an das Element 33 ein Impuls der Amplitude V , die größer als die des

Signals V ist, so gerichtet angelegt wird, daß er die Diode s

D leitend macht, findet sich die Spannung V (oder V - E₁) an den Klemmen der Kapazität C wieder.

Wie zuvor verteilt sich nach dieser ersten Phase ein Teil der Ladungen in dem MIIS-Element E und das so erzeugte elektrische Feld ist bestrebt, dieselben Ladungen zu der Grenzfläche der beiden Isolatorschichten zu verschieben, wo sie gespeichert werden.

Der Speicherungsprozeß während der zweiten Phase kann vorteilhafterweise durch die Zusatzspannung V kontrolliert

et

werden, damit entweder ihre Schnelligkeit erhöht oder verhindert wird oder damit die zuvor gespeicherten Ladungen beseitigt, d.h. gelöscht werden.

Für das Einführen der Spannung V in die Schaltung gibt

el

es, wie oben dargelegt, zwei Möglichkeiten: entweder zwischen den Punkten P und Q, wobei die Kapazität

C ₁ die Aufgabe hat, das Abführen der gespeicherten Ladungen a ι

zu der Quelle V ₁ zu vermeiden;

809813/0965

oder zwischen den Punkten M und N, wobei die Verbindung MN durch eine Kapazität C _ großen Wertes ersetzt und

die Quelle V _ an die Klemmen der Kapazität C _ angeschlossen a^ Ά ο

wird und wobei die Kapazität C _ die gleiche Aufgabe hat wie die oben genannte Kapazität C ₁.

In dem einen und dem anderen Fall wird ein elektrisches Feld in dem MIIS-Element von dem Metall zu dem Halbleiter nach der ersten Speicherungsphase erzeugt (der Schalter T

ist dann geschlossen) und es fließt ein Strom zum Laden der Isolator- Isolator-Grenzfläche. Da das MIIS-Element E zuvor entsprechend der Amplitude des Signals V mehr oder weniger aufgeladen worden ist, ist das in dem MIIS-Element auftretende elektrische Feld von dem Signal V und infolge-

dessen von der Menge an aufgefangenen Ladungen abhängig.

Es sei angemerkt, daß für die kleinen Werte dieser letzteren diese Funktion linear ist: die Aufgabe der Spannung V ,

die daher viel größer als die Potentialdifferenz sein soll, die durch das Signal V hervorgerufen wird, besteht dann

vor allem darin, den Prozeß zu beschleunigen und seine Auswirkungen zu linearisieren. Schließlich ist in dem Ersatzschaltbild eine derartige Richtung für die Spannung

V dargestellt, daß sie den Speicherungsprozeß erleichtert. a

Selbstverständlich kann durch Umkehren der Richtung der

Spannung V der Speicherungsprozeß blockiert oder sogar a

die gespeicherte Information gelöscht werden.

In dem Schaltbild von Fig. 2 kann das Lesen wie in dem Fall von Fig. 1 an den Klemmen 21 und 22 erfolgen, wobei sich der Umschalter T in der Stellung T_ befindet.

809813/0965

Das Löschen erfolgt, indem in dem MIIS-Element ein umgekehrtes (zu dem Metall gerichtetes) elektrisches Feld durch Anlegen einer Potentialdifferenz an die Punkte P und Q aufgebaut wird, wobei die Schaltung dann zwischen den Punkten M und N unterbrochen ist.

Diese Ausführungsform gestattet, eine Ladungsmenge zu speichern, die zu dem zu speichernden Signal proportional ist, ungeachtet seines Vorzeichens, und ist infolgedessen für Analogsignale geeignet. Die Abtastung erfolgt hier durch den Schreibimpuls V .

Fig. 3 zeigt das elektrische Ersatzschaltbild einer dritten Ausführungsform der Speichereinrichtung nach der Erfindung.

Diese Ausführungsform gleicht der von Fig. 2, außer hinsichtlich des MIIS-Elements E und des Widerstandes R. Diese sind nämlich in Fig. 3 zwischen die Punkte P und N geschaltet, wobei sich der metallische Teil des MIIS-Elements auf der Seite des Punktes P und der Halbleiterteil auf der Seite des Punktes N befindet.

Der zweiphasige Betrieb ist dem der Einrichtung von Fig. 2 analog und ebenso ist es möglich, die zweite Phase durch Anlegen einer Zusatzspannung V zu kontrollieren.

Das Löschen der in dem MIIS-Element gespeicherten Information kann nicht durch Anlegen einer positiven Potentialdifferenz V_n erfolgen, da die Diode D dann das MIIS-Element kurzschlösse. Man kann aber das MIIS-Element beleuchten, um das Verschwinden der Elektronen aus den Haftstellen an der Isolator-Isolator-Grenzflache zu beschleunigen.

609813/0965

27A2936

Die Fig. 4a, 4b und 4c zeigen Ausführungsformen des MIIS-Elements E.

Fig. 4a zeigt ein Siliciumsubstrat 1, das von einer dünnen Oxidschicht 2 bedeckt ist, auf die eine Schicht 3 aus Siliciumnitrid, die die zweite Isolierschicht darstellt, und anschließend eine Metallschicht 4 aufgebracht ist. Auf diese Weise erhält man ein MNOS-Element.

Eine weitere Methode ist in Fig. 4b dargestellt: ein Siliciumsubstrat 7 ist von einer dicken Siliciumoxidschicht

8 bedeckt, in der durch Ionenimplantation eine Zone 6 von Haftstellen für die Ladungsträger gebildet wird, und zwar mit einer Tiefe, die durch die Energie der implantierten Ionen und derart kontrolliert wird, daß die Oxiddicke zwischen der Zone 6 und dem Silicium 7 gering ist. Die Oxidschicht 8 wird anschließend mit einer Metallschicht 5 überzogen. Das Siliciumsubstrat 7 kann beispielsweise polykristallines Silicium sein, das mit p-Verunreinigungen dotiert ist.

Eine dritte Methode ist in Fig. 4c dargestellt. Sie besteht darin, ein sehr stark dotiertes Siliciumsubstrat 9 zu oxydieren (Schicht 6), dann Ionen mit geringer Energie zu implantieren, wodurch eine Haftstellenzone 10 nahe der Oberfläche der Oxidschicht 6 erzeugt wird. Anschließend wird eine Halbleiterschicht 41, beispielsweise aus polykristallinem p-Silicium, aufgebracht. Das Siliciumsubstrat

9 übernimmt hier die Aufgabe der metallischen Schichten und 5 in den vorangehenden Figuren.

809813/0966

27A2936

Die Fig. 5a und 5b zeigen eine erste integrierte Ausführungsform der Schaltungen von Fig. 1 und 2, während Fig. 5c ihr elektrisches Ersatzschaltbild zeigt.

Die Einrichtung von Fig. 5a besteht aus einem Halbleitersubstrat 13, beispielsweise aus η-Silicium, welches nacheinander mit folgenden Schichten überzogen worden ist: einer Isolatorschicht 14, beispielsweise aus Siliciumoxid, ausgenommen in einer Zone 15, die von einem leitenden Niederschlag bedeckt ist,beispielsweise aus Platin, der mit dem Substrat 13 einen Schottky-Ubergang bildet; einer leitenden Schicht 16, beispielsweise aus sehr niederohmigem polykristallinem Silicium, das vorzugsweise p-leitend ist, die die Schicht 14 und die Zone 15 gleichmäßig bedeckt; einer Isolierschicht 17, beispielsweise aus Siliciumoxid, die die Schicht 16 bedeckt, ausgenommen an derjenigen Stelle, wo auf letzterer ein elektrischer Anschluß gebildet ist, der den Punkt P darstellt; es wird durch Ionenimplantation in der Schicht 17 auf der Höhe der Zone 15 eine Zone 20 geschaffen die eine Haftstellenzone für die Ladungsträger darstellt, wie in Fig. 4b gezeigt; und

einer Metallschicht aus zwei Teilen 18 und 19, wobei sich der Teil 19 über den Zonen 15 und 20 befindet und den Anschluß Q darstellt, während sich der Teil 18 außerhalb der Zonen 15 und 20 befindet und einen Anschluß A darstellt.

Fig. 5b zeigt die Speichereinrichtung von Fig. 5a, in der die Elektrode A weggelassen ist.

Fig. 5c ist das elektrische Ersatzschaltbild der vorhergehenden Figuren. Sie zeigt, daß das MIIS-Element E, das aus den Schichten 16, 17, 20 und 19 besteht, mit der Diode D, die aus dem Schottky-Ubergang zwischen den Schichten 13 und

809813/0965

15 besteht, in Reihe geschaltet ist. In dem Fall von Fig. 5a enthält die Einrichtung noch eine Kapazität C ., die aus den Schichten 16, 17 und 18 besteht und mit dem Verbindungspunkt P, der aus der Schicht 16 besteht, der Diode D und des Elements E verbunden ist.

Die Figuren zeigen, daß es sich um eine Ausführungsform der Schaltungen von Fig. 1 und 2 zwischen den Punkten U, P und Q handelt, wobei das MIIS-Element E außerdem die Aufgabe der Kapazität C übernimmt. Es sei angemerkt, daß aufgrund der gewählten Leitungstypen die Diode D von P nach U leitend ist, was eine Anpassung gemäß den Polaritäten der in den Fig. 1 und 2 dargestellten Spannungsquellen erfordert .

Die Kapazität C ₁ zwischen dem Punkt P und A ist nur erforderlich, wenn
Q angelegt wird.

forderlich, wenn die Zusatzspannung V an die Punkte P und

el

Fig. 6 zeigt eine Variante von Fig. 5, die eine Kapazität C enthält, welche von der des MIIS-Elements getrennt ist.

Fig. 6a gleicht Fig. 5b, ausgenommen hinsichtlich der Zonen 16 und 20 der letzteren. Die Schicht 23 (Fig. 6a) , die die Schicht 16 von Fig. 5b ersetzt, besteht zwar ebenfalls aus polykristallinem Silicium, dieses hat aber einen höheren spezifischen Widerstand als die Schicht Die Zone 20 von Haftstellen für die Ladungsträger in Fig. 5b ist in Fig. 6a durch eine Zone 24 desselben Typs ersetzt, erstreckt sich aber ringförmig um die Schicht 15 herum.

809813/0965

Fig. 6b zeigt das Ersatzschaltbild dieser Einrichtung, das daher enthält:

die Kapazität C, die zwischen die Punkte P und Q geschaltet ist und aus der Schicht 15, dem Isolator 17 und dem Leiter 19 in einer Linie mit der Zone 15 besteht; das Element E, das zwischen dieselben Punkte P und Q geschaltet ist und ringförmig durch die Schichten 23, 24, 17 und 19 gebildet wird, wobei der Widerstand R in Reihe mit dem Element M durch Benutzung der polykristallinen Siliciumschicht 23, die einen höheren spezifischen Widerstand hat, erhalten wird; und

die Diode D, die zwischen die Punkte P und U in derselben Richtung wie in Fig. 5 geschaltet ist und aus der Schicht 15 und dem Substrat 13 besteht.

Die Einrichtung von Fig. 6a stellt sich daher als eine Variante von Fig. 5b dar. Es ist außerdem möglich, sie so anzupassen, daß sich eine Variante analog der Fig. 5a und ihrer Kapazität C . ergibt.

Zum Lesen kann, wie oben dargelegt, ein MOS-Feldeffekttransistor oder MOSFET-Transistor benutzt werden, der in die Einrichtungen von Fig. 5 und 6 integriert werden kann. In diesem Fall bildet die Elektrode Q die Gateelektrode des MOSFET-Transistors.

Fig. 7 zeigt eine integrierte Ausführungsform der Schaltung von Fig. 3.

Fig. 7 zeigt:

ein Halbleitersubstrat, beispielsweise aus Silicium, das in seinem unteren Teil 28 η -dotiert und in seinem oberen Teil 27 η-leitend ist;

809813/0965

eine Isolatorschicht 25, beispielsweise aus Siliciumoxid, die auf das Substrat 28 aufgebracht ist; eine leitende Schicht 26, die den Anschlußpunkt Q bildet und auf die Isolatorschicht 25 aufgebracht ist; die Isolierschicht 14, die die Schicht 27 bedeckt, ausgenommen in der Zone 15 und in einer Zone 29, wo die Schicht 27 nicht vorhanden ist und die Isolierschicht 14 direkt das Substrat 28 bedeckt;

der Metallniederschlag auf der Zone 15, der mit dem Substrat 27 einen Schottky-Ubergang bildet; die Zone 24 von Haftstellen für die Ladungsträger, die sich kranzförmig um die Zone 15 erstreckt; die Schicht 23 aus polykristallinem Silicium, die die Zone 15 und ihre unmittelbaren Ränder bedeckt; die Isolatorschicht 17, die die Schicht 23 bedeckt; und die leitende Schicht 19, die die Schicht 17 bedeckt und den AnschluBpunkt M von Fig. 3 bildet. In der Mulde 29 ist auf den Isolator 14 eine metallische Elektrode 30 aufgebracht, die mit dem Umschalter T zu verbinden ist (vgl. Fig. 3).

Wenn man das Schaltbild von Fig. 3 betrachtet, stellt man fest, daß es sich genau um das elektrische Ersatzschaltbild der Einrichtung von Fig. 7 handelt, wobei: das MIIS-Element E aus den Schichten 27, 14, 24 und 23 besteht;

der Widerstand R in Reihe mit letzterem einen Wert hat, der durch den spezifischen Widerstand des polykristallinen Siliciums 23 festgelegt ist;

die Diode D, die zu den vorgenannten Elementen parallel geschaltet ist, aus den Schichten 15 und 27 besteht;

809813/0966

die Kapazität C aus dem Substrat 28, dem Isolator 25 und der Elektrode 26 besteht;

der Punkt P durch das Substrat 28 (oder 27) gebildet wird; und die Kapazität C₁ durch das Substrat 28, den Isolator 14 und die Elektrode 30 gebildet wird.

Schließlich enthält die Einrichtung von Fig. 7 nicht die Spannungsquelle E , sondern ist zwischen den Punkten M und N mit einer Kapazität versehen, etwa der Kapazität C _ (dargestellt in Fig. 2), die aus den Schichten 24, 17 und 19 besteht.

In einer Variante dieser Einrichtung kann die Elektrode Q auf die Oberseite durch das gleiche Verfahren aufgetragen werden, das für die Elektrode 30 benutzt wird.

Fig. 8 zeigt eine weitere Ausführungsform von Fig. 3, die der Speicherung eines Signals angepaßt ist, welches durch elastische Oberflächenwellen geträgert ist.

Sie enthält:

ein piezoelektrisches Substrat 34, an dessen Oberfläche sich Züge von elastischen Wellen S ausbreiten können, welche die zu speichernde Information darstellen; eine ebene Elektrode 35, die die untere Fläche des Substrats 34 bedeckt, wenn die elastischen Wellen S die obere Fläche durchlaufen,und den Anschlußpunkt Q von Fig. 3 bildet; ein halbleitendes Substrat 39, beispielsweise aus n-leitendem Silicium, das gegenüber der oberen Fläche des Substrats 34 angeordnet ist und mit letzterem keine Berührung hat, wobei die obere Fläche des Substrats 39 den Anschlußpunkt N bildet.

809813/0965

Die untere Fläche 39 des Substrats ist von einer Isolatorschicht 37 bedeckt, beispielsweise aus Siliciumoxid, die Zonen 40 frei läßt, welche von einer Metallschicht bedeckt werden, um Schottky-Ubergänge zu bilden, und anschließend von polykristallinem Silicium 36 mit niedrigem spezifischem Widerstand, das auf die Schicht 37 übergreift. In der Isolierschicht 37 ist, wie zuvor, eine Zone 38 von Haftstellen für die Ladungsträger gebildet, beispielsweise durch Ionenimplantation, damit sich MUS-Strukturen ergeben, die durch einen Teil der Aufträge 36, der Zone 38,der Schicht 37 und des Substrats 39 gebildet werden.

Die Kapazität C besteht aus dem Raum zwischen der Schicht 36 und der Elektrode 35.

Im Betrieb wird der Schreibimpuls V angelegt, wie in den Fig. 3 und 8 gezeigt, d.h. zwischen dem Punkt Q (piezoelektrisches Substrat 34) und dem Punkt N (Halbleitersubstrat 39). Nach dem Vorbeigang der elastischen Welle ist in jeder Diode eine Ladungsmenge gespeichert, die von dem der elastischen Welle zugeordneten elektrischen Feld abhängig ist, das die Aufgabe der Spannung V in der Schaltung von Fig. 3 übernimmt. Dieser Prozeß ist dem in den FR-OS'en 73.45234 und 74. 19172 beschriebenen analog.

Während der zweiten Speicherungsphase, d.h. dem Laden des MIIS-Elements, das Signal S existiert nicht mehr, erzeugen die drei Elemente D, E und C ein elektrisches Feld an den Klemmen des MIIS-Elements, das gemäß dem gleichen Prozeß wie zuvor die Verschiebung der Ladungen in die Zone 38 gestattet.

809813/0965

Das Lesen erfolgt zwischen dem Halbleitersubstrat 39 und der Elektrode 35 mit Hilfe einer weiteren elastischen Welle, der Lesewelle, die zwischen diesen Elementen eine EMK induziert, deren Amplitude von der Zahl der gespeicherten Ladungen abhängig ist.

809813/0965

Leerseite

Claims

Patentanwälte

Dtpl.-Ing. Dipl.-Chem. Dtpl.-Ing.

E. Prinz - Dr. G. Hauser - G. Leiser

Ernsbergerstrasse 19

8 München 60

THOMSON - CSP 23. September 1977

173, Bd. Haussmann

75000 PARIS / Frankreich

Unser Zeichen; T 2249

Patentansprüche ;

Dauerspeicher für schnelle Signale, gekennzeichnet durch wenigstens eine erste Speicherstufe, die eine Kapazität (C) und eine Diode (D) enthält, durch eine zweite Speicherstufe, die ein MIIS-Element (E) enthält, und durch Einrichtungen zur Speicherung des schnellen Signals in der ersten Speicherstufe durch Speicherung einer Menge an elektrischen Ladungen, die von dem Signal abhängig ist, für eine Zeit, die wenigstens gleich der Zeit zum Einschreiben eines Signals in die zweite Speicherstufe ist, wobei das Einschreiben mit Hilfe der Speicherung von wenigstens einem Bruchteil der Menge an Ladungen an den Klemmen des MIIS-Elements erfolgt.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Speicherstufe die Diode (D) und die Kapazität (C) in Reihe enthält, wobei das schnelle Signal (V) an die Klemmen dieser Stufe angelegt wird, und daß die zweite Stufe, die das MIIS-Element (E) enthält, mit den Klemmen (P,Q) der Kapazität (C) verbunden ist.
3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Speicherstufe die Diode (D) und die Kapazität (C)

809813/0966

ORIGINAL INSPECTED

_₂_ 27A2936

in Reihe enthält, deren äußere Klemmen (M,Q) die Klemmen der ersten Stufe bilden, sowie eine zweite Kapazität (C.), die zwischen eine erste Klemme (P) der Kapazität (C) und einen Umschalter (T) geschaltet ist, wobei das schnelle Signal (V ) an die zweite Klemme (Q) der Kapazität (C), die die zweite Klemme der ersten Stufe bildet, und den Umschalter (T) angelegt wird, und daß die zweite Stufe parallel an die Klemmen (P,Q) der Kapazität (C) angeschlossen ist, wobei die Speicherung in der ersten Stufe durch Anlegen eines Schreibsignals (V ) an die Klemmen (M,Q) der ersten Stufe und das Lesen des gespeicherten Signals in der zweiten Stufe zwischen dem Umschalter (T) und der zweiten Klemme (Q) der Kapazität (C) erfolgt.
4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste Speicherstufe die Diode (D) und die Kapazität (C) in Reihe enthält, deren äußere Klemmen (M,Q) die Klemmen der ersten Stufe bilden, sowie eine zweite Kapazität (C.), die zwischen eine erste Klemme (P) der Kapazität (C) und einen Umschalter (T) geschaltet ist, wobei das schnelle Signal (V ) an die zweite Klemme (Q) der Kapazität (C), die die zweite Klemme der ersten Stufe bildet, und den Umschalter (T) angelegt wird, und daß die zweite Stufe parallel an die Klemmen (M,P) der Diode angeschlossen ist, wobei die Speicherung in der ersten Stufe durch Anlegen eines Schreibsignals (V ) an die Klemmen (M,Q) der ersten Stufe und das Lesen des gespeicherten Signals in der zweiten Stufe zwischen dem Umschalter (T) und der zweiten Klemme (Q) der Kapazität (C) erfolgt.

809813/0965
5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die erste Stufe außerdem eine Spannungsquelle (E ) zum Vorspannen der Diode (D) enthält, die mit letzterer in Reihe geschaltet ist.
6. Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß er eine Zusatzeinrichtung enthält, die aus einer Spannungsquelle (V ) in Reihe mit einer Kapa-

zität (C ) besteht und entweder an die Klemmen (P,Q)

3.

der Kapazität (C) oder an die Klemmen einer dritten Kapazität (C _), welche zwischen die erste Klemme (M) der ersten Stufe und die Diode (D) geschaltet ist, angeschlossen ist.
7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite Stufe außerdem einen Widerstand (R) in Reihe mit dem MIIS-Element (E) enthält.
8. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Kapazität (C) der ersten Stufe aus dem MIIS-Element (E) besteht.
9. Speicher nach einem der Ansprüche 2,3,8, dadurch gekennzeichnet, daß er aus einem Halbleitersubstrat (13) besteht, das von einer ersten Isolierschicht (14) bedeckt ist, außer in einer Zone des Substrats (13), die von dner Metallschicht (15) bedeckt ist, welche mit dem Substrat (13) einen Schottky-Ubergang bildet, wobei die erste Isolierschicht (14) und die Metallschicht (15) von einer Schicht (16) aus Halbleitermaterial bedeckt sind, die einen Anschluß (P) trägt, der die erste Klemme der

8Q9813/0965

Kapazität (C) bildet, wobei die Halbleiterschicht (16) von einer zweiten Isolierschicht (17) bedeckt ist, die eine Zone (20) von Fangstellen für die Ladungsträger in einer Linie mit der Metallschicht (15) enthält, und wobei die zweite Isolierschicht (17) von einer ersten leitenden Schicht (19) in einer Linie mit der Metallschicht (15) bedeckt ist, die die zweite Klemme (Q) der Kapazität (C) bildet.
10. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß er aus einem Halbleitersubstrat (13) besteht, der von einer Isolierschicht (14) bedeckt ist, außer in einer Zone des Substrats, die von einer Metallschicht (15) bedeckt ist, welche mit dem Substrat (13) einen Schottky-Übergang bildet, wobei die erste Isolierschicht (14) und die Metallschicht (15) von einer Halbleiterschicht (23) bedeckt sind, die einen Anschluß (P) trägt, der die erste Klemme der Kapazität (C) bildet, wobei die Halbleiterschicht (23) von einer zweiten Isolierschicht (17) bedeckt ist, die eine Zone (24) von Haftstellen für die Ladungsträger enthält, welche ringförmig um die Metallschicht (15) herum angeordnet ist, und wobei die zweite Isolierschicht (17) von einer ersten leitenden Schicht (19) oberhalb der Metallschicht (15) und der Haft Stellenzone (24) bedeckt ist, die die zweite Klemme (Q) der Kapazität (C) bildet.
11. Speicher nach Anspruch 9 und 10,dadurch gekennzeichnet, daß er außerdem eine zweite leitende Schicht (18) auf der zweiten Isolierschicht aufweist, die keinen Kontakt mit der ersten leitenden Schicht (19) hat und mit der zweiten Isolierschicht (17) und der leitenden Schicht (16) die Kapazität

809813/0965

(C ) der Zusatzeinrichtung bildet. a
12. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß er aus einem Halbleitersubstrat (27, 28) besteht, das auf seiner unteren Fläche eine erste Isolierschicht (25)trägt, die durch eine erste leitende Schicht (26) bedeckt ist, welche die zweite Klemme (Q) der Kapazität (C) bildet, wobei das Substrat auf seiner oberen Fläche eine zweite Isolierschicht (14) trägt, außer in einer Zone des Substrats, die von einer Metallschicht (15) bedeckt ist, welche mit dem Substrat (27,28) einen Schottky-Ubergang bildet, wobei die zweite Isolierschicht (14) eine Zone (24) von Haftstellen für die Ladungsträger aufweist, die ringförmig um die metallische Schicht (15) herum angeordnet ist, und einerseits eine Schicht (23) aus einem Halbleitermaterial, welche sich über der Haftstellenzone (24) und der Metallschicht (15) befindet,und andererseits eine zweite leitende Schicht (30) trägt,die keinen Kontakt mit der Halbleiterschicht (23) hat und einen Anschluß darstellt, welcher mit dem Umschalter (T) verbunden ist, und wobei die Halbleiterschicht (23) nacheinander durch eine dritte Isolatorschicht (17) und eine dritte Metallschicht (19) bedeckt ist, die die erste Klemme

(M) der ersten Stufe bilden.
13. Speicher nach Anspruch 4, gekennzeichnet durch ein piezoelektrisches Substrat (34), auf welchem sich elastische Wellen ausbreiten können, die das schnelle Signal (V ) darstellen, wobei die untere Fläche des Substrats von einer Elektrode (35) bedeckt ist, die die zweite Klemme (Q)der Kapazität (C) bildet; und durch ein Halbleitersubstrat (39), das gegenüber der oberen Fläche des piezoelektrischen

809813/0965

Substrats (34) angeordnet ist, einen Anschluß aufweist, der die erste Klemme (M) der ersten Stufe bildet und auf der unteren Fläche eine Isolierschicht (37) trägt, außer in Zonen des Halbleitersubstrats (39) , die jeweils von einer Metallschicht (40) bedeckt sind, welche mit dem Substrat einen Schottky-Ubergang bildet, wobei die Isolierschicht (37) eine Zone (38) von Haftstellen für die Ladungsträger enthält, wobei die Metallschichten (40) von einer Halbleiterschicht (36) bedeckt sind und wobei das Lesen zwischen dem Halbleitersubstrat (39) und der Elektrode (35) mit Hilfe einer elastischen Lesewelle erfolgt.
14. Speicher nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß das Halbleitersubstrat aus n-leitendem Silicium besteht, daß die Isolierschichten aus Siliciumoxid bestehen, daß die Halbleiterschicht aus polykristallinem Silicium besteht und daß die Zone von Haftstellen für die Ladungsträger durch Ionenimplantation in einer Isolierschicht gebildet ist.

809813/0965