DE2709049A1 - Peripheres werk fuer speichersystem - Google Patents

Peripheres werk fuer speichersystem

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Description

Die Erfindung betrifft ein peripheres Werk für Speichersysteme.
Bei einem dynamischen Speichersystem wird ein Ausgangsanschluß eines peripheren Werkes, wie z. B. eines Adreß-Puffers oder eines Ansteuergliedes auf 0 V (für ein N-Kanal-Syetem) durch einen invertierten äußeren Taktgeber gebracht, d. h. ein sogenanntes Vorladesignal vor dem Auslösen des Lesens oder Schreibens, d. h. während einer Bereit Schaftsperiode. Wenn der äußere Takt von 0 V auf höhere Spannung (Netzspannung VD) ansteigt, wird das
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Speichersystem betriebsbereit, aber das periphere Werk arbeitet selbst nach der Änderung des äußeren Taktgebers zur höheren Spannung nicht, bis das Vorladesignal den Wert O V angenommen hat.
Das Vorladesignal hat notwendigerweise eine Verzögerungszeit , da es durch den äußeren Takt in einer integrierten Schaltung (Chip) erzeugt ist.
Die Verzögerungszeit des herkömmlichen Vorladesignal-Generators beträgt 20 bis 30 ns, da lediglich ein Vorladesignal-Generator zum Vorladen aller peripheren Werke in der integrierten Schaltung verwendet wird.
Ein zuerst im peripheren Werk betriebener Adreß-Puffer wirft wegen der Verzögerungezeit Probleme auf« da diese Verzögerungszeit direkt zur Verzögerungszeit des Adreß-Puffers addiert wird, was die Zugriffzeit verlängert und ein sehr schnelles System verhindert.
Es ist Aufgabe der Erfindung, ein peripheres Werk für einen Speicher anzugeben, das eine Verringerung der Verzögerungszeit für ein invertiertes äußeres Taktsignal ermöglicht, das an das periphere Werk abgegeben wird, so daß dieses sehr schnell arbeitet, wodurch die Zugriffzeit des Speichersystems verringert wird.
Zur Lösung dieser Aufgabe zeichnet sich die Erfindung dadurch aus, daß ein Generator für invertierte Signale in mehrere Teilschaltungen unterteilt ist, so daß jede Teilschaltung ein invertiertes Signal an den entsprechenden Abschnitt des peripheren Werkes abgibt.
Das periphere Werk, das als Last zum Generator für invertierte Signale arbeitet, hat einen ersten Schaltungs-
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abschnitt, in dem das invertierte Signal einen merklichen Einfluß auf die Zugriffzeit hat, und einen zweiten Schaltungsabschnitt, in dem das invertierte Signal einen geringen Einfluß auf die Zugriffzeit aufweist, wobei der erste Schaltungsabschnitt eine relativ kleine Lastkapazität hat, während der zweite Abschnitt einen großen Teil der gesamten Lastkapazität bildet. Bei der Erfindung sind getrennte Generatoren für invertierte Signale vorgesehen, um invertierte Signale an den ersten und den zweiten Schaltungsabschnitt abzugeben, so daß ein sehr schneller Betrieb im ersten Schaltungsabschnitt erreicht wird, in dem das invertierte Signal einen merklichen Einfluß auf die Zugriffzeit hat. Dies beruht darauf, daß die Ansteuergeschwindigkeit des peripheren Werkes durch den Generator für invertierte Signale sowohl von der Steilheit eines Transistors im Generator als auch von einer Lastkapazität C abhängt, und es ist wirksamer, die Lastkapazität zu verringern, als die Steilheit zu erhöhen, um die kapazitive Last mit schnellerer Geschwindigkeit anzusteuern.
Ein peripheres Werk für ein Speichersystem mit einem Adreß-Puffer, einem Ansteuerglied und einem Steuerglied hat also zwei Vorladesignal-Generatoren, von denen der eine ein Vorladesignal zum Adreß-Puffer und der andere ein Vorladesignal zum Ansteuerglied und zum Steuerglied speisen.
Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen peripheren Werkes für ein Speichersystem,
Fig. 2 Signale zur Erläuterung des Betriebs des peripheren Werkes der Fig. 1,
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Fig. 3 ein Schaltbild eines Ausführungsbeispiels des in Pig. I dargestellten Vorladesignal Generators, und
Fig. h Blockschaltbilder weiterer Ausführungsbei und 5 spiele des erfindungsgemäßen peripheren Werkes.
Die Fig. 1 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen peripheren Werkes für ein Speichersystem mit Vorladesignal-Generatoren 1 und 2, Wort- bzw. Stellen-Adreß-Puffern 3 bzw. Ί, Wort- bzw. Stellen-Ansteuergliedern
5 bzw. 6, einem Steuerglied 7 und einer Speicher-Matrix oder -Anordnung bzw. -Feld 8.
Das Hauptmerkmal der Anordnung der Fig. 1 liegt darin, daß mehrere Vorladesignal-Generatoren 1 und 2 vorgesehen sind, so daß der Vorladesignal-Generator 1 ein Vorladesignal zu den Adreß-Puffern 3 und 1J speist, das in direkter Beziehung zur Zugriffzeit ist, und so daß der Vorladesignal-Generator 2 ein Vorladesignal zu den Ansteuergliedern 5 und 6 sowie dem Steuerglied 7 speist, das nicht in direkter Beziehung zur Zugriffzeit ist.
Die Adreß-Puffer 3 und 1I im peripheren Werk arbeiten zuerst, so daß die Zugriffzeit direkt hierin durch das Vorladesignal beeinflußt ist. Weiterhin haben sie sehr kleine Kapazitäten. Andererseits arbeiten die anderen Teile des peripheren Werkes, d. h. die Ansteuerglieder 5 und
6 mit Decodierern und das Steuerglied 7, nach dem Betrieb der Adreß-Puffer 3 und Ί, und deshalb wird die Zugriffzeit nicht direkt hierin durch das Vorladesignal beeinflußt. Weiterhin haben sie relativ große Kapazitäten. Demgemäß ist es, wie oben beschrieben, durch Vorladen lediglich der Adreß-
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Puffer 3 und k durch den getrennten Vorladesignal-Generator möglich, die Lastkapazität für den Generator 1 auf einen sehr kleinen Wert zu verringern und damit die Verzögerungszeit auf eine sehr kurze Zeitdauer herabzusetzen, um einen sehr schnellen Betrieb der Adreß-Puffer und eine Verringerung der Zugriffzeit zu erzielen.
Die Fig. 2 zeigt Signale, die diese Wirkung erläutern, nämlich ein äußeres Taktsignal CE, ein Vorladesignal cTs und ein Ausgangssignal AB des Adreß-Puffers. Diese Signale entsprechen einem 16-K-Bit-Speicher beim dargestellten Ausführungsbeispiel. Bei den Signalen ÜE* und AB zeigen Volllinien den Verlauf bei der Erfindung und Strichlinien den Verlauf, wenn lediglich in herkömmlicher Weise ein einziger Generator verwendet wird. Wie aus Fig. 2 folgt, beträgt die Verzögerungszeit des Adreß-Puffers im herkömmlichen System 50 ns, während sie bei der Erfindung auf 40 ns herabgesetzt ist, wodurch der Hochgeschwindigkeitsbetrieb erzielt wird. Die Verringerung der Verzögerungszeit um 10 ns führt direkt zur Verringerung der Zugriffzeit.
Wenn berücksichtigt wird, daß die kürzeste Verzögerungszeit des neuartigen Speichersystems 100 ns oder weniger beträgt, entspricht die Verringerung der Verzögerungszeit um IO ns einer Verringerung von 10 % oder mehr von der gesamten Zugriffzeit und ist daher für die Herstellung eines Hochgeschwindigkeit 8-Speichersystems von großer Bedeutung.
Die Fig. 3 zeigt ein Ausführungsbeispiel des Vorladesignal-Generators der Fig. 1 aus zwei MOS-Transistoren 9 und 10, einem Eingangssignal-Anschluß 11, einem Ausgangssignal-Anschluß 12 und einem Netzversorgungs-Anschluß 13· Das Gate (Tor) des MOS-Transistors 9 ist mit dem Eingangssignal- Anschluß 11 verbunden, Source (Quelle) des Transistors 9 ist geerdet, und Drain (Senke) des Transistors 9 ist mit dem Ausgangssignal-Anschluß 12 verbunden. Gate und Drain des
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- ic ·
MOS-Transistors 10 sind zusammen mit dem NetζVersorgungs-Anschluß 13 verbunden, und Source des Transistors 10 ist mit Drain des MOS-Transistors 9 verbunden.
Es sei darauf hingewiesen, daß der Vorladesignal-Generator nicht den Aufbau dieses Ausführungsbeispiels aufweisen muß, sondern vielmehr auch z. B. aus einem herkömmlichen Inverter bestehen kann.
Die Fig. 4 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels des erfindungsgemäßen peripheren Werkes. Es weicht vom Ausführungsbeispiel der Fig. 1 dadurch ab, daß der Vorladesignal-Qenerator 1 das Vorladesignal lediglich zum Wort-Adreß-Puffer 3 und der Vorladesignal-Qenerator das Vorladesignal zum Stellen-Adreß-Puffer 4 speisen.
Da der Wort-Adreß-Puffer 3 gewöhnlich früher als der Stellen-Adreß-Puffer 4 arbeitet und damit direkt die Zugriff zeit beeinflußt, kann ein Hochgeschwindigkeitsbetrieb erzielt werden, in dem das Vorladesignal an den Wort-Adreß-Puffer durch den getrennten Generator abgegeben wird.
Die Fig. 5 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen peripheren Werkes.
Es weicht vom Ausführungebeispiel der Fig. 4 dadurch ab, daß getrennte Vorladesignal-Generatoren la, Ib, Ic, In für die jeweiligen Bit-Stellungen des Wort-Adreß-Puffers 3 vorgesehen sind. Mit diesem Ausführungsbeispiel ist ein noch schnellerer Betrieb möglich.
In Fig. 5 können getrennte Generatoren für die jeweiligen Bit-Stellungen des Stellen-Adreß-Puffers 4 vorgesehen sein.
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Während zwei Vorladesignal-Generatoren bei den AusfUhrungsbeispielen der Fig. 1 und 4 vorgesehen sind, können drei oder mehr Generatoren angeordnet sein, wobei der erste Generator mit dem Wort-Adreß-Puffer, der zweite Generator mit dem Stellen-Adreß-Puffer und der dritte Generator mit den übrigen Teilen des peripheren Werkes verbunden sind. Es ist auch möglich, den ersten Generator an die beiden Adreß-Puffer, den zweiten Generator an die Decodierer der beiden Ansteuerglieder und den dritten Generator an die übrigen Teile des peripheren Werkes anzuschließen.
Wenn eine andere Schaltung als der Adreß-Puffer vorliegt, die die Zugriffzeit beeinflußt, kann der erste Generator mit dieser Schaltung verbunden sein.
Die Erfindung ist nicht nur auf ein peripheres Werk anwendbar, das durch das Vorladesignal angesteuert ist, sondern auch auf ein peripheres Werk, das durch jedes beliebige invertierte äußere Taktsignal ansteuerbar ist.
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Claims (1)

  1. Ansprüche
    Peripheres Werk für Speichersystem, gekennzeichnet durch
    einen ersten Generator (1) zum Erzeugen eines ersten invertierten Signales eines gegebenen Signales, um das erste in vertierte Signal an einen ersten Schaltungsabschnitt abzugeben, in dem das erste invertierte Signal einen relativ großen Einfluß auf die Zugriffzeit des Speichersystems hat, und
    einen zweiten Generator (2) zum Erzeugen eines zweiten in vertierten Signales des gegebenen Signales, um das zweite invertierte Signal an einen vom ersten Schaltungsabschnitt abweichenden zweiten Schaltungsabschnitt abzugeben, in dem das zweite invertierte Signal einen relativ kleinen Einfluß auf die Zugriffzeit hat.
    2. Peripheres Werk nach Anspruch 1, dadurch gekennzeichnet, daß das erste und das zweite invertierte Signal Vorladesignale sind.
    3. Peripheres Werk für Speichersystem mit einem Adreß-Puffer für Adreß-Auswahl einer Speicher-Matrix,
    gekennzeichnet durch
    einen ersten Generator (1) zum Erzeugen eines ersten Vor- ladesignales, um dieses an den Adreß-Puffer (3) abzugeben, und
    einen zweiten Generator (2) zum Erzeugen eines zweiten Vor- ladesignales, um dieses an einen anderen Schaltungsabschnitt als den Adreß-Puffer (3) abzugeben.
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    ORIGINAL INSPECTED
    i\. Peripheres Werk nach Anspruch 3, dadurch gekennzeichnet, daß der Schaltungsabschnitt ein Ansteuerglied (5, 6) zum Ansteuern der Speicher-Matrix (8) und ein Steuerglied (7) aufweist.
    5. Peripheres Werk für Speichersystem, mit einem ersten und einem zweiten Adreß-Puffer für Wort- bzw. Stellen-Adreß-Auswahl einer Speicher-Matrix, einem Ansteuerglied, das auf die Adreß-Ausgangssignale des ersten und des zweiten Adreß-Puffers zur Ansteuerung der Speicher-Matrix anspricht, und einem Steuerglied zum Steuern des Lesens/Schreibens der Speicher-Matrix,
    gekennzeichnet durch
    einen ersten Generator (1) zum Erzeugen eines ersten Vorladesignales, das an den ersten Adreß-Puffer (3) abgegeben wird, und
    einen zweiten Generator (2) zum Erzeugen eines zweiten Vorladesignales, das an den zweiten Adreß-Puffer (H), das Ansteuerglied (5, 6) und das Steuerglied (7) abgegeben wird.
    6. Peripheres Werk nach Anspruch 5, dadurch gekennzeichnet, daß der erste Generator (1) für jede Bit-Stellung des ersten Adreß-Puffers (1) vorgesehen ist.
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DE2709049A 1976-03-05 1977-03-02 Peripheres Werk für ein Speichersystem Expired DE2709049C3 (de)

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DE2709049B2 DE2709049B2 (de) 1979-08-09
DE2709049C3 DE2709049C3 (de) 1985-11-21

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