DE2708637A1 - Verfahren und vorrichtung zur wahlweisen durchfuehrung einer binaer- oder einer bcd-addition - Google Patents

Verfahren und vorrichtung zur wahlweisen durchfuehrung einer binaer- oder einer bcd-addition

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DE2708637A1 DE19772708637 DE2708637A DE2708637A1 DE 2708637 A1 DE2708637 A1 DE 2708637A1 DE 19772708637 DE19772708637 DE 19772708637 DE 2708637 A DE2708637 A DE 2708637A DE 2708637 A1 DE2708637 A1 DE 2708637A1
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Description

Dipl.-Phys. O.E. Weber j d-· Monch.n 71 HofbrunnstraBe 47
T«Mon: (080)7915050
loieyisinm.
mOnchen
M 505
MOTOROLA, INC.
I3O3 East Algonquin Road Schaumburg, 111. 60196, USA
Verfahren und Vorrichtung zur wahlweisen Durchführung einer Binär- oder einer BCD-Addition
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur wahlweisen Durchführung einer Binär- oder einer BCD-Addition und bezieht sich insbesondere auf eine Addierschaltung, welche dazu dient, rein binäre oder binär kodierte Dezimal-Operanden zu addieren.
Es ist grundsätzlich bekannt, zur Erhöhung der Arbeitsgeschwindigkeit von digitalen Addierstufen eine Technik anzuwenden, welche sich als Ubertrag-Erwartungstechnik bezeichnen läßt. Das Grundprinzip dieser Technik besteht darin, zunächst eine Anzahl von EingangsSignalen für jede Addierstufe zu untersuchen und zugleich geeignete Überträge
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für jede dieser Stufen zu erzeugen. Die Anwendung der Überträge bei dem Addierblock für jede Stufe erzeugt dann die ordnungsgemäßen Summenbits. In Abhängigkeit von der Anzahl der Übertrag-Erwartungspegel kann die Gesamtaddierzeit beträchtlich vermindert werden. Obwohl die digitale Schaltungstechnik, welche in digitalen Datenverarbeitungsanlagen verwendet wird, die Binärdarstellung von Ziffern und eine binäre Arithmetik als vorteilhafteste Technik erscheinen lassen, um arithmetische Probleme zu lösen, wird oft im Hinblick auf eine leichtere JJesbarkeit eine Dezimaldarstellung von Zahlen notwendig. Somit ist in den meisten digitalen Datenverarbeitungsanlagen moderner Bauart eine Möglichkeit vorgesehen, sowohl mit reinen Binärzahlen als auch mit kodierten Dezimalzahlen wie binär kodierten Dezimalzahlen (BGD) zu arbeiten. Bei verhältnismäßig geringen Geschwindigkeiten können arithmetische Operationen, bei welchen BCD-Zahlen verarbeitet werden, mit derselben gerätetechnischen Ausrüstung ausgeführt werden, wie sie für eine rein binäre Arithmetik geeignet ist, indem entsprechende Programmalgorithmen verwendet werden. Wenn die geforderte Arbeitsgeschwindigkeit nicht zuläßt, daß Programmalgorithmen verwendet werden, muß eine spezielle digitale Schaltungstechnik verwendet werden, welche für die BCD-Arithmetik entsprechend ausgebildet ist. Ein solches Verfahren, welches digitale Schaltungen verwendet, die speziell dafür entworfen sind, nur eine BCD-Arithmetik auszuführen, ist in der Arbeit "High Speed Decimal Addition" von Schmoockler und Weinberger beschrieben, veröffentlicht in IEEE Transactions on Computers, Band C2O, Nr. 8, August 1971. Obwohl auf diese Weise eine hohe Addiergeschwindigkeit für BCD-Ziffern erreichbar ist, erfordert diese Technik eine Schaltung, die ausschließlich für diesen Zweck bestimmt ist, so daß zusätzliche Maschinenkosten erforderlich werden, wenn auch Binäroperationen ausgeführt werden sollen.
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Eine andere Lösung des Problems der BCD-Addition besteht darin, eine Addition der BOD-Operanden auszuführen, als ob es Binärzahlen wären, so daß ein Zwischenergebnis gebildet wird, wonach dieses Zwischenergebnis korrigiert wird, um die korrekte BGD-Ziffer der Summe zu erzeugen. Die übliche Methode zur Korrektur des Zwischenergebnisses besteht darin, die Binärziffer 6 zu addieren. Die Grundlagen dieser Methode werden in dem Buch "Arithmetic Operations in Digital Computers" von R.K. Richards, D. Van Nostrand Co., Inc., Princeton, N.J., 1955, Seiten 210 und 211, erläutert. Obwohl diese Methode schaltungstechnische Vorteile bietet, und zwar im Hinblick auf die Tatsache, daß Teile der Logikschaltungen, welche für die binären arithmetischen Operationen erforderlich sind, auch für die BCD-Arithmetik verwendet werden können, weist diese Methode hinsichtlich der Geschwindigkeit nachteilige Grenzen auf. Diese Nachteile ergeben sich insbesondere durch diejenige Zeit, welche erforderlich ist, um die BCD-Operanden zu addieren, um ein Zwischenergebnis zu erzeugen, da diese Zeit von der Übertrag-Weiterleitungs-Verzögerungszeit abhängt. Die Gesamtzeit, welche erforderlich ist, um das ordnungsgemäße BCD-Summensignal zu erhalten, schließt auch diejenige Zeit ein, welche dazu benötigt wird, das Zwischenergebnis zu bilden, und auch diejenige Zeit, welche erforderlich ist, um den BCD-Korrekturfaktor zur \nwendung zu bringen, so daß die BCD-Additinn zwangsläufig langsamer abläuft als die Binär-Addition.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung der eingangs näher genannten Art zu schaffen, mit welcher trotz eines besonders geringen gerätetechnischen Aufwandes wahlweise entweder eine reine Binär-Addition oder eine BCD-Addition jeweils mit außerordentlich hoher Geschwindigkeit ausgeführt v/erden kann.
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Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.
Gemäß der Erfindung v/erden die Operanden als Binärzahlen
addiert, und zwar ohne übertrag, um ein erstes Ergebnis zu
erhalten, es wird dann ein Korrekturfaktor zur Anwendung gebracht, und zwar vor Berücksichtigung des Übertrages, um ein zweites Ergebnis zu erreichen, und es wird das zweite Ergebnis unter Berücksichtigung des Übertrages erhöht, um die ordnungsgemäße BCD-Ziffer der Summe zu erzeugen.
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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 ein Blockdiagramm eines Binär/BOD-Addierers gemäß der Erfindung,
Pig. 2 ein Blockdiagramm eines Addiersystems, welches eine Mehrzahl von Addierern gemäß Fig. 1 aufweist, und
Fig.3a und 3b ein detailliertes Logikschema eines erfindungsgemäßen Binär/BGD-Addierers.
Die Fig. 1 zeigt ein Blockdiagramm einer Binär/BCD-Addierschaltung 10, welche eine bevorzugte Ausführungsform des Erfindungsgegenstandes darstellt. Die Addierschaltung 10 weist einen Binäraddierer 12 auf, welcher mit Eingangsleitungen 14·, 16, 18 und 20 verbunden ist, welche die Eingänge für einen Vier-3it-A-0peranden darstellen, und welcher mit den Eingängen 22, 24-, 26 und 28 verbunden ist, welche die Eingänge für einen Vier-Bit-B-Operanden bilden. Der Binäraddierer 12 ist mit einer Schaltung 3O zur Erzeugung und Weitergabe eines Übertrags über Leitungen 32 bis 46 verbunden, welche die Bit-Überträge erzeugen und von der Binär-Addierschaltung 12 wegführen. Die Binär-Addierschaltung 12 ist weiterhin mit einer logischen Vorkorrekturschaltung 48 über Leitungen 50, 52, 54 und 56 verbunden, welche das erste Ergebnis übertragen, welches durch den Binäraddierer 12 gebildet wurde. Die Schaltung 3O zur Erzeugung und Weiterleitung eines Gruppenübertrages ist mit einer Leitung 58 verbunden, welche zur Auswahl des Betriebes für BOD-Code oder für Binär-Code für die Addierschaltung 10 dient. Die Schaltung erzeugt ein Ausgangssignal für einen Gruppenübertrag auf der Leitung 60, welche mit einer Inkrementierstufe 62 verbunden ist sowie mit einer in bezug auf die Schaltung 10 extern angeordneten logischen Übertragerwartungsschaltung. Die Schaltung 30 erzeugt weiterhin ein Grunnenübertrag-Erzeugungssignal
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auf der Leitung 64, welche mit der Vorkorrektur logikschaltung 48, der Inkrementierstufe 62 und der externen logischen Übertragerwartungsschaltung verbunden ist. Die Vorkorrekturlogikschaltung 48 ist mit der Inkrementierstufe 62 über die Leitungen 66, 68, 70 und 72 verbunden, welche das zweite Ergebnis von der Vorkorrekturschaltung 48 übertragen. Die Inkrementierstufe 62 ist auch mit den Ausgangsleitern 74, 76, 78 und 80 verbunden, welche die endgültige Binär- oder BGD-Summe der Schaltung 10 bilden. Die Inkrementierstuf e 62 ist auch mit der Leitung 82 verbunden, über welche ein Übertrag in die Schaltung 10 eingegeben wird.
Die Fig. 2 zeigt ein Teilblockdiagramm 100, welches eine bevorzugte Ausführungsform des Erfindungsgegenstandes veranschaulicht, wobei eine Mehrzahl von Addierschaltungen gemäß Fig. 1 derart zu einem Addiersystem zusammengefaßt sind, daß Gruppen von BGD-Zahlen oder von größeren Binärzahlen addiert werden können. Das Addiersystem 100 weist einen X-Addierer 102, einen 1-Addierer 104 und einen Z-Addierer 106 auf. Der X-Addierer 102 hat als Eingänge einen Vier-Bit-Operanden AX und einen Vier-Bit-Onoranden BX1 welche derart miteinander kombiniert sind, daß eine Vier-Bitoumme SX sowie ein Gruppenübertrag-Erzeugungssignal und ein übertragweiterleitungssignal auf den Leitungen 108 und 110 erzeugt werden, welche mit einer Übertragerwartungslogik 112 verbunden sind. Der X-Addierer 102 hat weiterhin einen Übertrageingabeeingang OX, welcher mit der 'Übertragerwartungslogik 112 verbunden ist, sowie einen BCD^Steuereingang, der mit der Steuerleitung 114 verbunden ist. In ähnlicher V/eise hat der i-.iddierer 104 als Eingänge einen Vier-Bit-Operanden Ai und einen Vier-Bit -0') er and en Bi, welche derart miteinander vereinigt sind, daß Vier-Bit-Summonsignale Si sowie Gruppenübertrag-Erzeugungsnignnle und Gruonenübertrag-Weiterleitungssignale erzeugt worden, und zwar auf den' Leitungen 110 bzw. 11'J>, welche mit der i-'bertragerwartungslo^ik 11,' verbunden sind. Der ±~ .ddierer 10.' h.-it nur.]) einen Lbertragein ^abeeiir-ang Gi, welcher mit; der o.''w.-irtun;;r;]on:ik 112 verbunden int, sowie einen BGD-
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der mit der Steuerleitung 112J- verbunden ist. Der Addierer 105 hat als Eingänge einen Vier-Bit-Ooeranden ΛΖ und einen Vier-Bit Ooeranden BZ, welche derart miteinander vereinigt sind, daß ein Vier-Bit-ouramensignal >3Z und ein Grurvoenübertragung-Erzeugungnsignal sowie ein Grupoenübertrag-Weiterleitungssignal gebildet v/erden, und zwar auf den Leitungen 120 bzw. 122, welche mit der Übertragerwartungslogik 112 verbunden sind. Der Z-Addierer 106 hat auch einen Übertrageingabeeingang CZ, welcher mit der obertragerwartungslogik 112 verbunden ist, sowie einen T'!CD-3teuereingang, welcher mit der 3teuerleitung 114 verbunden ist.
Die Fig. pa und )b zeigen ein detailliertes Logikdiagramm, welches eine bevorzugte Ausführungsform der Addierschaltung 10 gemäß dem Blockdiagramm nach der Fig. Idarstellt.
Die Fig. ;>a zeigt die Grupoenübertrag-Signalerzeugungs- und die Grupoenübertrag-Weiterleitungs-ochaltung J>0t welche Bitübertrag-Erzeugungs- und Übertragweiterleitungs-Signale als Eingangssignale auf den Leitungen $2 bis 46 und ein BGO/Binär-3teuereingangssignal auf der Leitung 53 erhält und als Ausgangssignale das Gruopenübertrag-Weiterleitungssignal auf der Leitung 60 und das Grur>oenübertrag-Erzeugungssignal auf der Leitung 64 abgibt. Die i'ig. ;3b zeigt den Binäraddierer 12, welcher als Eingänge einen Ooeranden A auf den Leitungen 14, 16, 1:< und 20 sowie einen Ooeranden B auf den Leitungen 22, 24, 26 und 28 aufweist. Die Fig. Jb zeigt auch die Vorkorrekturlogik 48, welche mit dem Binäraddierer 12 verbunden ist und weiterhin mil; der Inkrementierstufe 62 verbunden ist, welche als ein Ausgangssignal das Summensignal 3 auf den Leitungen 74, 76, 7ö und 80 abgibt. Ein Übertrageingabesignal von einer vorhergehenden Stufe wird mit der Inkrcmentierstufe 62 über die Leitung 82 verbunden. Die Fig. 3b zeigt auch Logikelemente zur Erzeugung eines Ubertragausgabesignals, welche in der Fig. 1 nicht dargestellt sind. Das Ubertrageingabesignal auf der Leitung >2 v/ird mit einem Eingang eines UuD-Gattors 31 verbunden, während das Gruooenweitorleitungssignal auf der Leitung 60 mit einem weiteren Eingang des UIiD-Gattera 61 verbunden ist, dessen Ausgang
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dann mit einem Eingang eines ODER-Gatters 65 verbunden ist. Das Gruppenübertragerzeugungssignal auf der Leitung 64· wird mit einem weiteren Eingang des ODER-Gatters 65 verbunden, dessen Ausgang mit der Leitung 67 verbunden ist, auf welcher das Übertragausgabesignal vorhanden ist. Das Übertragausgabesignal wird in solchen Anwendungsfällen verwendet, in welchen die Addierschaltung gemäß Fig. ja und Jb als Welligkeitsaddierer geschaltet ist, anstatt als Übertragerwartungslogik.
Die Arbeitsweise der erfindungsgemäßen Schaltung wird zunächst anhand des Systemblockdiagramms der Fig. 2 erläutert. Die Fig.,? zeigt eine Grupoe von Addierschaltungen, welche derart angeordnet 3ind, daß Zahlen addiert werden, welche entweder als Binärzahlen oder als BGD-Zahlen vorhanden sein können. Die innerhalb jeder Addierschaltung vorgesehene Logiksehaltung soricht auf den logischen Zustand der BGD-Steuerleitung 114- an, um festzulegen, ob die Eingabeoperanden (AX, BX, AY, ΒΪ, usw.) als Binärzahlen oder als BCD-Zahlen zu behandeln sind. Das System gemäß Fig.P enthälb auch eine Übertragerwartungslogik 112, um höhere Addiergeschwindigkeiten zu erreichen. Diese Logikschaltung erhält als Eingangssignale ein Gruopenübertrag-Weiberleitungssignal und ein Grupoenübertrag-Erzeugungssignal auf entsprechenden Leitungen von ,jeder der Addierschaltungen und erzeugt als Ausgangssignale die Übertrageingabesignale für .jede Addierschaltung. In Abhängigkeit von dem logischen Zustand der BGD-Steuerleitung 114-er zeugt ,jede Addierschaltung Signale auf den Gruooenüberbrag-Weiterleibungs- und auf den Grupoenübertrag-Erzeugungsleibungen, wie sie entweder für eine Binär-\ddition oder für eine BCD-Addition geeignet sind. Wenn beispielsweise ein BGD-Betrieb angenommen wird, so erzeugb der Ϊ-Addierer 104· ein Gruppenübertrag-Weiberlei bungssignal auf der Leitung 116, wenn die Summe der Ooeranden λι und Bf gleich 9 ist, v/omib für die überkragerwartungslogik 112 angezeigt· wird, da;i ein Übertrageingabesignal für den f-Addierer 104- an den Z-Addierer 106 weitergeleitet werden sollte. Wenn eine Üinär-Arbeibswoiae angenommen wird, erzeugt der f-.iddierer 104- ein Gruopeniiberbrag-Weiberleitungssignal, wenn die Summe der
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ΛΛ
Üoeranden AY und ΒΪ gleich 15 ist und ein Grunpenübertrag-Erzeugungssignal, wenn die Summe der Ooeranden Ai und ?>L größer als 15 ist. Obwohl durch die Verwendung eines GruoOenübertrag-Erzeugungssignals unl eines GruOoenübertrag-Weiterleitungssignals die Addition beschleunigt wird, weil nämlich die Übertrageingabesignale für ,jede Grupoe gleichzeitig formuliert werden können, kann die endgültige Summe (beispielsweise SI des ^-Addierers 104·) solange nicht gebildet werden, bis das Übertrageingabesignal durch die ubertragerwartungslogik erzeugt wurde und der Addierschaltung zugeführt ist.
Nunmehr wird anhand eines Beispiels die Addition von BCD-Zahlen beschrieben, indem eine Binärtechnik angewandt wird. Beispielsweise soll die folgende Summe gebildet worden:
"756
Jede Ziffer der Ooeranden wird in iJOrm von BOD-Zahlon dargestellt, und die BOD-uddicrschaltung muli eine ordnungsgemäße BCD-Darsteilung der entsorechenden Summenziffer bilden. V/enn die mittleren Ziffern der obigen Summe betrachtet werden, so verwendet eine Methode unter Anwendung einer Binärtechnik den folgenden Schritt:
SCILUlT'i' 1: Addieren der BOD-Ooerandenziffern und der Übertragziffer als Binürzahlen, um ein erstes Ergebnis zu bilden
0101 Λ-Operand (='))
1001 3-Ooorand (=9)
+ ± ubertra;; (^1)
1111 Ersten Erg e bnχ s
ür, rsoi darauf hingewionen, da'3 di.r5 erste Ergebnis kein gültiger '3vü-Oode ist, v;elcher den Korrekturvorgang anzeigt, der im näoh- :;t;on Schritt orfolgt.
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/fa
SCHRITT 2: Vergleichen des ersten Ergebnissesmit der Binärziffer 9. Wenn das erste Ergebnis kleiner oder p,-leich 9 ist, so stellt dan erste Ergebnis die ordnungsgemäße iiCD-Ziffer der Summe dar. Wenn das erste Ergebnis n;rößer ist als 9, wird eine °>inärziffer 6 zu dem ersten Ergebnis addiert, um die ordnungsgemäße BCD-Ziffer de·1 Summe zu erreichen.
Erstes Ergebnis Korrekturfaktor
Βΰΰ-Summenziffer (=5)
Es sei darauf hingewiesen, daß die Ziffer mit der höchsten Wertigkeit der Summe vernachlässigt ist.
Eine wesentliche Einschränkung bei der obigen Hethode besteht darin, daß das erste Ergebnis nicht formuliert werden kann, bis der übertraf1; von einer vorhergehenden Stufe zur Verf'i^unp: steht. Obwohl eine Ubertran;erv;artun^stechnik die Zeil; für das Weiberleiten eines Übertrags vermindert, gehört zu der Zeit, die erforderlich ist, um eine endp;ültin;e BCD-Ziffer der Summe zu bilden, die gesamte ubertran;weiterleitunr;szeit einschließlich der zusätzlichen Zeit, welche erforderlich ist, um einen Korrekturfaktor zur Anwendung zu bringen (durch Addieren einer 'Binärziffer 1O.
Der Schwerpunkt der vorliegenden Erfindung lien:!; in der Tatsache, daß die obi.^e Beschränkung aufgehoben wird. Die ;'vrt und Weine, wie dien ermöglicht wird, läßt sich ο ehr deutlich vr;rannchau] iohe i, indem das obi.'^e Zahleiibeisoiel wiederhol I; wird, wobei die Vn";(>vjindo] l,(; i<'ol";<! von Schritten dar^Ooliell ϊ; \ιίηλ, wie nie :oinäß dm· J1JrJ-In-dui1; aun^efiihri; werden.
iddier«i)i dor 'WD-uier'Ui'lonziffern a] 3 ''iuirz'inleii (ohne Übort.r.T^zif 1'(M1), u::i ein oj':il.er; iv'rebni;; zu
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0101 a-Operand (-5)
1001 ü-0oerand (*9)
1110 Erstes Ergebnis
Es ist wiederum zn bemerken, daß dieses erste Ergebnis kein gültiger BGD-Code ist, der somit das Korrekturverfahren an- ßibt, welches im nächsten Schritt ausgeführt wird.
SCHRITT 2: Vergleichen des ersten Ergebnissen mit der üinärziffer 9 und addieren einen geeigneten Korrekturfaktors zu dem ersten Ergebnis, um ein zweites Ergebnis zu erzeugen. Wenn das erste Ergebnis kleiner oder gleich 9 ist, ist der Korrekturfaktor gleich 0. Wenn das erste Ergebnis größer als 9 ist, ist der Korrekturfaktor gleich 6.
1110 Erstes Ergebnis 0110 Korrekturfaktor 0100 Zweites Ergebnis
Es ist erneut zu bemerken, daß das Bit mit dem höchsten Stellnnwert beim zweiten Ergebnis vernachlässigt ist.
oOhrill'l' :>: Inkrementieren den zweiten Ergebnisses mit einem Übertrag, um die ordnungsgemäße !IGD-Ziffer der oumme zu erreichen:
0100 Zweites Ergebnis I Übertrag
0101 BCD-oummenziffer
>k$i der λη:?führung dos .Jciu'ittes 3 zur HGl)-iddition muß das ζ wo i te Ergebnis auf die ?iMchntn folgeinlo Π01)-/', if for erhöht; worden, >i.h. 7» >» 9, 0, 1, ,2, usw.
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Das obi^e Beispiel veranschaulicht zv;ei Hauobvorteile des erf indunnjseiemäUen Verfahrono. Zunächst wird die \ddition den Korrekturfaktors, der für eine bestimmte 'iüD-Ziffer erforderlich ist, ausgeführt, bevor die i-ibertranjeirrrabc für diese bestimmte Ziffer durch die ubertra^ervmrtunnjrjlogik erzeugt wird. Durch diese wberlaonun^ von ÜDera'-"ionen v/ird die Zeit v/e.?onl;-lich vermindert, v;olche erforderlich ist, um Ziffern im 3OD-Ilodus au addieren, ./eiterhin wird durch die Verwendung eines endgültigen Iukrementierschrittes, v;elchor dazu dient, ein Übertra^einr'iubenif'jnal zu berücksichtigen, um die endf^ülti^e BOÜ-Summe zu bilden, eine einfachere geräte technische Einrichtung ermöglicht, v;olche niib höheren Geschwindigkeiten arbeiten kann al."» diejenigen Schaltungen, welche für einen vollständigen Additionsficln-itt erforderlich sind.
Die li'if1;. 1 verannchaulicht eine vddior.'jchalbunn; Ίϋ r^emäii der Erfindung, welche oino BOD-.ddition ausführt, v/io sie im obigen Beiijoiul veranschaulicht ist. Die \ddierachal bun^ 10 ist derart unrjooi'diiet, daii sie entweder eine Addition im ßOD-lioduri odec im üinär-Modua ausführt, wie es durch den logischen Zur;trui-.l der IjUD-StouoL'leitune; 5!3 fesbr^elerit ist;. Im LJOü-Modus rjinil der Λ-üoerand und der B-Üoerand .jeweils nine 4-JXt-BOu-ZfJhI. Der üinäcaddierer Ίίί addiert diese Zahlen als IMnärzahlen, um ein erster. Vier— Hit-Ergebnis auf den Leitungen 'jü, 'j2, \'A umI γμ ?,n orzeuf^on, wie os oben im 'Jchritt 1 veranschaulicht ist. Der IVinäraddierer Ί2 erzouf·;!; obenfalln individuelle l]it-Ubert;ra:;;uiii;r?v;oL f;t;rloitun-^s- und ubortran.Tor3oU!;unf,-fj:3i^nalo auf den Leitungen )l\ ois 1V), fjo dali dadurch diejenigen Eingabeni,rinale err.oiirit worden, \;o I-ehe von der Jclrxlbun,'·; iO bonöti!1;!; worden, um die (rruonenüberhfn ;-Er7.eui>;unr;ssif;u:ile uiul el ie frruonenubnrbr-icj-V/eitor Loitunrissifjrialo Ku biLlon, welche von der uberbrarorv^ii^bu.ii^is.LoriL]: betiöbi:1;!; \iv.v~ den. Die Vorkori'okuur.lo *ik 'I-> bcLru^t oLnen Korro!.: turfakto '· Ix; ί ttoi.i or:it'.on •'!■-■'•Lii-L'ir'iobnL.'i auf <1·;ΐι Ltj Ltun ;on ;O, ·>.', "./μ mi I ■'>".'ir· 'im .''uluir;, uti «ι Ln :·,!/■! ί Ι;ο:ι 4- '·ί I;-Κι· ν·»!»· ι L; auf." doii 1Ίοϋ;η.' ·α:ι > ., ><,, ','U MMiI V' "<u bLLdon, wie (;:i Li.ι obi^on ISoL.jniel Lm l'x'Aw L!;l; ;
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beschrieben ist. Für den ^üD-llodus bestimmt das Gruoocnübertran:- ]2ezeu~un,'^ssic;nal auf dor Leitung G'l-, ob der erforderliche Korrelrturfaktor eine binäre ü oder eine binäre G ist. Die Inkrementiersclialtunf* 62 spricht auf da3 Übertraßsinnal auf der Leitung o2 an, um daa zweite Ergebnis auf den Leitungen 66, GPj, 70 und 72 um 1 zu erhöhen, so daß dadurch die cridpjültinje J3Ci)-3umme S auf den Leitungen 7^» 76, 73 und <'JO gebildet wird, wie es im Schritt j des obigen Beispiels veranschaulicht 13t. Ein weiterer Jlauptvorteil ftemäß der Erfindung, wie sie im Bio ckdia;'ramm der Fi^. 1 dargestellt int, liegt in der 'L'atsaclie, daß größere 'l'eile d.or logischen fichultunr; für die addition im .!JOD-Modus und die Addition im Binär-Iiüdus identisch sind. Somit sind die Schaltung und die Arbeitsweise dc3 rinäraddierers 12 entweder für eine r>inär-.iddition oder für eine tiCD-Addibion p;eeif^nel;. Orößoi^e l'eile dor i3chaltun;5 jü sind dieselben, und zwar für den ,jeweiligen vddioriiiodus, wobei die B0ü-3teuerleiüunn; '?.\ die Lo^iksclialtun;1; JO in der Weise aktiviert, dali Gruooenüboi*tran;-Erseun;iuirT<;3ii;nale und (Jruooenübertran-Woiterleitun^ssifyialc ,jeweils auf der Leitung (A bzw. GO erzeugt werden, die dazu fjeeircnet sind, den vor^e-
Modus auszulösen, 30 daß dadurch zugleich auch eine <T.e-Addiorinodussteuorun'1: füj* die Vorkorrekturlo^ik 1V^ und die Inkreineni.ierstufe f>2 gebildet wird. Da dor VorJiorreklnu*- faktor, welcher zur addition im liinärraodus bonutifit wird, iinmev eine binäre 0 X3t, vjas ideni;isch ist mit don FaJ: tor en, die i'ür den l-jCD-llodr.3 benötigt v;erden, i.'jl: die oclialtun^ für die Vorckturlopjil: Ί-Μ in beiden l'-etriebuarten dieselbe. Ijohldo'Jlioh ; die Inkj'ementd ers l;ui'e ('■>?. dieuolbe Grundi'unJ: l;ion in ,jeder (>1;riebsart der Addiorsohall.un!1; aus, vjoboi eine ialieuoT'infori'iM-';ion auf den Ijoitun^on GO und o'l die lnkremeii ti errs tu fe ·>;' dei1-Mi1I; S1.euer!;, dali sie onl;v;o1or m1:s ''(JD-lnlrremeu hiersl.ulO (7, ;, '!, C), 1, .'>, ...) oder als ΐϋη·:Μ—JnI: ronmntioi·:-.! ul'e (11, Vl, T<, O, 1, ; J arbei l;(;t.
709837/0G97
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ß der Erfindung läßt sich für· eine Addierschal bung, die sowohl als Binf-r- als auch als IjOI)-Addierwerk arbeiten Ιϊιηη, einerseits die Arbeitsgeschwindigkeit beträchtlich erhöhen und andererseits zugleich der Schaltungsaufwand wesentlich vermindern. Diese Vorteile sind insbesondere im Hinblick auf eine Ausbildung der Schaltung in Form einer monolithischen integrierten Schaltung wesentlich. Bei einer solchen Ausführungsform, welche die in der Fig. 1 dargestellte Struktur aufweist, wurde die Möglichkeit einer kombinierten Arbeitsweise gemäß der obigen Beschreibung bei einer nur ^-^igen Vermehrung des Aufwandes an Bauelementen gegenüber dem Aufwand erreicht, der für eine reine Binär-Addierschaltung erforderlich ist. Weiterhin ist die Ausführungsform gemäß J?ig. 1 dazu in der Lage, eine JJCD-Add.ition mit einer Geschwindigkeit auszuführen, welche gleich der Geschwindigkeit für eine Binär-addition ist, was eine Verbesserung von }0 bis W /J gegenüber solchen Geschwindigkeiten bedeutet, die von herkömmlichen Schaltungen erreicht werden, wie es aus dem ersten Zahlenbeis^iel hervorgeht.
- Patentansprüche -
709837/0697 ORIGINAL INSPECTED

Claims (1)

  1. Patentansprüche
    1. Verfahren zum Addieren von BCD-Operanden, dadurch gekennzeichnet , daß die Operanden als Binärzahlen addiert werden, und zwar ohne Übertrag, um ein erstes Ergebnis zu erzeugen, daß dann ein zweites Ergebnis erzeugt wird, indem ein Vorkorrekturfaktor zu dem ersten Ergebnis addiert wird, bevor ein Übertragsignal berücksichtigt wird, und daß da3 zweite Ergebnis um eins erhöht wird, wenn ein Übertrag auftritt, um die BGD-Ziffer der Summe des BCD-Operanden zu erreichen.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Vorkorrekturfaktor die Binärziffer sechs ist, wenn das erste Ergebnis größer oder gleich 9 ist, und andernfalls die Binärziffer O ist.
    Addierschaltung zur Erzeugung der BOD-Ziffer mit der geringsten Wertigkeit der Summe eines ersten BCD-Operanden und eines zweiten BCD-Operanden, dadurch gekennzeichnet, daß eine Addierstufe (12) vorgesehen ist, um den ersten und den zweiten BCD-Operanden als Binärziffern zu addieren, und zwar ohne Übertrag, um ein erstes Ergebnis zu erhalten, daß eine weitere Addierstufe (4-8) vorhanden ist, um zu dem ersten Ergebnis einen BCD-Korrekturfaktor zu addieren, um ein zweites Ergebnis zu erzeugen, und daß eine Inkrementierstufe (62) vorgesehen ist, um das zweite Ergebnis um eine Dezimalziffer eins in Reaktion auf einen Übertrag zu erhöhen, um die BCD-Ziffer mit dem geringsten Stellenwert der Summe zu bilden.
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    ORIGINAL INSPECTED
    4. Schaltung nach Anspruch 3» dadurch gekennzeichnet, daß der BGD-Korrekturfaktor die Binärziffer sechs istι wenn das ersteJBrgebnis größer oder gleich neun ist, und daß der Korrekturfaktor in allen anderen Fällen eine binäre Ziffer O ist.
    5· Schaltung nach Anspruch 4·, dadurch gekennzeichnet, daß die Addierstufe (4-8), welche dazu dient, einen BCD-Korrekturfaktor zu addieren, ein zweites Ergebnis bildet, bevor ein ubertragsignal von einer vorhergehenden Stufe auftritt.
    6. Schaltung nach Anspruch 5» dadurch gekennzeichnet, daß die Addierstufe (12), welche dazu dient, den ersten und den zweiten BCD-Operanden zu addieren, eine binäre Addierstufe aufweist, und zwar ohne Übertrag.
    7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß eine Schaltung (30) vorgesehen ist, welche dazu dient, ein Gruppenübertrag-Erzeugungssignal und ein Gruppenübertrag-tfeiterleitungssignal zu bilden und welche mit der Binäraddierstufe verbunden ist, um ein Gruppenübertrag-Erzeugungssignal und ein Gruppenübertrag-Weiterleitungssignal zu bilden, um die Addition des Erwartungsübertrages zu erleichtern.
    8. Schaltung nach Anspruch 7» dadurch gekennzeichnet, daß eine BGD-Steuereinrichtung (58) vorgesehen ist, um die Arbeitsweise der Addierschaltung derart umzuschalten, daß die Binärsumme aus einer ersten und einer zweiten 4-Bit-Binärgruppe gebildet wird.
    709837/0697
DE19772708637 1976-03-08 1977-02-28 Schaltungsanordnung zur Bildung einer BCD-Summe oder einer reinen Binär-Summe aus einem ersten und einem zweiten Operanden Expired DE2708637C3 (de)

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DE2708637C3 DE2708637C3 (de) 1985-07-18

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DE19772708637 Expired DE2708637C3 (de) 1976-03-08 1977-02-28 Schaltungsanordnung zur Bildung einer BCD-Summe oder einer reinen Binär-Summe aus einem ersten und einem zweiten Operanden

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JPS5534454B2 (de) 1980-09-06
FR2344071B1 (de) 1981-10-02
FR2344071A1 (fr) 1977-10-07
DE2708637C3 (de) 1985-07-18
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GB1525893A (en) 1978-09-20
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