DE2643947A1 - N-kanal-speicher-fet - Google Patents

N-kanal-speicher-fet

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DE2643947A1 DE19762643947 DE2643947A DE2643947A1 DE 2643947 A1 DE2643947 A1 DE 2643947A1 DE 19762643947 DE19762643947 DE 19762643947 DE 2643947 A DE2643947 A DE 2643947A DE 2643947 A1 DE2643947 A1 DE 2643947A1
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Description

  • n-Kanal-Speicher-FET
  • Die Erfindung betrifft eine Fortbildung einer speziellen Weiterbildung des Gegenstandes der Hauptanmeldung P 24 45 137.4-33, sowie die Fortbildung von Weiterbildungen dieser speziellen Weiterbildung. Diese spezielle Weiterbildung sowie Weiterbildunggdie ser speziellen Weiterbildung sind insbesondere in weiteren Zusätzen zur Hauptanmeldung angegeben, wie im folgenden erläutert wird.
  • Die Erfindung betrifft nämlich einen n-Kanal-Speicher-FET mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate, bei dem zur Umladungdes Speichergate die Elektronen injizierende Kanalinjektion - d.h. Umladungdurch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wird, wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt, wobei ein zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate einwirkt, wobei das Speichergate leitend mit einem leitenden Lappen, über den beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist, wobei der Lappen zumindest einen Teil eines der Hauptstrecken-Anschlußbereiche, also des Drain oder der Source, bedeckt, und wobei der Lappen von dem durch ihn bedeckten Anschlußbereich durch eine dünne Isolatorschicht getrennt ist.
  • Diese spezielle Weiterbildung des Gegenstandes der Hauptanmeldung ist insbesondere in folgenden weiteren, zur Hauptanmeldung eingereichen Zusatzanmeldungen angegeben: P 25 13 207.4-33 = VPA 75 P 6039 BRD, vgl. dort Fig. 3; P 25 25 062.8-33 = VPA 75 P 6105 BRD, vgl. dort Fig. 3; P 26 13 846.5 = VPA 76 P 6090 BRD; P 26 13 873.8 = VPA 76 P 6092 BRD; P 26 13 895.4-33 = VPA 76 P 6091 BRD.
  • Die Gegenstände dieser weiteren Zusatzanmeldungen weisen jedoch je- weils#Nerkmale auf, weswegen de vorliegende Anmeldung als Zusatz zur Hauptanmeldung P 25 45 137.4-33 angemeldet wurde. Die spezielle Weiterbildung, die durch die Erfindung fortgebildet wird, ist außerdem bereits in dem am 21. August 1975 erteilen luxemburgischen Patent 72 605 beschrieben, welches zur Hauptanmeldung und zu einem Teil solcher weiteren Zusatzanmeldungen korrespondiert.
  • Wie in den bereits zitierten Anmeldungen und im zitierten luxemburaschen Patent angegeben ist, dient der Lappen insbesondere zur Bekämpfung der Vergiftung des Isolators während der Löschung, d.h.
  • während der Entladung, des in elektrischer Hinsicht floatenden Speichergate. Durch Anlegen einer Löschspannung zwischen dem Steuergate und dem vom Lappen bedeckten Anschlußbereich - und evtl. durch zusätzliches, gleichzeitiges Anlegen der Avalanche-Durchbruchspannung an den sperrenden pn-U~bergang zwischen Substrat und dem betreffenden, vom Lappen bedeckten Anschlußbereich, also Drain oder Source - werden nämlich bisher im Speichergate gespeicherte Elektronen zum vom Lappen bedeckten Anschlußbereich fließen und/oder es werden im auf Avalanche-Durchbruch belasteten pn-Übergang aufgeheizte Löcher erzeugt, welche, vom Steuergatepotential und damit auch vom Speichergatepotential angesaugt, den Isolator durchdringen und so das Speichergate entladen können. Bei der Löschung fließen diese Entladungsströme durch andere Bereiche des Isolators, als bei der Program mierung die Aufladeströme. Diese Anbringung unterschiedlicher Isolatorbereiche für die Entlade ströme einerseits und für die Aufladeströme andererseits bewirkt die relativ gute Konstanz der Löschmindestspannungen und Programmiermindestspannungen, also die vergiftungsarme Umladbarkeit des Speichergate.
  • DSe Definition von Source und Drain entspricht hier der Source-Drain-Stromrichtung während des Programmierens. Eine "Bedeckung zwischen Lappen einerseits und Anschlußbereich, also Source oder Drain, andererseits liegt vor, falls der Abstand zwischeE Lappen und dem betreffenden Anschlußbereich so gering ist, daß das Lappenpotential kapazitiv, also durch Influenz, die lappennahe Oberfläche dieses Anschlußbereiches, insbesondere die dortige Ladungsdichte oder die Avalanche-Durchbruchspannung eines in Lappennähe angebrachten Substrat-Anschlußbereich-pn-Überganges, beeinflußt.
  • In der Hauptanmeldung, Fig. 4, ist bereits eine Speichermatrix gezeigt, welche jeweils einen einzigen n-Kanal-Speicher-FET als Speicherzelle enthält. Die Steuergates der einzelnen n-Kanal-Speicher-FETs sind zeilenweise miteinander über Zeilenleitungen verbunden. Die Drains der n-Kanal-Speicher-FETs sind spaltenweise miteinander über Spalte leitungen verbunden. Alle Sourcen der n-Kanal-Speicher-FETs der Matrix sind miteinander verbunden und außerdem an den gemeinsamen Schaltungspunkt So angeschlossen.
  • Der einzelne n-Kanal-Speicher-FET kann insbesondere bei Verwendung innerhalb einer derartigen Speichermatrix, welche jeweils nur einen einzigen n-Kanal-Speicher-FET pro Speicherzelle enthält, verschiedenartig angesteuert werden. Es können nämlich die Sourcen oder die Drains verschieden angesteuert werden - nämlich z.B. spaltenweise wie die Drains im genannten Matrixbeispiel. Durch Anlegen eines Drainpotentials kann also eine spezielle Gruppe von n-Kanal-Speicher-FETs dieser Matlix angesteuert werden. Durch Anlegen des Sourcepotentials können bei diesem Matrixbei spiel sogar sämtliche n-Kanal-Speicher-FETs der Matrix gleichzeitig angesteuert werden.
  • Zur Löschung eines in einer Matrix angebrachten n-Kanal-Speicher-FET sind mindestens zwei Ansteuerungen gleichzeitig notwendig, nämlich eine erste Ansteuerung über das Steuergate - in diesem Matrixbeispiel also zeilenweise, sowie eine zweite Ansteuerung über den zum Löschen dienenden Anschlußbereich - also bei diesem Matrixbeispiel über die Sourcen matrixweise oder über die Drains spaltenweise. An den durch beide Ansteuerungen angesteuerten Kreuzungspunkten wird der dort angebrachte n-Kanal-Speicher-FET gelöscht bzw. an den verschiedenen gleichzeitig zweifach angestesteuerten Kreuzungspunkten werden die verschiedenen, jeweils dort angebrachten n-Kanal-Speicher-FETs gleichzeitig gelöscht. Hingegen wird keiner der nur durch eine der beiden Ansteuerungen angesteuerten n-Kanal-Speicher-FETs gelöscht, weil die an den übrigen Anschlüssen dieser n-Kanal-Speicher-FETs liegenden Potentiale die Löschung verhindern.
  • In einem Teil der zitierten, weiteren Zusatzanmeldungen und in dem luxemburgischen Patent ist bereits angegeben, daß - insbesondere bei n-Kanal-Speicher-FETs mit einem Enhancenent-Typ Kanalbereich - statt oder neben der Ausnutzung der Avalanche-Durchbruchspannung, d . h. des Avalanche-Effektes, auch weitere Effekte, insbesondere der Fowler-Nordheim-Tunneleffekt und der Gateoberflächeneffekt, zur Löschung des aufgeladenen Speichergate ausgenutzt werden können. Hierzu ist eine Spannung entsprechender Polarität und Amplitude zwischen dem Steuergate und jenem Hauptstreckenbereich anzulegen, wohin die Entladung des Speichergate erfolgen soll, vgl. die weitere Zusatzanmeldung P 25 25 062.
  • 8=75 P 6105 und P 25 25 097.9 = 75 P 6106 bzw. die dazu korrespondierenden, beide am 29. September 1975 erteilten luxemburgischen Patente 72 683 und 72 684.
  • Durch die US-PS 3 919 711, Fig. 2 bis 4, ist bereits ein (bevorzugt einen p-Kanal aufweisender) Speicher-FET vom Enhancement-Typ bekannt, der ein allseitig von einem Isolator umgebenes, floatendes Speichergate 20, aber kein Steuergate aufweist, vgl. Spalte 2, Z. 44-49. Der Kanalbereich ist nichtleitend bei entladenem Speichergate, aber leitend bei aufgeladenem Speichergate 20, vgl.
  • Sp. 5, Z. 2-20 (Die Aufladung erfolgt übrigens mittels des Avalanche-Effektes, vgl. Sp. 3, Z. 27-44). Dies ist auch verständlich, da beim Lesen deutlich der aufgeladene Zustand vom entladenen Zustand unterschieden werden soll, wobei ein steuergateloser Speicher-FET vom Enhancement-Typ, der ja bei entladenem Speichergatezustand einen nichtleitenden Kanalbereich aufweist, im aufgeladenen Speichergatezustand dementsprechend einen leitenden Kanalbereich aufweisen muß - da sonst beim Lesen keine ausreichend großen Unterschiede bestehen.
  • Gemäß der Hauptanmeldung und deren Zusatzanmeldungen - und auch bei der Erfindung - ist jedoch ein n-Kanal-Speicher-FET anders betrieben: sein Speichergate ist im programmierten Zustand negativ statt positiv aufgeladen, wobei zur Aufladung die Kanalinjektion statt des Avalanche-Effektes ausgenutzt wird. Im programmierten Zustand ist also der Kanalbereich sogar besonders schlecht leitend oder sogar übermäßig gesperrt, da die negative Speichergateaufladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt. Außerdem wird bei der Erfindung von einem n-Kanal-Speicher-FET ausgegangen, der zusätzlich ein Steuergate aufweist, das kapazitiv auf das Speichergate wirkt, also eine beachtlich große Kapazität zum Speichergateg aufweist. Das Steuergate gestattet, wie bereits in der Hauptanmeldung und deren Zusatzanmeldungen beschrieben ist, insbesondere beim Programmieren und Lesen besondere Betriebsweisen, sowie den Aufbau von Speichermatrizen, die nur einen einzigen FET pro Speicherzelle, nämlich allein den n-Kanal-Speicher-FET pro Speicherzelle, enthalten. Dies ist jedoch mit dem durch diese US-PS bekannten, steuergatelosen Speicher-FET nicht möglich - zusätzlich weil dieser steuergatelose Speicher-FET im programmierten Zustand leitend und im gelöschten Zustand nicht-Leitend ist und daher jeweils einen in Reihe liegenden weiteren gesteuerten FET pro Speicherzelle benötigt.
  • Das Speichergate 20 des durch diese US-PS bekannten Speicher-FET ist also im programmierten Zustand negativ aufgeladen, da er normaler Weise einen p-Kanal aufweisen soll. Sobald ein n-Kanal vorgesehen wäre, müßte das Speichergate 20 gemäß Sp. 5, Z. 2-9 im programmierten Zustand positiv aufgeladen sein, weil sonst kein leitender n-Kanal entstehen würde.
  • Diesgbekannte Speicher-FET ist mit elektrischen Mitteln löschbar. Sein Speichergate 20 ist dazu mit einem leitenden Lappen 20' verbunden, über den die Entladung erfolgt, vgl. Sp. 3, Z. 57 bis Sp. 4, Z. 1 sowie den ABSTRACT dieser US-PS.
  • Der Lappen 20' bedeckt nicht einen der Hauptstrecken-Anschlußbereiche, also nicht die Source oder den Drain, sondern einen besonderen, davon isolierten Halbleiterbereich, nämlich den Umladebereich 23, der abseits von Source und Drain angebracht ist. Dieser Umladebereich 23 ist mit eigenen Potentialen versorgbar.
  • Bei der Entladung wird das bis dahin (bei p-Kanal negativ) aufgeladene Speichergate 20 über den Lappen 20' mittels des Umladebereichs 23 entladen, indem der Gateoberflächeneffekt, vgl. Sp.4, Z. 49-54 und/oder der Fowler-Nordheim-Tunneleffekt, vgl. Sp. 3, Z. 53-56 ausgenutzt wird.
  • Da bevorzugt ein p-Kanal verwendet wird, ist die Entladung eines n-Kanal-Speicher-FET nur am Rande betrachtet, vgl. Sp. 3, Z.50-52.
  • Demnach wird dieser steuergatelose n-Kanal-Speicher-FET, dessen Speichergate 20 bis dahin positiv aufgeladen war, durch eine positive Spannung an Source und/oder an Drain gelöscht. Hierbei wird nämlich das ohnehin schon bisher positive Potential des Speichergate 20 weiter in positive Richtung verschoben, so daß eine Entladung über den geerdeten Umladebereich 23 erfolgt, vgl. Sp. 3, Z. 45 bis Sp. 4, Z. 1. Bei Ausnutzung des Fotrler-Nordheim-Tunneleffektes fließen also die entladenen Elektronen vom Umladebereich 23 zum Lappen 20'. #er$LList eine Löcherinjektion zur positive ven Aufladung des Speichergate eines steuergatelosen n-Kanal-Speicher-FET mittels des Avalanche-Effektes nicht möglich.
  • Bei der Erfindung wird ebenfalls von einem n-Kanal-Speicher-FET mit einem zum Löschen dienenden Lappen und mit einem - dem Umladebereich 23 entsprechenden, zum Löschen dienenden - Halbleiterbereich ausgegangen. Die Erfindung ist aber mit einem Steuergate und mit einem durch Kanalinjektion negativ aufladbaren Speichergate ausgestattet. Der erfindungsgemäße n-Kanal-Speicher-FET est nicht nur wegen seines Steuergate, wegen der Kanalinjektion und wegen seiner trotz n-Kanal negativen Aufladung einen abweichenden Aufbau und eine abweichende Betriebsweise auf. Auch der Lappen und der Halbleiterbereich weisen beim Löschen andere Wirkungen auf: Bei der Erfindung fließen während der Entladung des Speichergate Elektronen vom Lappen zum Halbleiterbereich, falls der Fowler-Nordheim-Tunneleffekt ausgenutzt wird. Außerdem ist die das Löschen bewirkende Spannung zwischen Steuergate (z.B. negatives Potential oder Erdpotential) und Halbleiterbereich (z.B. positives Potential) anzulegen. Weil die Kapazität zwischen Steuergate und Speichergate viel größer als die Kapazität zwischen Source und Drain einerseits und Speichergate andererseits ist, kann die Löschspannung zwischen Steuergate und Halbleiterbereich besonders kleine Amplituden aufweisen, wobei der Kanal zwischen Source und Drain auch bei im Vergleich zum Substratpotential negativen Steuergatepotentialen nichtleitend bleibt. Solche, sogar im Vergleich zum Substratpotential negativen Löschpotentiale an der n-dotierten Source und am n-dotierten Drain des durch die US-PS bekannten n-Kanal-Speicher-FET wären unmöglich, selbst wenn dieser bekannte n-Kanal-Speicher-FET, wie die Erfindung, ein negativ aufgeladenes Speichergate im programmierten Zustand aufweisen würde - die negativen Potentiale an Source und Drain werden nämlich die pn-IJbergänge zwischen Substrat einerseits und Source und Drain andererseits durchlässig werden lassen. Solche negativen Potentiale löschen zwar das Speichergate der Erfindung über den Lappen, aber +) ||Selbst wenn man also das Speichergate des bekannten, statt normalerweise mit p-Kanal ausgestatteten, nun mit n-Kanal awgestatteten, steuergatelosen Speicher-FET völlig gegen die Lehre dieser US-PS wie bei der Erfindung negativ aufladen würde und dadurch ähnlich wie den erfindungsgemäßen n-1Kanal-Speicher-FET betrieben wollte, wären also durch unterschiedliche Wirkungen Nachteile gegeben.
  • Die Aufgabe der Erfindung ist, die oben zitierte spezielle, niedrige Betriebsspannungen benötigende Weiterbildung des n-Kanal-Speicher-PET so fortzubilden, daß sie je nach Bedarf mit Hilfe *) nicht das Speichergate des bekannten Speicher-FET.
  • eines Steuergatepotentials nach freier Wahl bitweise, wortweise oder auch z.B. stellenweise verniftungsarrn gelöscht werden kann, falls sie in einer Speichermatrix verwendet wird. Die Erwindung gestattet nämlich insbesondere, eine an sich zweidimenional aufgebaute Matrix, die zweidimensional programmiert und gelesen wird, so zu gestalten, daß sie beim Löschen wahlweise entweder zweidimensional angesteuert wird oder bei Bedarf auch über eine gleichsam dritte Dimension.
  • Mit Hilfe der dritten Dimension ist es insbesondere möglich, stellenweise, oder nach sonstigen eisen bestimmte Speicherzellen, gleichzeitig zu löschen, also Speicherzellen zu löschen, die jeweils nicht in einer gemeinsamen Spalte oder in einer gemeinsamen Zeile angebracht sind, sondern nach einem anderen Muster angebracht sind. So ist es z.B. möglich, mit Hilfe der Erfindung eine Matrix aufzubauen, bei welcher jeweils alle zweiten oder alle achten Speicherzellen einer Matrixzeile gleichzeitig gelöscht werden. Die Erfindung gestattet also bei der Löschung neben der zweidimensionalen Ansteuerung zusätzlich auch eine solche Ansteuerung zuzulassen, welche zwischen einer der beiden normalen Dimensionen der Matrix und einer gleichsam dritten Dimension erfolgt.
  • Der erfindungsgemäße n-Kanal-Speicher-FET soll zusätzlich dann, falls er nicht in einer Matrix, sondern als einzelner n-Kanalspeicher-FET verwendet wird, wahlweise zu einem seiner Hauptstrecken-Anschlul3bereichen oder zu einem weiteren Umladebereich vergiftungsarm gelöscht werden können. Dabei soll die erfindungsgemäße Maßnahme zulassen, daß der erfindungsgemäße n-Kanal-Speicher-FET je nach Bedarf so dimensioniert werden und so betrieben werden kann, daß der Avalanche-Effekt und/oder der Foler-Nordheim-Tunneleffekt und/oder der Gateoberflächeneffekt zur Löschung ausnutzbar ist.
  • Die Erfindung geht also von dem oben angegebenen speziellen, auch im Oberbegriff angegebenen n-Kanal-Speicher-FET aus. Die erfindungsgejäße Aufgabe wird dadurch gelöst, daß zwei leitende Lappen leitend mit dem Speichergate verbunden sind, von denen der erste Lappen einen Teil eines Anschlußbereiches union denen der zweite Lappen einen Teil eines von den beiden Anschlußbereichen isolierten Umladebereiches bedeckt.
  • Für den über die Erfindung nicht informierten Fachmann war zunächst keinen besonderen Nutzen darin zu sehen, zwei voneinander getrennte Lappen am Speichergate anzubringen.
  • Das Bedürfnis, sowohl zu einem Hauptstrecken-Anschlußbereich hin als auch wahlweise stattdessen zu einem Umladebereich hin jeweils vergiftungsfrei löschen zu können, war nicht genug erkannt. Daher mußte dies als eine unnötig erscheinende Verkomplizierung nicht nur der Betriebsweise, sondem vor allem auch noch des Aufbaus dieses n-Kanalipeicher-FETs erscheinen.
  • Ein .Nutzen ist schon in dem Fall gegeben, wenn in einer Schaltung nur ein einziger n-Kanal-Speicher-FET angebracht ist. Man kann nämlich mittels einer gleichzeitigen Entladung sowohl zu einem Anschlußbereich hin als auch zum Umladebereich hin angenähert eine Verdopplung der Entladungsgeschwindigkeit erreichen, also eine Halbierung der Entladungsdauer. Zusätzlich läßt die Erfindung zu, daß der n-Kanal-Speicher-FET nur zum Anschlußbereich oder nur zum Umladebereich hin gelöscht wird, soweit dazu jeweils ein Bedarf besteht.
  • Aber auch in dem Fall, daß mehrere erfindungsgemäße n-Kanal-Speicher-FETs in einer Matrix angeordnet sind, sind besondere Vorteile erreichbar, auf die nun näher eingegangen werden soll: Im folgenden werden jeweils die zum Löschen an den Änschlußbereich, an den Umladebereich bzw. an das Steuergate gelegten, zeitlich konstanten oder veränderlichen Potentiale kurz nur mit ~1Anschlußpotential'1, "Umladepotential" bzw. 1'Speichergatepotential" bezeichnet. Zur Löschung ist das gleichzeitige Anlegen mindestens zweier solcher Potentiale nötig, nämlich das Steuergatepotential einerseits sowie das Anschlußpotential und/oder Umladepotential andererseits. Potentiale solcher Größe, die beim betreffenden n-Kanal-Speicher-FET keinen löschenden Effekt auslösen können, sondern vielleicht sogar die Löschung verhindern, werden wegen der Übersichtlichkeit im folgenden nicht erwähnt oder deutlich als solche bezeichnet.
  • Der erfindungsgemäße n-Kanal-Speicher-FET kann also über den ersten Lappen zu einem Anschlußbereich hin vergiftungsarm gelöscht werden und über den zweiten Lappen zum Umladebereich hin vergiftungsarm gelöscht werden. Die Entladungen erfolgen vergiftungsarm, weil jener Isolatorbereich, über den die Aufladung der Speichergate erfolgt, verschieden und weit entfernt ist von jenen Isolatorbereichen, über die Entladungen des Speichergate erfolgen. Je nachdem, ob z.E. Umladepotential oder Anschlußpotential an den in einer Matrix angebrachten, erfindungsgemaßen n-Kanal-Speicher-FET, angeregt wird, erfolgt die Löscht zum alkUmladebereich hin oder über den erste, Lappen U#'ft####bt#%h Löschung zum mass oder zumAnschlußbereich hin. Da der erfindungsgemäße n-Kanal-Speicher-FET - so wie der in der Hauptanmeldung angegebene n-Kanal-Speicher-FET - jeweils in einer Matrixzelle, z.B. in einer Speicherzelle einer Speichermatrix, enthalten ist und da die Verbindungen der Steuergates, Drains und Sourcen untereinander in dieser Matrix weitgehend unabhängig voneinander, also weitgehend beliebig hergestellt werden können (wobei diese Verbindungen einer Zeilenleitung und Spaltenleitung entsprechen können, vgl. z.B. Fig.4 der Hauptanmeldung), ermöglicht die erfindungsgemäße Maßnahme, jeweils eine andere Gruppe von n-Kanal-Speicher-FETs und/oder eine andere Anzahl von n-Kanal-Speicher-FETs mit dem betreffenden Potential zum Zwecke der Löschung also der Entladung des bisher negativ aufgeladenen Speichergate anzusteuern.
  • Diese verschiedenartige Ansteuerung kann insbesonders durch die Wahl, ob Umladepotential oder Anschlußpotential zugeführt wird, erfolgen, so daß je nach Art der gewählten Ansteuerung jeweils.eine andere Gruppe und/oder eine andere Anzahl von n-Kanal-Speicher-FETs gelöscht wird - selbst wenn stets dem gleichen n-Kanal-Speicher-FETs das gleiche Steuergatepotential zugeführt wurde.
  • Wegen der Möglichkeit, jeweils eine andere Gruppe und/oder eine andere Anzahl von n-Kanal-Speicher-FETs einer Matrix mit den Löschpotentialen anzusteuern, kann man demnach bestimmte der n-Kanal-Speicher-PETs aus der Summe aller n-Kanal-Speicher-FETs zur Löschung auswählen. Insbesondere kann das Anschlußpotential über eine andere Matrixdimension, z.B.
  • über eine Matrixzeile, zugeführt werden als das Umladepotential.
  • Letzteres kann z.B. gleichsam über eine dritte Matrixdimension zugeführt werden, also nach einem komplizierteren Muster, z.B.
  • an jeden n-ten FET (z.B. 2-ten oder 8-ten FET) gleichzeitig, falls man nicht eine spaltenweise oder zeilenweise Verdrahtung der Umladebereich, also eine Ansteuerung der Umladebereiche über die zweite oder erste Matrixdimension vorsehen will.
  • Bei der Anwendung des erfindungsgemäßen n-Kanal-Speicher-FET, insbesondere in einer Speichermatrix, ist man nicht gezwungen, zur Löschung neben dem Steuergatepotential gleichzeitig sowohl Umladepotential als auch Anschlußpotential dem ausgewählten, zur Löschung angesteuerten n-Kanal-Speicher-FET zuzuführen -es sei denn, man möchte den betreffenden n-Kanal-Speicher-FET besonders rasch löschen. Stattdessen besteht die Möglichkeit, neben dem Steuergatepotential nur noch das Umladepotential oder nur noch das Anschlußpotential anzulegen.
  • Man kann also gleichzeitig einen einzigen, oder jeweils bestimm -te Gruppen von, oder alle n-Kanal-Speicher-FETs der Matrix allein schon durch die Wahl, welche Potentiale welchen Anschlüssen oder welchen Umladebereichen zugeführt werden, ansteuern. Z~#.
  • dadurch, daß man über die erste Matrixdimension, nämlich nur an einehZeile des Matrix-Beispiels, das Steuergatepotential anlegt, sind verschiedene Löschmöglichkeiten, insbesondere über weitere Matrixdimensionen, gegeben: z.B. die Löschung nur eines einzigen Bit (im gewählten Matrix-Beispiel bei einer Löschung nur zum betreffenden Anschlußbereich, hier Drain, hin durch Ansteuern über die die Drains verbindende Spaltenleitung>1oder die Löschung aller BiS eines Wortes (insbesondere durch Anlegen eines Anschlußpotentials an sämtliche Speicher-FETs der betreffenden Matrixzeile, vgl. die Löschung über die Sourcen im bekannten Matrix-Beispiel, - oder durch zeilenweises Verbinden aller Umladebereiche untereinander und Ansteuerung über die betreffende Umladebereich-Zeilenleitung)loder die Löschung bestimmter Stellen, z.B. der geradzahligen Stellen dieses Wortes (durch Anlegen eines entsprechenden Umladepotentials, bei an die betreffende stellenweise Löschung angepaßter Verdrahtung aller Umladebereiche).j}Zum Beispiel zur Ermöglichung jener stellenweisen Löschung, bei der wahlweise entweder die geradzahligen oder die ungeradzahligen Stellen gelöscht werden, sind also einerseits die Umladebereiche aller geradzahligen Speicherzellen für sich untereinander leitend verbunden sowie die Umlcdebereiche aller ungeradzahligen Speicherzellen für sich untereinander leitend verbunden und außerdem mit je einem Umladebereich-Sammelanschluß verbunden. Zur Löschung legt man dann das Umladepotential entweder an den mit den ungeradzahligen Speicherzellen verbundenen Sammelanschluß, oder an den mit den geradzahligen Speicherzellen verbundenen Sammelanschluß.
  • Dadurch, daß man das Steuergatepotential zusätzlich jeweils an mehrere Zeilen statt nur an eine einzige Zeile anlegt, erfolgen in jeder dieser Zeilen gleichartige Löschungen, statt daß nur in einer einzigen Zeile derartige Löschungen erfolgen.
  • Die Erfindung wird anhand der Fig. 1 bis 4 weiter veranschaulicht, wobei Fig. 1 schematisch das Schaltbild eines erfindungsgemäßen Ausführungsbeispiels, sowie die Fig. 2 bis 4 verschiedene Herstellungstufen eines auf einem Substratträger angebrachten integrierten Ausführungsbeispiels zeigen.
  • Bei dem in Fig. 1 gezeigten Schaltbild ist auf dem Substrat HT die Source-Drain-Hauptstrecke S-D des n-Kanal-Speicher-FET angebracht. Der n-Kanal-Speicher-FET weist ein allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht floatendes Speichergate G1 auf. Zum Aufladen des Speichergate G1 wird die Elektronen in das Speichergate G1 injizierende, besonders niedrige Programmierspannungen erfordernde Kanalinjektion ausgenutzt, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke S-D einwirkt. Ein zusätzliches, von außen steuerbares Steuergate G2 ist vorgesehen, das kapazitiv auf das Speichergate G1 einwirkt. Das Speichergate G1 ist mit zwei leitenden Lappen verbunde über die bei elektrisch gesteuerter Löschung die Entladung des Speichergate G1 erfolgt. Der erste Lappen L1 bedeckt hier zumindest einen Teil der Source, wobei dieser erste Lappen von der Source durch eine dünne Isolatorschicht getrennt ist und daher angenähert einem Kondensatorbelag entspricht.
  • Der zweite Lappen L2 bedeckt hier einen Teil eines besonderen Umladebereichs BX, der von den beiden Anschlußbereichen S, D des n-Kanal-Speicher-FETs isoliert ist. Auch der Lappen L2 ist vom Umladebereich durch eine dünne Isolierschicht getrennt, weswegen auch er angenähert einem Kondensatorbelag entspricht.
  • Zur Löschung legt man eine den Fowler-Nordheim-Tunneleffekt auslösende Spannung zwischen dem Steuergate G2 einerseits und dem Umladebereich BX und/oder der Source S andererseits an. Legt man für Löschung nur ein-Umladepotential an den Umladebereich BX an, und nicht gleichzeitig noch ein Anschlußpotential an die Source S, dann erfolgt die Entladung des Speichergate nur über den zweiten Lappen L2. Durch Anlegen nur des Steuergatepotentials und des Anschlußpotentials, hier an die Source S, erfolgt die Entladung des Speichergate G1 nur über denaLappen L1. Nur falls das Steuergatepotential einerseits und sowohl das Anschlußpotential als auch das Umladepotential andererseits gleichzeitig angelegt wird, erfolgt die besonders rasche Löschung über die beiden Lappen L1, L2 gleichzeitig.
  • Es handelt sich hier also um einen - insbesondere wegen der Ausnutzung der Kanalinjektion zur Programmierung sowie wegen der Ausnutzung der im aufgeladenen Zustand des Speichergate G1 hemmenden Wirkung statt unterstützenden Wirkung auf den Source-Drain-Strom - mit besonders geringem Aufwand, nämlich mit besonders geringen Spannungen und geringen Verlusten betreibbaren n-Kanal-Speicher-FET. Da auch die Entladung des Speichergate mittels des besonders geringe Verluste verursachenden Fowler-Nordheim-Tunneleffekt erfolgen kann, handelt es sich hier um einen n-Kanal-Speicher-FET, der unter häufig erwünschten Bedingungen betrieben werden kann.
  • Der betreffende n-Kanal-Speicher-FET ist zusätzlich auch leicht herstellbar, wie anhand der Fig. 2 bis 4 im folgenden erläutert wird. Diese Figuren zeigen verschiedene Herstellungsschritte während der Herstellung eines solchen n-Kanal-Speicher-FET auf einem Halbleiter, z.B. auf Siliziumsubstrat HT.
  • Wie in Fig. 2 gezeigt ist, kann man auf dem Siliziumsubstrat HT z.B. zunächst die die Umrisse Di aufweisende Dickoxidschicht Du von z.B. 10 OOOÅ Dicke erzeugen, wobei der Kanalbereich K weiterhin durch die unbedeckte, ursprüngliche Oberfläche des Siliziumsubstrats HT gebildet wird. Die Dickoxidschicht Du kann im Kanalbereich K, vgl. Fig. 2, eine Verengung V nahe am späteren Drain (D) erzeugen. Diese Verengung erleichtert später die Aufladung des Speichergate mittels Kanalinjektion, wie bereits im zitierten luxemburgischen Patent 72 605 = DT-OS 24 45 079 beschrieben ist.
  • Anschließend kann man über den gesamten in Fig. 2 gezeigten Körper eine weitere Oxidschicht, nämlich eine erste Dünnoxidschicht, von z.B. 500Å Dicke im Kanalbereich K, aufwachsen lassen, welche später insbesondere den Kanalbereich K vom Speichergate G1 trennen soll und welche im Bereich Du nachträglich die Dicke der Dickoxidschicht weiter vergrößert.
  • Auf diese erste Dünnoxidschicht kann man anschließend eine Halbleiterschicht, also z.B. 2 OOOÅ dickes, n-dotiertes polykristallines Silizium, aufwachsen lassen. Durch anschließendes Ätzen kann man schon jetzt, vgl. Fig. 3 mit Fig. 2, die endgültige Form des Speichergate und der Lappen L1, L2 erzeugen, welche zusammen mit dem Speichergate G1 eine zusammenhängende, leitende Schicht bilden. Diese zusammenhängende, leitende Schicht ist im Bereich des ersten Lappens L1, des zweiten Lappens L2 und des Kanalbereiches K bei diesem Beispiel jeweils nur durch die Dünnoxidschicht von dem darunter liegenden Siliziumsubstrat HT getrennt. In den übrigen Bereichen ist diese zusammenhängende, leitende Schicht jedoch zumindest weitgehend durch die Dickoxidschicht Du, vgl. Fig. 2, vom darunter liegenden Siliziumsubstrat HT getrennt. - Die in Fig. 3 gezeigten Hauptstrecken-AnschluB-bereiche Source S und Drain D, sowie der Umladebereich BX und der zum benachbarten n-Kanal-Spelcher-FET gehörende Umladebereich BXX werden erst während eines späteren Herstellungsschr-ittes erzeugt. Diese Bereiche sind nur deswegen in Fig. 3 eingetragen, um, im Vergleich mit Fig. 2 und 1, die in Fig. 4 gezeigte, spätere Lage dieser Bereiche auch in Fig. 3 besser erkennen zu können.
  • Anschließend kann man auf dem in Fig. 3 gezeigten Körper eine zweite Dünnoxidschicht von z.B. 1 OOOÅ Dicke aufwachsen lassen, welche später insbesondere das Speichergate G1 von dem in Fig. 1 gezeigten, über dem Speichergate G1 angebrachten Steuergate G2 trennen soll.
  • Anschließend kann man auf die zweite Dünnoxidschicht eine weitere leitende Schicht, z.B. aus 2 000t dickem, polykristallinen Silizium, aufwachsen lassen. Bei dem in Fig. 4 gezeigten Beispiel werden die Steuergates G2 mehreror n-Kanal-Speicher-FETs zeilenweise durch eine zusammenhängende Steuergateschiene G2' gebIldet, welche ni.t nur das Speichergate G1 bedeckt und damit dieses kapazitiv beeinflußt, sondern darüberhinaus aucn weitere Teile der mit dem Speichergate G1 zusammenhängenden, leitenden Schicht G1/L1/L2 bedeckt, vgl. Fig. 3. Dadurch ist die kapazitive Kopplung zwischen, vgl. Fig. 1, dem Speichergate G1 und dem Steuergate G2 bzw. zwischen, vgl. Fig. 4, dem Speichergate G und der Steuergateschiene G21 besonders groß und dadurch sind die nötigen Betriebsspannungen entsprechend besonders klein, vgl. das zitierte luxemburgische Patent 72 605 = DT-OS 24 45 091.
  • Die Umrisse der in Fig. 4 gezeigten Steuergateschiene G2'- die in diesem Beispiel zeilenweise auch die Speichergates weiterer n-Kanal-Speicher-FETs, insbesondere von zur gleichen Zelle der Matrix gehörenden n-Kanal-Speicher-FETs, bedeckt - werden aus der zuletzt aufgewachsenen leitenden Schicht, durch Wegätzen aller übrigen Teile dieser Schicht, geformt. Bei dem in Fig. 4 gezeigten Beispiel wurde angenommen, daß bei dieser Formung die rechte Kante der Steuergateschiene G2' angenähert mit den rechten Kanten Di der Dickoxidschicht Du zusammenfällt; es wurde außerdem angenommen, daß die linke Kante der Steuergateschiene G2', insbesondere aufgrund von Justiertoleranzen, etwas rechts von den linken Kanten Di der Dickoxidschicht Du liegen würde Anschließend kann man mit Hilfe von Ionenimplantation die n-Dotierungen von Source S, Drain D und Umladebereich BX, sowie gleichzeitig eine n-Dotierung der Steuergateschiene G2 erzeugen. Hierzu können bei höheren Beschleunigungsspannungen, die auch mehr als 100 KeV entsprechen können, Donatoren, z.B.
  • Phosphorionen, durch die beiden aufgebrachten Dünnoxidschichten hindurch in die betreffenden Substratbereiche S, D, BX implantiert werden, wobei teils das Speichergate G1 und deren Lappen L1, L2, teils die rechte Kante der Steuergateschiene G2' als Maske für die Begrenzung der Bereiche S, D und BX dienen.
  • Statt dessen könnte man auch vor der Implantation erst die Dünnoxidschichten - oder zumindest deren oberen Bereiche, z.B. die obere, zweite Dünnoxidschicht - seitlich neben der Steuergateschiene G2' wegätzen und die Implantation.durch die dünnere, restliche Dünnoxidschicht hindurch, oder bei völliger Wegätzung der Dünnoxidschichten unmittelbar auf die freiligende Substratoberfläche durchführen.
  • Auch die Grenze Di der Dickoxidschicht Du kann hier gleichzeitig als Maske wirken, vgl. den Umriß der Umladebereiche BX und BX'.
  • Statt mit Hilfe von Ionenimplantation die n-Dotierungen von S, D und BX herzustellen, kann man auch die Dünnoxtdschichten über den betreffenden Bereichen S, D und BX ,#unächst lokal wegätzen und anschließend Donatoren in die dann frei liegendm, dortigen Siliziumsubstrat-Oberflächen HT diffundieren.
  • Auch hierbei kann das Speichergate G1 zusammen mit seinen Lappen L2, Ll, sowie die Steuergateschiene G2', sowie die Begrenzungen Di der Dickoxidschicht Du gleichzeitig als Maske für die Wegätzung der Dünnoxidschichten mit ausgenutzt werden.
  • Anschließend können noch die Verdrahtungen der verschiedenen Bereiche §4BX hergestellt werden. Bei dem in Fig.2 gezeigten Ausführungsbeispiel ist zusätzlich angenommen, daß die Source 5 eine durchgehende Schiene bildet, welche die Sourcen S von mehreren n-Kanal-Speicher-FETs, die in der gleichen Zeile angebracht sind, für sich bereits elektrisch leitend miteinander verbindet, so daß hierzu keine zusätzliche Verdrahtung nötig ist.
  • Obwohl also ursprünglich das erfindungsgemäße Ausführungsbeispiel scheinbar kompliziert aufgebaut aussieht, kann man trotzdem dieses Ausführungsbeispiel mit wenigen Herstellungsschritten bei sogar relativ großen Justiertoleranzen für die Justierung der Masken herstellen. Insbesondere wird die Größe der Verengung V, vgl.Fig.2, bereits durch die die Dicko£-dschicht Du erzeugende Maske mit hoher Präzision bestimmt, da alle Dickoxidschichten Du gleichzeitig mit ein und derselben Maske erzeugt werden können. Die Justierung der Maske zur Formung der zusammenhängenden, das Speichergate G1 und die Lappen L1, L2 enthaltenden leitenden Schicht kann mit relativ großer Justiertoleranz erfolgen, da die Verschiebung dieser Schicht, vgl. Fig.4, nach oben oder nach unten, sowie nach links oder auch nach rechts in relativ großem Maße unkritisch ist. Alleine die Verschiebung nach rechts hat von diesen vier Verschiebungen noch die größte Bedeutung, weil die Verengung V, vgl.Fig.2, am Übergang zwischen Drain D und Kanalbereich K größer wird und damit die Kanalinjektion dementsprechend eine etwas höhere Source-Drain-Programmierspannung erfordert, oder etwas erhöhte Zeitspannen für die vollständige Programmierung des Speichergate, d.h. Aufladung des Speichergate, erfordert. Aber auch diese Verschiebung nach rechts ist zumindest deswegen relativ harmlos, weil der Drain D dann entsprechend weit in den Bereich der Dickoxidschicht-Verengung V hinein reicht, nachdem das Speichergate G1 als Maske zur n-Dotierung des Drain D mit ausgenutzt wurde. Dadurch wird später die Kanalinjektion stets unterhalb des Speichergate G1 am drainnahen pn-Übergang in der Verengung V erfolgen, jedenfalls slange dort das Speichergate G1 statt der Steuergatesch:iene G2' als Maske wirkt.
  • Auch für die Justierung der die Steuergateschiene G2' formenden Maske sind relativ große Toleranzen zulässig: Eine Verschiebung nach oben oder unten ist für diesen n-Kanal-Speicher-FET belanglos.
  • Eine Verschiebung nach rechts ist ebenfalls harmlos, zumindest so lange der Lappen L1 noch nicht vollständig von der Steuergateschiene G2' bedeckt ist. Die Umrisse der Source S werden dort nämlich durch die Steuergateschiene G2' festgelegt, so daß noch immer eine Löschung des Speichergate G1 über den Lappen Li möglich ist, solange die Steuergateschiene G2' nicht völlig den Lappen Li bedeckt.
  • Eine Verschiebung der Steuergateschiene G2' nach links ist ebenfalls harmlos, solange die Steuergateschiene G2' -wie bereits erwähnt - das Speichergate G1 nicht so stark überlappt, daß der Drain-Kanalbereich-Übergang von der Steuergateschiene G2' statt von dem Speichergate G1 bestimmt ist. Gleichzeitig werden hierbei die Umrisse der Source S teilweise von den Umrissen Di der Dickoxidschicht Du, vgl.Fig.2, im Bereich des Kanalbereiches K hingegen von der rechten Kante der Steuergateschiene G2' bestimmt.
  • Auch die Justierung zur Begrenzung des Drain D und des Umladebereichs BX ist mit relativ hohen Toleranzen möglich: Beide Bereiche werden gleichzeitig mit Hilfe der gleichen Maske n-dotiert, ob sie nun mit Hilfe von Ionenimplantation oder mit Hilfe von Diffusion erzeugt werden. Eine gleichzeitige Verschiebung dieser beiden Bereiche D, BX nach oben oder nach unten, sowie nach links oder nach rechts ist offensichtlich mit relativ hohen Toleranzen zulässig, vgl. Fig.4.
  • Die Verdrahtung der Anschlußbereiche D, S und der Umladebereiche BX, BX' kann jeweils in verschiedener Weise folgen. Insbesondere können z.B. die Drains D solcher n-Kanal-Speicher-FETs, die in einer Matrix angebracht sind, spaltenweise miteinander verbunden werden, vgl. das oben bereits angegebene Matrix-Beispiel. Gleichzeitig können die Umladebereiche BX, wie bereits erwähnt, zwar auch zeilenweise oder spaltenweise untereinander verdrahtet werden. Statt dessen können diese Umladebereiche BX aber auch in anderer Weise statt zeilenweise oder spaltenweise miteinander verdrahtet werden, z.B. so, daß, pro 64x64-Matrix mit acht 8-Bit-Bytes pro Zeile, acht getrennte Umladebereich-Sammelanschlüsse vorgesehen sind, von denen jeder Sammelanschluß jeweils nur mit einem einzigen Umladebereich BX der insgesamt acht Umladebereiche BX jedes Byte in jeder Zeile verbunden ist. Durch Anlegen des Steuergatepotentials an die Zeilenleitung, d.h. an die Steuergateschiene G2', und durch gleichzeitiges Anlegen des Umladepotentials an einen der acht Umladebereich-Sammelanschlüsse kann man in diesem Falle jeweils eine bestimmte der acht Stellen in allen acht Bytes - oder bei Anlegen des Umladepotentials an alle acht Umladebereich-Sammelanschlüsse alle acht Stellen eines jeden der acht Bytes - jener Zeile löschen, die diese Steuergateschiene G2' steuert.
  • Die freie Wahl der Dimensionen der Matrix, die die Erfindung für die Verdrahtung der Umladebereiche EX - übrigens auch für die Sourcen S und für die Drains D - zuläßt, gestattet also sogar, die Sourcen, Drains und/oder die Umladebereiche BX jeweils über Dimensionen der Matrix anzusteuern, die weder der ersten noch der zweiten Matrixdimension entsprechen. Falls z.B. die verschiedenen Steuergateschienen G2' jeweils der ersten Matrixdimension entsprechen, und falls die Drains D jeweils spaltenweise verbunden sind und damit deren Verbindungen also der zweiten Matrixdimension entsprechen, dann kann, wie bereits beschrieben, man die Umladebereiche BX miteinander nach einem völlig anderem Verteilungsprinzip, statt spaltenweise oder zeilenweise, miteinander verdrahten und auf diese Weise gleichsam eine dritte Dimension der Matrix zur Ansteuerung der Umladebereiche EX ausnutzen.
  • Bisher wurde ein Ausführungsbeispiel beschrieben, bei dem die erste Dünnoxidschicht, also die Isolatorschicht zwischen dem Siliziumsubstrat HT einerseits und den Lappen Li, L2 andererseits,gleich dick ist wie durch die Dünnoxidschicht gebildete ~ Isolatorschicht zwischen dem Substrat HT und dem Speichergate G1 im Kanalbereich K. Grundsätzlich kann man jedoch auch die den ersten und/oder zweiten Lappen vom Substrat trennende Isolatorschicht anders, insbesondere dünner, als die das Speichergate G1 vom Kanalbereich K1 trennende Isolatorschicht machen. Je dünner die Isolatorschicht zwischen dem Lappen und dem Substrat ist, um so niedriger werden die Mindestlöschspannungen, welche, zur Entladung des Speichergate mittels des Fowler-Nordheim-Tunneleffektes, zuzuführen sind.
  • RBei dem in Fig. 4 gezeigten Ausführungsbeispiel bedeckt das Speichergate nur einen ersten Teil des Kanalbereichs K, wo hingegen der zweite Teil des Kanalbereichs K zwar von der Steuergateschiene G2' bzw. vom Steuergate G2, aber nicht vom Speichergate Gl bedeckt wird. Wegen dieser Zweiteilung des Kanalbereiches K ist eine übermäßige Löschung des Speichergate Gi zulässig, was für sich bereits bekannt ist.
  • Falls man das Speichergate G1 jedoch den gesamten Kanalbereich K zwischen Drain D und Source S bedecken läßt, kann man kleinere Kanalbereichlängen zwischen Source S und Drain D zulassen, ohne unzulässig geringe Justiertoleranzen für die Herstellung zu fordern. Je geringer die Länge des Kanalbereichs K ist, um so geringer wird die zur Programmierung notwendige Source-Drain-Programmierspannung. Auch der Spannungsbedarf zum Lesen zwischen Source S und Drain D ist bei verringerter Kanallänge kleiner. Die Löschung über den Lappen L1 und den Lappen L2 ist bei völliger Bedeckung des Kanalbereiches durch das Speichergate ebenfalls vergiftungsfrei möglich.
  • 4 Patentansprüche 4 Figuren Le e Leerseite te

Claims (4)

  1. Patentansprüche 1~) n-Kanal-Speicher-PE# mit wenigstens einem Gate, nämlich mit mit einem allseitig von einem Isolator umgebenen floatenden Speichergate, bei dem zur Umladung des Speichergate die Elektronen injizierende Kanalinjektion - d.h. Umladung durch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wird, wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt, wobei ein zusätzliches, einen Anschluß aufweisendes,steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt, wobei das Speichergate leitend mit einem leitenden Lappen, über den beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist, wobei der Lappen zumindest einen Teil eines Hauptanschlußstrecken-Anschlußbereiches, also des Drain oder der Source, bedeckt, und wobei der Lappen von dem durch ihn bedeckten Anschlußbereich durch eine dünne Isolatorschicht getrennt ist, nach Anmeldung P 24 45 137.4-33, insbesondere für Programmspeicher eines Fernsprech-Vermittlungssystems, d a d u r c h g e k e n-n z e i c h n e t daß zwei leitende Lappen (Li, L2) leitend mit dem Speichergate (G1) verbunden sind, von denen der erste Lappen (L1) einen Teil eines Anschlußbereiches (S oder D) union denen der zweite Lappen (L2) einen Teil eines von den beiden Anschlußbereichen isdierten Umladebereiches (BX) bedeckt.
  2. 2. n-Kanal-Speicher-FET nach Anspruch 1, d a d u r c h g e -kennzeichnet, daß die Isolatorschicht, die den ersten (L1) und/oder zweiten Lappen (L2) vom durch ihn bedeckten Bereich (S, BX) trennt, dünner ist als die das Speichergate (G1) vom Kanalbereich (K) trennende Isolatorschicht.
  3. 3. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e ic h n e t, daß das Speichergate (G1) nur einen ersten Teil des Kanalbereiches (K1) bedeckt und daß der zweite Teil des Kanalbereiches (K) zwar vom Steuergate (G2, G2), aber nicht vom Speichergate (G1) bedeckt wird.
  4. 4. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, d a d u r c h g e k e n n z ei c h n e t, daß das Speichergate (G1) den Kanalbereich (K) längs seiner gesamten Länge zwischen Source (S) und Drain (D) bedeckt.
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