DE2643932A1 - N-kanal-speicher-fet - Google Patents

N-kanal-speicher-fet

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DE2643932A1 DE19762643932 DE2643932A DE2643932A1 DE 2643932 A1 DE2643932 A1 DE 2643932A1 DE 19762643932 DE19762643932 DE 19762643932 DE 2643932 A DE2643932 A DE 2643932A DE 2643932 A1 DE2643932 A1 DE 2643932A1
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Description

SIEMENS AKTIENGESELLSCHAFT λ. Unser Zeichen
Berlin und München . VPA 76 P 6 2 6 2 BRD
n-Kanal-Speicher-FET
Zusatz zu P 24 45 137.4-33 = VPA 74/6185 BRD Die Erfindung betrifft eine Fortbildung einer speziellen Weiterbildung des Gegenstandes der Hauptanmeldung P 24 45 137.4-33, sowie die Fortbildung von Weiterbildungen dieser speziellen Weiterbildung. Die spezielle Weiterbildung sowie Weiterbildungen der speziellen Weiterbildung sind insbesondere in weiteren Zusätzen zur Hauptanmeldung angegeben, wie im folgenden erläutert wird.
Die Erfindung betrifft nämlich einen n-Kanal-Speic/jer-FET mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate, bei dsm zur Umladung des Speichergate die Elektronen injizierende Kanalinjektion - d.h. Umladung durch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drsilnriehtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband dss Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wirds wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser· Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt, wobei ein zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt, wobei das Speichergate mit einem leitenden Lappen, über deft beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist, wobei der Lappen zumindest einen Teil eines der Hauptstrecken-Anschlußbereiche, also des Drain oder der Source, bedeckt und wobei der Lappen von dem durch ihn Be 15 Fes / 20.9.1976
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- Λ - /ö P G 2 6 2 BRD
2ht getrennt
bedeckten Anschlußbereich durch eine dünne Isolierschicht getrennt ist. Diese spezielle Weiterbildung des Gegenstandes der Hauptanmeldung ist insbesondere in folgenden weiteren, zur Hauptanmeldung eingereichten Zusatzanmeldungen P 25 13 207.4-33 = 75 P 6039 BRD, vgl. dort Fig. 3j P 25 25 062.8-33 = 75 P 6105 BRD, vgl. dort Fig. 3; P 26 13 846.5 = ' 76 P 6090 BRD; P 26 13 873.8 = 76 P 609.2 BRD und P 26 13 895.4-33 = 76 P 6091 BRD angegeben. Die Gegenstände dieser weiteren Zusatzanmeldungen enthalten jeweils weitere Merkmale, weswegen die vorliegende Anmeldung als Zusatz zur Hauptanmeldung P 24 45 137.4-33 angemeldet wurde. Die spezielle Weiterbildung, die durch die Erfindung fortgebildet wird, ist außerdem bereits in dem am 21. August 1975 erteilten luxemburgischen Patent 72 605 beschrieben, welches zur Hauptanmeldung und zu einem Teil solcher weiteren Zusatzanmeldungen korrespondiert.
Wie in den bereits zitierten Anmeldungen und im zitierten luxemburgischen Patent angegeben ist, dient der Lappen zur Bekämpfung der Vergiftung des Isolators während der Löschung, d.h. während der Entladung des in elektrischer Hinsicht floatenden Speichergate. Durch Anlegen eines Löschpotentials an das Steuergate und insbesondere durch gleichzeitiges Anlegen der Avalanche-Durchbruchspannung an den sperrenden pn-übergang zwischen Substrat und dem betreffenden, vom Lappen bedeckten Anschlußbereich, also Drain oder Source, werden nämlich im Speichergate gespeicherte Elektronen und/oder im auf Avalanche-Durchbruch belasteten pn-übergang aufgeheizte Löcher erzeugt, welche;vom Steuergatepotential und Speichergatepotential angezogen, den Isolator durchdringen, und so das Speichergate entladen können.
Die Definition von Source und Drain entspricht hier der Source-Drain-Stromrichtung während des Programmierens. Eine ^Bedeckung" zwischen Lappen einerseits und Anschlußbereich, also Source oder Drain, andererseits liegt vor, falls der Abstand zwischen Lappen und dem betreffenden Anschlußbereich so gering ist, daß das Lappenpotential kapazitiv, also durch Influenz, die lappennahe Oberfläche dieses Anschlußbereiches, insbesondere die dortige Ladungsdichte oder die Avalanche-Durchbruchspannung eines in Lappennähe angebrachten Substrat-Anschlußbereichpn-Überganges» beeinflußt.
In der Hauptanmeldung, Fig. 4, ist bereits eine Speichermatrix gezeigt,
8ö38t3/0S7S " 3 ~
->- 76 P 6 26 2 BRD
welche jeweils einen einzigen n-Kanal-Speicher-FET als Speicherzelle enthält. Die Steuergates der einzelnen n-Kanal-Speicher-FETs sind zeilenweise miteinander über Zeilenleitungen verbunden. Die Drains der n-Kanal-Speicher-FETs sind spaltenweise miteinander über Spaltenleitungen verbunden. Alle Sourcen der Matrix sind miteinander verbunden und außerdem an den gemeinsamen Schaltungspunkt So angeschlossen.
Der einzelne n-Kanal-Speicher-FET kann insbesondere bei Verwendung innerhalb einer derartigen Speichermatrix, welche jeweils nur einen einzigen n-Kanal-Speicher-FET pro Speicherzelle enthält, verschiedenartig angesteuert werden. Es können nämlich die Drains und die Sourcen untereinander verschieden angesteuert werden - nämlich z.B. spaltenweise, vgl. die Drains im genannten Matrix-Beispiel, oder matrixweise, vgl. die Sourcen in dem genannten Matrix-Beispiel. Durch Anlegen eines Drainpotentials kann also eine andere Gruppe von ft-Kanal-Spsicher-FETs dieser Matrix angesteuert werden, als durch Anlegen des Sourcepotentials, da durch Anlegen des Sourcepotentials bei diesem Matrix-Beispiel sämtliche n-Kanal-Speicher-FETs der Matrix gleichzeitig angesteuert werden.
Zur Löschung eines in einer Matrix angebrachten n-Kanal-Speicher-FET sind mindestens zwei Ansteuerungen gleichzeitig notwendig, z.B. eine erste Ansteuerung spaltenweise und eine zweite Ansteuerung zeilenwei-. se. An den Kreuzungspunkten wird der dort angebrachte n-Kanal-Speicher-FST gelöscht, bzw. an den verschiedenen gleichzeitig angesteuerten Kreuzungspunkten werden die jeweils dort angebrachten, verschiedenen n-Kanal-Speieher-FETs gelöscht. Hingegen wird keiner der nur durch eine der beiden Ansteuerungen angesteuerten n-Kanal-Speicher-FETs gelöscht, weil die ah den übrigen Anschlüssen dieser n-Kanal-Speicher-FETs liegenden Potentiale die Löschung verhindern.
In einem Teil der zitierten, weiteren Zusatzanaeldungen und in dem luxemburgischen Patent ist bereits angegeben, daß - insbesondere bei n-Kanal-Speicher-FETs mit einem Enhancement-Typ-Kanalbereich - statt oder neben der Ausnutzung der Avalanche-Durchbruchspannung, d.h. des Avalancheeffektes, auch weitere Effekte, insbesondere der Fowler-Nordheim-Tunneleffekt und der Gateoberflächeneffekt, zur Löschung des 75 E 6037 BRD 809813/0579 -4-
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aufgeladenen Speichergate ausgenutzt werden können. Hierzu ist eine Spannung entsprechender Polarität und Amplitude zwischen dem Steuergate und jenem Hauptstreckenbereich, nämlich der Source und/oder dem dem Substrat entsprechenden Kanalbereich und/oder dem Drain, anzulegen, wohin die Entladung des Speichergate erfolgen soll, vgl. insbesondere die weitere Zusatzanmeldung P 25 25 062.8 = 75 P 6105 BRD und P 25 25 097.9 = 75 P 6106 BRD bzw. die dazu korrespondierenden, beide am 29. September 1975 erteilten luxemburgischen Patente 72 683 und 72 684.
Die Aufgabe der Erfindung ist, die oben zitierte spezielle Weiterbildung des besonders niedrige Betriebsspannungen benötigenden n-Kanal-Speicher-FET so fortzubilden, daß sie je nach Bedarf nach freier Wahl - und ohne die Notwendigkeit, extrem niejerohmige Spaltenschalter sowohl für Sourcen als auch für Drains anbringen zu müssen - bitweise, wortweise oder auch z.B. matrixweise vergiftungsarm gelöscht werden kann, falls sie in einer Speichermatrix verendet wird. Der erfindungsgemäße n-Kanal-Speicher-PET soll zusätzlich auch dann, falls er nicht in einer Matrix, sondern als einzelner n-Kanal-Speicher-FET verwendet wird, wahlweise zur Source hin oder zum Drain hin vergiftungsarm gelöscht werden können. Dabei soll die erfindungsgemäße Maßnahme zulassen, daß der erfindungsgemäße n-Kanal-Speicher»FET je nach Bedarf so dimensioniert werden und so betrieben werden kann, daß der Avalancheeffekt und/oder der Fowler-Nordheim-Tunneleffekt und/oder der Gateoberfläehensffekt zur Löschung ausnutsbar ist.
Die Erfindung geht also von dem oben angegebenen, speziellen, auch im Oberbegriff angegebenen n-Kanal-Speicher-FET aus. Die erfindungsgemässe Aufgabe xfird dadurch gelöst s daß zwei solche leitende Lappen leitend
) mit dem Speiehergate verbunden sind,, von denen der erste Lappen einen Teil des Drain und von denen der zweite Lappen einen Teil der Source gedeckt.
Für den über die Erfindung nicht informierten Fachmann war zunächst kein besonderer Nutzen darin zu sehen, sowohl sourceseitig als &\icht gleichzeitig,drainseitig denselben n-Kanal-FET vergiftungsfrei löschen zu können, besonders weil dies eine unnötig erscheinende Verkomplizierung der Betriebsweise und vor allem auch des Aufbaues dieses n-Kanal-
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Speicher-FET voraussetzt.
Ein Nutzen ist aber schon in dem Sonderfall gegeben, wenn in einer Schaltung nur ein einziger n-Kanal-Speicher-FET angebracht ist, nämlich der Vorteil, daß mittels der gleichzeitigen Entladung sowohl über den sourceseitigen'Lappen als auch über den drainseitigen Lappen angenähert eine Verdopplung der Entladungsgeschwindigkeit} also Halbierung der Entladungsdauer erreichbar ist. Zusätzlich läßt die Erfindung zu, daß der n-Kanal-Speicher-FET nur sourceseitig oder nur drainseitig gelöscht wird, falls dazu ein Bedarf besteht.
Aber auch in dem Fall, daß mehrere erfindungsgemäße n-Kanal-Speicher-FSTs in einer Matrix angeordnet sind, sind besondere Vorteile vorhanden, die nun beschrieben werden sollen: Jj
Im folgenden wird jeweils kurz nur mit "Sourcepotential", "Drainpotential" und"Steuergatepotential" jeweils jenes zum Löschen dort anzulegende, zeitlich konstante oder veränderte Potential bezeichnet. Dabei ist zur Löschung das gleichzeitige Anlegen mindestens zweier solcher Potentiale nötig, nämlich des "Drainpotentials" und/oder "Sourcepotentials" einerseits und des "Steuergatepotentials" andererseits. Potentiale solcher Größe, die beim betreffendSSyFET Keinen löschenden Effekt auslösen können, sondern vielleicht sogar die Löschung verhindern, werden wegen der Übersichtlichkeit im folgenden nicht erwähnt oder deutlich als solche bezeichnet.
Der erfindungsgemäße n-Kanal-Speicher-FET kann also über den ersten Lappen drainseitig vergiftungsarm gelöscht werden und über den zweiten Lappen sourceseitig vergiftungsarm gelöscht werden. Je nachdem, ob S.B. Sourcepotential oder Drainpotential an den erfindungsgemäßen n-Kanal-Speicher-FET angelegt xirird, erfolgt die Löschung sourceseitig oder drainseitig. Da der erfindungsgeniäße n-Kanal-Speicher-FET - so wie der in der Hauptanmeldöng angegebene n-Kanal-Speicher-FET - jeweils in einer·Zelle, z.B. Speicherzelle einer Speichermatrix, enthalten $ein\ und*da die Verbindungen der Steuergates, Drains und Sourcen untereinander dieser in der Matrix angebrachten n-Kanal-Speicher-FETs weitgehend unabhängig voneinander, also weitgehend beliebig hergestellt werden können (wobei)diese VerbindungenXeiher Zeilenleitung und Spaltenleitung entsprechen können, vgl. z.B. Fig. 4 der Hauptanmeldung),
75 E 6087 #) falla die MaM2UMft&monal ver- " ~ 6 ?
drahtet ist,
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läßt es die erfindungsgemäße Maßnahme zu, zum Zwecke der Löschung, also der Entladung der bisher negativ aufgeladenen Speichergates, jeweils eine andere Gruppe von n-Kanal-Speicher-FETs und/oder eine andere Anzahl von n-Kanal-Speicher-FETs mit dem betreffenden Potential anzusteuern, und zwar insbesondere durch die Wahl, ob Sourcepotential oder Drainpotential zugeführt wirdj*)Wegen der Möglichkeit, jeweils eine andere Gruppe und/oder eine andere Anzahl von n-Kanal-Speicher-FETs in einer Matrix mit Potentialen anzusteuern, insbesondere mit Drainpotentialen oder Sourcepotentialen und ähnlich sogar auch mit Steuergatepotentialen, kann man demnach durch die freie Wahl, ob man Sourcepotential oder Drainpotential zuführt, J^-u^^i ajn der n-Kanal-Speicher-FETs aus der Summe aller n-Kanal-Speicher-FETs zur Löschung auswählen. X) &&e ob itU&^ den.
Bei der Anwendung des erfindungsgemäßen n-Kanal-Speicher-FETs, insbesondere in einer Speichermatrix, ist man nicht gezwungen, zur Löschung neben dem Steuergatepotential gleichzeitig Sourcepotential und Drainpotential an den ausgewählten, zur Löschung angesteuerten η-Kanal-Speicher-FET anzulegen - statt dessen besteht die Möglichkeit, neben dem Steuergatepotential nur noch das Drainpotential oder nur noch das Sourcepotential anzulegen. .
Man kann also gleichzeitig einen einzigen, oder eine bestimmte Gruppe von, oder alle n-Kanal-Speicher-FETs der Matrix allein schon durch die Wahl ,ob- Drain- oder Sourcepotential zugeführt wird und wie das Steuergatepotential zugeführt wird, löschend dadurch, daß man zusätz-
lieh gleichzeitig nur an eineVZeilff des Mat ν* ι x-Bei spiels das Steuertet UiO
gatepotential anlegt, wird\die Löschung nur eines einzigen Bit (im gewählten Matrix-Beispiel bei rein drainseitiger Löschung) oder eines Wortes (bei sourceseitiger Löschung) erreicht. Dadurch, daß man an mehrere Zeilen das Steuergatepotential anlegt, werden in jeder dieser Zeilen jeweils ein einziges Bit (bei drainseitiger Löschung) oder alle in diesen Zeilen gespeicherten Wörter (bei sourceseitiger Löschung) gleichzeitig gelöscht.
Daneben ist aber auch bei zu einer Matrix angeordneten n-Kanal-Speicher· FETs möglich, gleichzeitig sowohl drainseitig als auch sourceseitig 75 E 60S? BRD - * - 7 - ■
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zu löschen, indem gleichzeitig sowohl Drainpotential und Sourcepotential einerseits.als auch Steuergatepotential andererseits angelegt wird. Dadurch ist auch bei zu einer Matrix angeordneten, erfindungsgemäßen n-Kanal-Speicher-FETs eine Halbierung der Löschdauer erreichbar, und zwar sowohl bei bitweiser, als auch bei wortweiser, als auch bei matrixweiser Löschung. Man hat dazu nur die Verbindungen der Speichergates, der Drains und der Sourcen untereinander, sowie das Anlegen der Speichergate-, Source- und Drainpotentiale so zu wählen, daß, wie beabsichtigt, nur ein einziger n-Kanal-Speicher-FET oder — bei Bedarf - nur die ein Wort speichernden n-Kanal-Speicher-FETs, oder auch alle n-Kanal-Speicher-FETs gleichzeitig über das Steuergate einerseits und sowohl über die Source als auch den Drain andererseits angesteuert werden, daß aber die übrigen n-Kanal-Speicher-FETs entweder nicht mit dem Steuergatepotential, oder sowohl nicht mit dem Sourcepotential als auch nicht mit dem Drainpotential angesteuert werden.
Die Erfindung wird anhand der Figuren 1 bis 7 weiter veranschaulicht,
Fig. 1 ein erfindungsgemäßes Ausführungsbeispiel,
Fig. 2 die Schnittfläche eines Schnittes durch die Schnittebene II-II in Fig. 1,
Fig. 3 die Schnittfläche eines Schnittes durch die Schnittebene III-III in Fig. 1,
Fig. 4 die in Fig. 1 gezeigten, eine Dickoxydschicht aufweisenden Bereiche,
Fig. 5 das in Fig. 1 gezeigte Speichergate, die beiden Lappen und die zwischen dem Speichergate und beiden Lappen liegende, leitende Verbindung,
Fig. 6 die in Fig. 1 zwischen Drain und Kanal sowie zwischen Source und Kanal angebrachten Übergangsbereiche und
Fig. 7 die in Fig. 1 gezeigten Bereiche von Drain und Source zeigen.
Die Figuren 2. bis 7 dienen also vor allem zur besseren Erläuterung des in Fig. 1 gezeigten Ausführungsbeispiels.
Das in Fig. 1 gezeigte Ausführungsbeispiel stellt eine Draufsicht eines in integrierter Technik hergestellten, erfindungsgemäßen
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<* ·"-?;. -* -* 76 Γ 6 26 2 BRD
n-Kanal-Speicher-FET dar, welcher neben den Markmalen der Erfindung · zusätzliche Merkmale von Weiterbildungen aufweist, welche für sich zusätzliche Vorteile gewähren.
Der in Fig. 1 gezeigte n-Kanal-Speicher-FET weist zwei verschiedene Gates auf, nämlich das Speichergate G1 und das Steuergate G2. Das Speichergate G1, welches zur Veranschaulichung der Fig. 1 auch in Fig. 5 gezeigt ist, ist über die z.B. aus dotiertem Polysilizium bestehenden, leitenden Lappen L, vgl. Fig. 1 und 5, elektrisch leitend verbunden. Dieses Speichergate G1 zusammen mit der Verbindung LK und den beiden Lappen L kann insgesamt z.B. aus polykristallinem Silizium hergestellt sein - welches seinerseits auch zusätzlich dotiert sein kann, z.B. η-dotiert, insbesondere um seinen Eigenwiderstand klein zu machen.
Das Speichergate G1 ist auch in der in Fig. 3 gezeigten, in Fig. 1 angedeuteten Schnittfläche erkennbar. Die beiden Lappen L und die Verbindung LK ist auch in der in Figo 2 gezeigten, in Fig. 1 angedeuteten. Schnittfläche erkennbar. Aus Fig. 1 und 2 ist zusätzlich erkennbar, daß der erste Lappen L anen Teil des Drain D bedeckt - vcj£. auch Fig. 7, welche die in Fig. 1 gezeigten Bereiche des Drain D und der Source S verdeutlicht. Aus Figo 19 2 und 7 ist auch erkennbar, daß der
"VLappen L einen Teil der Source S bedeckt a Die Bedeckung von Drain D und· Source S kann auch geringfügig sein, so daß in der Draufsicht Source und Drain nur noch an den jeweiligen Lappen L angrenzen, statt mehr oder weniger sich mit dem Lappen L zu überlappen. Selbst wenn betrachtet in der Draufsicht - die Bedeckung statt in einer direkten Angrenzung nur. noch in einer starken Annäherung von Source und Drain an dan jeweiligen Lappen L besteht,, ist eine Löschung des Speichergate G1 über den betreffenden Lappen zum Anschlußbereich, also Source oder Drain, oft noch möglich. Es ist auch in diesem Grenzfall der Abstand zvilschen Lappen L und dem angrenzenden Anschlußbereich, S oder D9 oft klein genug, um eine Entladung des Speichergate über den betref=
. fendea Läppen Ibefm betreffenden Anschlußbereich zu ermöglichen. Ob eine Bedeckung, also - in der Draufsicht betrachtet - Überlappung, Angrenzung oder starke Annäherung, vorliegt oder nicht, ist insbesondere daran erkennbar, ob das Potential des Lappens L noch den 75 E 6087 BRD - 9 -
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pn-übergang, nahe an Lappen, zwischen Substrat und bedecktem Anschlußbereich S oder D beeinflussen kann. Falls der Abstand vom Lappen zum betreffenden pn-übergang zu groß ist, also, in der Draufsicht betrachtet, viel größer ist als die Isolatordicke der Isolatorschicht Is5 zwischen Lappen L und benachbartem Substratbereich Be, vgl. Fig. 2, dann verschwindet der Einfluß des Lappenpotentials auf den betreffenden pn-übergang. Die zur Löschung notwendigen Potentialdifferenzen zwischen Lappen L und Anschlußbereich S bzw. D steigen dann rasch auf nicht mehr akzeptable, sehr hohe Werte, falls der Lappen nicht mehr stark angenähert an den betreffenden pn-übergang ist, d.h. falls der Lappen nicht mehr den betreffenden Anschlußbereich S oder D bedeckt.
3chon aus herstellungstechnischen Gründen, z.B. bei Implantationen oder yärmediffusion, empfiehlt es sich, betrachtet in der Draufsicht, den betreffenden pn-übergang unter dem Lappen L anzubringen, statt nur an den Umriß des Lappens L in etwa angrenzen zu lassen. Man kann nämlich vorteilhafter Weise den Lappen L oft gleichzeitig als Maske zur nachträglichen Herstellung des bedeckten Anschlußbereiches mitausnutzen, wodurch der betreffende Anschlußbereich nicht nur angrenzt, sondern zumindest geringfügig, betrachtet in der Draufsicht, bis unter den Lappen L reicht - wie in Fig. 2 und 1 angedeutet ist. Falls die Bedeckung so stark ist, wie sie in Fig. 2 und 1 angedeutet ist, sind die Differenzen zwischen den zur Löschung notv/endigen Potentialen zwischen Lappen und Anschlußbereich zusätzlich besonders gering.
Das in Fig. 1 gezeigte Speichergate G1 steuert den ersten Abschnitt K1 des Kanals, welcher hier in der Draufsicht flaschenförmig geformt ist. Dieser Kanalteil weist also eine Kanalinhomogenitat, nämlich eine Verengung Ab auf, durch welche die bei der Erfindung vorgesehene Kanalinjektion zur Programmierung erleichtert wird. Der Kanal erhält diese flaschenförmige Form, indem abseits vom Kanal jeweils eine z.B. 1um dicke Dickoxydschicht Du, im Bereich der Verengung Do genannt, zwischen Substrat HT und Speichergate G1 angebracht ist; vgl. auch Fig. 4, welche die Gebiete mit Dickoxyd Du/Do des in Fig. 1 gezeigten Ausführungsbeispiels näher erläutert. Nur im Bereich des eigentlichen Kanals K1 und K2 ist jeweils eine Dünnoxydschicht von: z.B." 500 bis 1 00OA Dicke zwischen Substrat und Speichergate und zwischen Substrat und Steuergate angebracht - vgl. die in Fig. 3 gezeigte 75 E 6087 BElD Ö09813/0579 -10-
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Schnittfläche in der in Fig. 1 gezeigten Schnittebene III-III.
Dadurch, daß das Speichergate G1 mit. zwei Lappen L leitend verbunden ist, von denen der erste Lappen in Drainnähe und. der zweite Lappen in Soucenähe angebracht ist, kann das Speichergate G1 wahlweise mittels der Source S oder mittels des Drain D entladen werden.
Will man z.B. bevorzugt den Fowler-Nordheim-Tunneleffekt zur Entladung ausnutzen, dann legt man eine entsprechende Spannung zwischen Steuergate G2 und Jenem Anschlußbereich S oder D an, vgl. Fig. 2, zu dem hin die Entladung erfolgen soll.
Soll hingegen z.B. bevorzugt der Avalancheeffekt zur Entladung ausgenutzt werden, dann ist die Avalanche-Durchbruchspannung an den pnübergang zwischen dem "betreffeilen Anschlußbereich und Substrat, also zwischen Source S und Substrat HT oder zwischen Drain D und Substrat HT, vgl. Fig. 2, anzulegen, welche dort diejenigen aufgeheizten Locher erzeugt, mit deren Hilfe das Speichergate G1 entladen werden soll. Um die aufgeheizten Löcher durch die Isolatorschicht Is5 über den Lappen L zum Speichergate G1 gelangen zu lassen, ist es günstig, gleichzeitig an das Steuergate G2 zusätzlich ein gegenüber dem betreffenden Anschlußbereich S oder D negatives Potential anzulegen. Dieses Steuergatepotential verschiebt kapazitiv das Speichergatepotential in negative Richtung, so daß das dann stark negative Lappenpotential die aufgeheizten Löcher anzieht.
Auch der Gateoberflächeneffekt kann zur Entladung ausgenutzt werden, indem möglichst steile3bzgl. dem Potential des betreffenden Anschlußbereiches negative Löschimpulse an das Steuergate G2, sowie ein vergleichsweise positives Potential an den betreffenden Anschlußbereich S oder D angelegt werden, wodurch die Entladung zu dem betreffenden Anschlußbereich hin erfolgt. Hierzu ist es besonders günstig, in dem Lappen L eine p-Botierung anzubringen, die nämlich die Auslösung des Gateoberflächeneffektes unterstützt. Der Gateoberflächeneffekt ist zur Entladung- auch dadurch ausnutzbar, d<xß möglichst steile»bzgl. dem Potential des Steuergate positive Löschimpulse an den betreffenden Anschlußb-ereich S oder D, sowie ein vergleichsweise negatives 75 E 6087 - 11 -
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Potential an das Steuergate G2 angelegt werden.
Da die Entladung des Speichergate G1 beim erfindungsgemäßen n-Kanal-Speichar-FET wahlweise mittels der Source S ader des Drain D erfolgen kann, hat der Anwender eine besonders große Freiheit bei der Verwendung des erfindungsgemäßen n-Kanal-SpeicherrFET. Der Anwender kann also die übrige Schaltung, in welche der erfindungsgemäße n-Kanal-Speicher-FET eingefügt ist, oft leichter entsprechend sonstigen Bedürfnissen gestalten und dimensionieren, als wenn er einen nur über Drain oder nur über Source löschbaren n-Kanal-Speicher-FET verwenden würde.
Jie erfindungsgemäße Anbringung von zwei Lappen ermöglichtTVdaß einmal eine Löschung über die Source 3 und, bei Bedarf, das andere Mal eine Löschung desselben n-Kanal-Speicher-FET über den Drain D erfolgt. Wie bereits oben er^.rähnt, kann diese -Übrige Schaltung eine Speichermatrix darstellen, welche eine Vielzahl erfindungsgemäßer n-Kanal-Speicher-FETs als Speicherzellen enthält. Dadurch, daß die Sourcen S mehrerer der verwendeten n-Kanal-Speicher-FETs anders miteinander verbunden werden als deren Drains D, kann man durch Anlegen der zur Löschung notwendigen Potentiale, einmal an Source und das andere Mal an Drain, jeweils verschiedene n-Kanal-Speicher-FETs bzw. verschiedene Anzahlen von n-Kanal-Speicher-FETs ansteuern.
"Insbesondere ist esymöglich, alle Sourcen sämtlicher n-Kanal-Speicher-FETs leitend miteinander zu verbinden, hingegen die Drains der n-Ksal-Speicher-FETs jeweils nur spaltenweise miteinander zu verbinden, wie htMn in Fig. 4 der Hauptanmeldung gezeigt ist. Dadurch, daß man an die Source das zur Löschung notwendige Potential anlegt, werden also sämtliche n-Kanal-Speicher-FETs sourceseitig angesteuert. Wenn man hingegen an die Drains das zur Löschung notwendige Potential anlegt, kann man auch spaltenweise - einzelne Spalten oder beliebig mehrere dieser Spalten - diesern-Kanal-Speicher-FETs anstauern. Falls die Steuergates G2 aller n-Kanal-Speicher-FETs dieser Spsichermatrix zeilenweise miteinander verbunden sind, kann man bei diesem Beispiel durch Anlegen des zur Löschung notwendigen Steuergatepotentiäls. an die betreffende Zeilenleitung bei Löschung über den Drain D jeweils bitweise 75 E 6087 BRD " ' - 12 -
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die in der Matrix gespeicherte Information löschen - jedoch bei Löschung über die Source S jeweils wortweise, nämlich zeilenweise, die in der Matrix gespeicherte Information löschen.
\\ lie erfindungsgemäße Maßnahme, das Speichergate G1 mit zwei verschiedenen Lappen L zu verbinden, so daß wahlweise drainseitig oder sourceseitig gelöscht werden kann, gestattet also, insbesondere bei Verwendung solcher n-Kanal-Speicher-FETs in einer Speichermatrix, ,jeweils nach freier Wahl bitweise oder wortweise - oder bei Anlegen des Steuergatepotentials gleichzeitig an alle Zuleitungen sogar matrixweise - die in der Speichermatrix gespeicherte Information zu löschen. Um eine matrixweise Löschung zu erreichen, ist also im genannten Speichermatrix-Ausführungsbeispiel jeweils die Löschspannung zwischen einerseits der Source S und andererseits sämtlichen Steuergates, d.h. sämtlichen Zeilenleitungen,gleichzeitig anzulegen. Dadurch, daß nicht nur bitweise, sondern auch gruppenweise über cwtt hdUnltäurwLöschungen durchgeführt werden können, kann die betreffende Speichermatrix flexibler(und wegen der gruppenweisen Löschung bei Bedarf auch
besonders rasch)umprogrammiert werden, &~ίτα-·ίύ eine nur bitweise oder nur wortweise Löschung - aufgrund des Vorhandenseins nur eines einzigen Lappens L pro Speichergate G1 - bei Anlegen des Steuergatepotentials an die Zeilenleitung zn
Wie bereits in den Anmeldungen P 26 13 873.8 = VPA 76 P 6092 und P 26 13 895.4-33 = VPA 76 P 6091 BRD angegeben ist, kann die Isolatorschicht Is5 zwischen dem Lappen L einerseits und Source und Drain andererseits auch dünner gemacht werden, vgl. Figur 2, als die Isolatorschicht (Is5) zwischen Speichergate G1 und Substrat HT, vgl. Figur 3 - statt wie im hier gezeigten Beispiel gleich dick gemacht zu sein. Hierdurch kann_ sichergestellt werden, daß die Entladung jeweils wirklich^über die Lappen stattViirekt über eine den betreffenden Anschlußbereich bedeckende Kante des Speichergate G1 erfolgt.
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Bei dem in Figur 1 gezeigten Ausführungsbeispiel, vgl. auch Figur 2 und Figur 3» ist diese Isolatorschicht Is5 jeweils gleich dick gemacht. Damit die Entladung jeweils zuverlässig nur über den Lappen L anstatt^direkt über eine Kante des Speichergate G1 erfolgt, ist f vgl. Figur 1 und Figur 2f die Oberfläche des p-Substrats HT - im an den;vom Lappen jeweils bedeckten pn-übergang angrenzenden Bereich Be - im Vergleich zum p-Substrat selbst, in erhöhtem Maße p-dotiert. Durch diese erhöhte p-Dotierung im Oberflächenbereich Be wird die Avalanche-Durchbruchspannung dieses Abschnitts des pn-Übergangs . erniedrigt, so daß bei Löschung mittels des Avalanche-Effekts der betreffende pn-übergang nur in dem betreffenden, zumindest teilweise vom Lappen L bedeckten Abschnitt aufgeheizte Löcher erzeugt, statt)abseits hiervon in unmittelbarer Nähe des Kanals, also des Speichergate G1, aufgeheizte Löcher zu erzeugen. Auch die p-Dotierung der Substratoberfläche Be unter dem Lappen L ist für sich bereits durch die Anmeldung P 26 13 846.5 = VPA 76 P 6090 BRD vorgeschlagen.
) Bei dem in Figur 1 gezeigten Beispiel ist nicht nur dieser Bereich Be unter dem Lappen jeweils - im Vergleich zum p-Substrat - in erhöhtem Maße p-dotiert. Stattdessen wurde ursprünglich, nämlich mit Hilfe von Ionenimplantation, die gesamte Substratoberfläche in dem in Figur 1 gezeigten, größeren Bereich Bf in erhöhtem Maße p-dotiert. Auf diese Weise ist sichergestellt, daß sich kein parasitärer Kanal seitlich zwischen dem Kanalteil K1 und den von den Lappen bedeckten Bereichen Be ausbildet, insbesondere nicht unterhalb der Verbindung LK. Die erhöhte p-Dotierung verhindert nämlich die Ausbildung eines leitenden Kanals unter der Verbindung LK selbst dann, falls das Speichergate Gfyentladen wurde, also entsprechend positiv aufgeladen wurde - wodurch das Speichergate G1, die Verbindung LK und die Lappen L t bei Steuergatepotential 0 Volt.auf positivem Potential liegen.
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Weil bei dem in Figur 1 gezeigten Ausführtingsbei spiel zusätzlich Dickoxyd außerhalb des Kanals K1/K2 zwischen der Verbindung LK und dem Substrat HT angebracht wurde, vgl. Figur 4, ist zusätzlich eine weitere Sicherheit gegen die Ausbildung eines parasitären Kanals bei positivem Speichergatepotential erreicht. Insbesondere kann man den in Figur 1 gezeigten, in erhöhtem Maße p-dotierten Bereich Bf unmittelbar bis an den Kanal K1/K2 heranreichen lassen, vjodurch selbst dann die Ausbildung eines solchen parasitären ,Kanals verhinderbar ist, falls kein Dickoxyd zwischen der Verbindung LK und dem Substrat HT angebracht sein sollte. Eine in erhöhtem Maße p-dotierte Substratoberfläche Bf ist, insbesondere mit Hilfe der Ionenimplantation,. oft leichter herstellbar als eine Dickoxydschicht Du.
Falls man die Substratoberfläehe Be unterhalb des Lappens L in erhöhtem Maße p-dotiert, kann man diesen Lappen L(bzw. diese Lappen L}auch direkt mit dem Speichergate Gi verbinden - eine Verbindung LK zwischen Speichergate Gi und dem betreffenden Lappen L ist dann also an sich entbehrlich. In diesem Fall grenzt also das Speichergate G1 zusammen mit dem betreffenden Lappen unmittelbar an Source oder Drain, wobei unterhalb der Lappen die Substratoberfläche Be in erhöhtem Maße p-dotiert ist, aber unterhalb des Speichergate G1 die normale Sulbstrat-p-Dotierung vorhanden ist. Ein solcher n-Kartal-Speicher-FET hat besonders niedrigen Flatzbedarf auf der Substratoberfläche, wenn auch die Herstellungstoleranzen, insbesondere bzgl. der Justierung für die erhöhte p-Dotierungi\ besonders eng und dementsprechend die Gefahr von Ausschuß erhöht ist.
Die Einfügung der Verbindung LK, vgl. Figur 1, gestattet also eine Erniedrigung der Ausschußquote und eine Vergrößerung der Herstellungstoleranzen. Darüber hinaus gestattet die großflächige, vom Steuergate bedeckte Verbindung LK, die zwischen
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Speichergate G1 und Steuergate G2 effektiv wirksame Kapazität zu erhöhen und damit die Betriebsspannungen des n-Kanal-Speicher-F&T zu erniedrigen. Die Wirkung einer solchen Kapazitätserhöhung ist bereits in der DT-OS 24 45 091.5 und im luxemburgischen Patent 72 605 beschrieben.
Bei dem in Figur 1 gezeigten Ausführungsbeispiel ist zusätzlich zur Ermöglichung einer übermäßigen Entladung des Speichergate G1, d.h. zur Verhinderung der schädlichen Folgen der beim Entladen des Speichergate G1 evtl. auftretenden positiven Speichergatepotentiale, der Kanal in zwei Teile geteilt, näüilich in den ersten Teil K1 und den zweiten, die gleiche Breite Äbb aufweisenden Teil K2. Das Speichergate G1 bedeckt nur den sich über die ganze Breite Abb/Ab des Kanals erstrekkenden ersten Teil K1 des Kanals, welche diejenige Kanalinhomogenität Ab enthält, von der aus mittels Kanalinjektion beim Programmieren aufgeheizte Elektronen zum Speichergate gelangen. Der zweite Kanalteil K2 wird nicht vom Speichergate G1, sondern nur vom Steuergate G2 bedeckt, vgl. Figuren 1,3 und 2.
Das Steuergate und das Speichergate sind also vom Kanal K1/K2 durch Dönnoxyd getrennt, vgl. Figur 3» hingegen von den übrigen Smbstratbereichen weitgehend durch Dickoxyd Du/Do, vgl. Figuren 2 und 4. Das Steuergate G2 wirkt direkt kapazitiv auf den Kanalteil K2, auf das Speichergate G1 sowie auf die Verbindung LK, vgl. Figuren 1, 2, 3 und 5. Hierdurch ist zwischen dem Steuergate G2 einerseits und dem Speichergate sowie der Verbindung G1/LK andererseits die effektiv wirksame Kapazität erheblich größer als die Kapazität zwischen Speichergate G1 und Kanal, hier K1. Daher können bei diesem Beispiel besonders niedrige Betriebsspannungen an das Steuergate G2 gelegt werden, vgl. auch Figuren 17 bis 20 des luxemburgischen Patents 72 605 = Figuren 1 bis 4 von Dt OS 24 45 091.7. Zusätzlich sind eine solche Zwei teilung des Kanals K1/K2 und deren Vor-
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teile bereits in der weiteren Zusatzanmeldung P 25 T3 207.η = VPA 75 P 6039 und im luxemburgischen Patent 72 605 beschrieben.
Das Speichergate G1 kann, anstatt nur einen Teil K1 des Kanals zu bedecken, auch den gesamten Kanal K1/K2 bedecken und damit den gesamten Kanal steuern. Dieses Ausführungsbeispiel, bei dem das Speichergate nicht nur durch den in Figur 1 gezeigten Bereich G1, sondern auch durch den in Figur 1 gezeigten Bereich G1' gebildet wird, ist vorteilhafterweise leichter herzustellen, als wenn das Speichergate nur den ersten Teil K1 des Kanals bedeckt und also nur diesen ersten Kanalteil K1 steuert. Dies geht auch aus der noch folgenden Beschreibung über die Herstellungsschritte des in Figur 1 gezeigten Ausführungsbeispieles hervor - weil nämlich die nachträgliche Beseitigung des Bereihs G1' nicht durchgeführt werden muß. Ein den gesamten Kanal steuerndes Speichergate G1/G1' ist jedoch unter Einhaltung ,engerer Toleranzen zu entladen, um eine übermäßige Entladung zu vermeiden, durch welche nämlich der gesamte Kanal K1/K2 aufgrund des positiven Speichergatepotentials normalerweise, also bei identischem Drain- und Steuergatepotential, leitend würde (normally-on-state).
Bei dem in Figur 1 gezeigten Beispiel ist zusätzlich die Source S und der Drain D vom Kanal K1/K2" jeweils durch einen dünnen Übergangsbereich ÜS/BD getrennt, vgl. auch Figuren 6, 3 und 4. Diese η-dotierten Übergangsbereiche dienen insbesondere zur Erniedrigung des Durchgriffstromes zwischen der Source S und dem Drain D bei nichtleitendem Kanal K1/K2, sowie zur Vermeidung eines parasitären, bipolaren, lateralen Transistors, gebildet durch die Source S und den Drain D bei relativ kurzer Basis, d.h. kurzem Kanal K1/K2. Zusätzlich ist hier der drainseitige Übergangsbereich 3D vom Steuergate G2 gesteuert, vgl. Figuren 1 und 3» wodurch auch die Gefahr einer Nachbarwortstörung vermieden wird. Solche Übergangsbereiche sind bereits in den Anmeldungen P 26 36 350.8 = VPA 76 P 6198 und P 26 36 802.5
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= VPA 76 P 6200 zu den genannten Zwecken vorgeschlagen.
Zur Herstellung des in Figur 1 gezeigten Ausführungsbeispiels lassen sich im einzelnen konventionelle Prozeßschritte verwenden. Zum Beispiel kann man folgende Prozeßschritte nacheinander anwenden:
Auf das zunächst ebene Substrat HT, vgl. Figur 2, bringt man die dünne, ebene Isolatorschicht Is5 an, welche später das Substrat HT von den Lappen L und vom Speichergate G1 (Figur 3) trennen soll.
Im folge ηden erhöht man die p-Dotierung im Bereich Bf, vgl. Figur 1, der Substratoberfläche mittels Ionenimplantation durch die Isolatorschicht Is5 hindurch. Ein solches Verfahren zur Ionenimplantation ist bereits z.B. durch IEEE Trans, on Electron Dev. ED 19 (Juli 1972) Nr. 6, S. 774-781 und IEEE Trans, on Electron Dev. ED 22 (Okt.1975) Nr. 10, S. 849-857 bekannt.
Im folgenden kann man mittels local Oxydation die in Figur 4 gezeigten Dickoxydschichten Du/Do erzeugen. Dadurch wird im Bereich dieser Dickoxydschicht, vgl. Figur 2, die erhöhte p-Dotierung der zunächst ebenen Fläche Bf um den Betrag Du in die Tiefe verschoben, vgl. Bf, so daß die Dickoxydschicht dort eigentlich durch Du zusammen mit Du1 und Is5 gebildet wird.
Anschließend läßt man auf Is5 und Du/Do eine polykristalline Siliziumschicht aufwachsen. Man erzeugt aus dieser polykristallinen Siliziumschicht zunächst zusammenhängend das Speichergate G1, den daran anschließenden Bereich G1', die Verbindung LK und die beiden Lappen L, vgl. Figur 5, indem man mit Hilfe einer Maske das polykristalline Silizium an allen
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übrigen Stellen wieder weglöst - wodurch G1, G1', LK und L zurückbleibt.
Anschließend-kann man die Übergangsbereiche BS, 3D erzeugen. Man kann hierzu z.B. Ionenimplantation verwenden, wobei G1/G11 gleichzeitig als Maske mitausgenutzt werden kann.
Anschließend löst man mit "Hilfe einer weiteren Maske den Bereich G1', vgl. Figuren 1 und 5» wieder weg, so daß das Potential des Speichergate GI zwar den ersten Kanalteil K1, aber nicht mehr den anderen Kanalteil K2 steuern kann.
Man kann als nächstes die Isolatorschicht Is?/Is8, vgl. Figuren 2 und-3» aufwachsen lassen. Diese Isolatorschicht soll später das Speichergate G1 vom Steuer gate G2, sowie die Yerbindung LK einschließlich'Lappen L vom Steuergate G2 trennen."
Anschließend läßt man auf Is7/lsS^wiederum eine polykristalline Siliziumschicht aufwachsen. Man erzeugt aus dieser Siliziumschicht das Steuergate G2 mit Hilfe einer Maske, indem man alle nicht zu diesem Steuergate G2 gehörenden Bereiche dieser Siliziumschicht wieder weglöst. Hierdurch bleibt das Steuergate G2 zurück.
Man kann als nächstes die Source S und den Drain D erzeugen. Man kann hierzu z.B. ionenimplantation verwenden, indem man durch die Isolatorschicht Is5/lsS hindurch implantiert. Bei dieser Implantationi kann man die Lappen L und das Steuergate G2 als Maske mi tausnutzen. Anstatt die Source S und dien Brain D mittels Ionenimplantation zu erzeugen, kann man auch die Isolatorschicht IsS sowie 3ene Bereiche der Isolatorschicht Is5, welche oberhalb von Source und Drain liegen, vgl. Figur 7* wieder wegätzen, Biese ¥egätzung ist in Figur 2 schematise!* durch Strichelung der dortigen Isolator schichtung angedeutet. ¥eil dann die Substratoberflache wieder frei zugänglich ist,, können
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nun die Source S und der Drain D jeweils als diffundierte Bereiche erzeugt werden.
Im Anschluß daran kann man zum Schutz des η-Kanal-Speicher-FET zusätzlich eine alles "b'edeckende, in Figur 2 nicht mehr gezeig te, weitere Isolatorschicht anbringen.
10 Patentansprüche
7 Figuren
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Leerseite

Claims (1)

  1. 76 P 6 26 2 BRD
    1. n-Kanal-Speicher-FET mit wenigstens einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate, bei dem zur Umladung des Speichergate die Elektronen
    injizierende Kanalinjektion ~ d.h. Umladung durch im eigenen leitenden Kanal stark beschleunigte und hierdurch aufgeheizte Elektronen, die wegen ihrer Aufheizung durch ein in Source-Drain-Richtung wirkendes elektrisches Feld die Energieschwelle zum Leitfähigkeitsband des Isolators überwinden und dadurch zum Speichergate gelangen - ausgenutzt wird, wobei die Kanalinjektion zum Programmieren, also Aufladen des Speichergate ausgenutzt wird, so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender V/eise auf die Source-Drain-Strecke einwirkt,
    wobei ein zusätzliches, einen Anschluß aufweisendes, steuerbares Steuergate vorgesehen ist, das kapazitiv auf das Speichergate wirkt,
    wobei das Speichergate mit einem leitenden Lappen, über den beim elektrisch gesteuerten Löschen die Entladung des Speichergate erfolgt, verbunden ist,
    wobei der Lappen zumindest einen Teil eines der Hauptstrecken-Ansdilußbereiche, also des Drain oder der Source bedeckt, und ("wobei der Lappen von dem durch ihn bedeckten Anschlußbereich durch eine dünne Isolatorschicht getrennt ist, nach Anmeldung P 24 45 137.4-33, Insbesondere für Programmspeicher eines Fernsprech-Vermittlungs syst ems, d a durch gekennzeichnet, daß zwei leitende Lappen (L) leitend mit dem Speichergate (Gi) verbunden sind, von denen der erste Lappen einen Teil des Drain (D) und von denen der zweite Lappen einen Teil der Source (S) bedeckt.
    2« η-Kanal-Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die den ersten und/oder zweiten Lappen (L) vom durch ihn bedeckten Anschlußbereich (S,D)
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    trennende Isolatorschicht (Is5) dünner als die das Speichergate (G1) vom Kanal (K1) trennende Isolatorschicht ist.
    3. n-Kanal-Speicher-FET nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die Oberfläche (Be, Bf) des p-Substrats (HT), die an den vom Lappen (L) bedeckten pnübergang (S/HT, D/HT) unterhalb des betreffenden Lappens (L) angrenzt, im erhöhten Maße p-dotiert ist.
    4. n-Kanal-Speicher-FET nach Anspruch 3» dadurch gekennzeichnet, daß die in erhöhtem Maße p-dotierte Substratoberfläche bis an den Kanal (K1/K2) heranreicht.
    5. n-Kanal-Speicher-FET nach Anspruch 4, dadurch gekennzeichnet, daß das Speichergate (G1) unmittelbar mit dem Lappen (L) verbunden ist.
    6. η-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Speichergate (G1) zumindest mit einem der beiden Lappen (L) über eine ausgedehnte, leitende, vom Substrat durch eine dicke Isolierschicht (Du) getrennte Verbindung (LK) verbunden ist.
    7. η-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Speihergate (G1) nur einen ersten Teil des Kanals (K1) bedeckt, und daß der zweite Teil des Kanals (K2) zwar vom Steuergate (G2), aber nicht vom Speichergate (G1) bedeckt wird.
    3. n-Kanal-Speicher-FET nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Speichergate (G1/G11) den Kanal (K1/K2) längs seiner gesamten Länge bedeckt.
    9. n-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen Drain (D) und Kanal (K1) ein η-dotierter Übergangsbereich eingefügt ist, der dünner als der Drain (D) ist.
    VPA 75 E 6037 BRD 009813/0579
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    2543932
    10. η-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen Source (S) und Kanal (K2) ein η-dotierter Übergangsbereich (BS) angebracht ist, der dünner als die Source (S) ist (Figur 3).
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DE2643932A 1974-09-20 1976-09-29 n-Kanal-Speicher-FET Expired DE2643932C2 (de)

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DE2445137A DE2445137C3 (de) 1974-09-20 1974-09-20 Verfahren zum Betrieb eines n-Kanal-Speicher-FET, n-Kanal-Speicher-FET zur Ausübung des Verfahrens und Anwendung des Verfahrens auf die n-Kanal-Speicher-FETs einer Speichermatrix
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JP11655477A JPS5342685A (en) 1976-09-29 1977-09-28 Nnchannel fet memory
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