-
-
Verfahren und Schaltungsanordnung zur Ermittelung von Ab-
-
weichungen der Codierkennlinie eines insbesondere nach dem Iterativprinzip
arbeitenden Analog-DigitalWandlers von einer vorgegebenen Codierkennlinie.
-
Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung
zur Ermittelung l-on gegebenenfalls vorhandener.-'bweichungen der Codierkennlinie
eines insbesondere nach dem Tterativprinzip arbeitenden Analog-Digital-'t7andlers
von einer vorgegebenen Codierkennlinle, durch Ve'rgleich eines von dem Analog-Digital-Wandler
auf die Zuführung von analogen Prüfsignalen hin abgegebenen Digital-Signalen mit
vorgegebenen Codefolgen.
-
Es sind bereits Verfahren und Schaltungsanordnungen zur über wachung
von Coder- und Decoderschaltungen in PCM-Anlagen bekannt DT-OS 1 934 634, DT-OS
2 247 303), bei denen von einem Signalgenerator abgegebene analoge Prüfsignale sowohl
dem einen Eingang eines Vergleichers als auch dem Eingang eines Coders zugeführt
werden, an dessen Ausgang ein Decoder eingangsseitig angeschlossen ist. Der Ausgang
des betreffenden Decoders ist an dem anderen Eingang des erwähnten Vergleichers
angeschlossen. Der Vergleicher vergleicht somit analoge Eingangseignale; er gibt
dann ein Alarmsignal ab, wenn er zwischen den miteinander verglichenen analogen
Eingangssignalen eine einen bestimmten Wert überschreitende Abweichung feststellt.
-
Aufgrund der endlichen Arbeitsgeschwindigkeit des Coders und des Decoders
steht das dem genannten weiteren Eingang des Vergleichers zuzuführende analoge Eingangssignal
jedoch erst nach einer gewissen Zeitspanne auf die Abgabe des analogen
Eingangssignals
an den einen Eingang des Vergleichers zur Verfügung. Diese Zeitspanne unterliegt
dabei überdies gewissen Schwankungen, so daß es zu Verfälschungen beim Vergleich
der analogen Eingangssignale durch den Vergleicher kommen kann. Die betreffenden
zeitlichen Schwankungen können dabei auf sich ändernde Temperatureinflüsse auf den
Coder bzw. Decoder zurückzuführen sein.
-
Es sind ferner ein Verfahren und eine Schaltungsanordnung zur dauernden
Überwachung von Coder und Decoder in einer PCM-Endstelle bekannt (DT-OS 2 346 607).
Bei diesem bekannten Verfahren und bei dieser bekannten Schaltungsanordnung wird
ebenfalls ein Prüfsignal erzeugt, und zwar ein digitales Prü.fsignal. Dieses Prüfsignal
wird nacheinander durch den Decoder und Coder geleitet und dann mit dem von dem
Coder abgegebenen digitalen Signal in einem digitalen Vergleicher verglichen. Übersteigt
der Unterschied zwischen den miteinander verglichenen Codewörtern einen vorgegebenen
digitalen Betrag, so tritt eine Pehlerauswerte.schaltung in Tätigkeit. Auch diesem
bekannten Verfahren und der nach diesem Verfahren arbeitenden bekannten Schaltungsanordnung
haften die Nachteile an, die im Zusammenhang mit dem eingangs betrachteten bekannten
Verfahren und der nach diesem arbeitenden Schaltungsanordnung aufgezeigt worden
sind.
-
Es ist schließlich auch schon ein System zur Überwachung eines Coders
und Decoders für die PCM-2bertragung bekannt (DU-OS 2 345 509) bei dernwahrend einer
Kanalzeit ein Prüfsignal an den Coder angelegt wird. Das Prüfsignal hat dabei einen
Verlauf, der den Kehrwert des Codierungsgesetztes darstellt. Dabei wird als Prüf
signal insbesondere eine Sinuswelle verwendet, die durch ein Signal moduliert ist,
dessen Form eine zyklische Wiederholung der Kennlinie des Oodierungsgesetzes ist.
Mittels
einer gesonderten Meßeinrichtung kann dann ein gegebenenfalls
auftretendes Quantisierungsgeräusch gemessen werden. Die Bereits stellung eines
Prüfsignals mit einem Verlauf, der den Kehrwert des Codierungsgesetzes darstellt,
bedingt jedoch einen nicht unerheblichen schaltungstechnischen Aufwand.
-
Der Erfindung liegt die Aufgabe zugrunde, einen eg zu zeigen, wie
auf relativ einfache zeine gegebenenfalls vorhandene bweichungen der Codierkennlinie
eines insbesondere nach dem Iterativprinzip arbeitenden Analo-g-Digital-N'.randlers
von einer vorgegebenen Codierkennlinie ermittelt werden können, ohne daß dabei irgendwelche
Zeitprobleme berücksichtigt werden müssen.
-
Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren
der eingangs genannten Art erfindungsgemäß dadurch, daß nach Einstellung des Analog-Digital-Wandlers
zur Abgabe eines Ausgangssignals mit einem bestimmten vorgegebenen Pegel von einem
am Digital-Signal-Ausgang des Analog-Digital-Wandlers angeschlossenen geeichten
Decoder auf die Zuführung eines analogen Prüfsignals mit einem vorgegebenen Pegel
an dem Analog-Signal-Eingang des Analog-Digital-5andlers der Pegel des Prüfsignals
jeweils so eingestellt wird, daß eine Übereinstimmung des von dem Analog-Digital-Wandler
abgegebenen Digital-Signals mit der jeweils vorgegebenen Codefolge ermittelt wird,
und daß aus der Abweichung dieses Pegels des Prüfsignals von dem Pegel eines der
jeweils vorgegebenen Codefolge entsprechenden Analog-Signals in einem Rechenwerk
die Abweichungen der Codierkennlinie des Analog-Digital-Wandlers von der vorgegebenen
Codierkennlinie berechnet erden. Hierdurch ergibt sich der Vorteil, daß mit relativ
geringem schaltungstechnischen Aufwand sowohl die absoluten als auch die relativen
Abweichungen der Codierkennlinie des Analog-Digital-Eandlers von einer vorgegebenen
Codierkennlinie bestizmt werden können, ohne daß irgendwelche Zeitprobleme zu berücksichtigen
sind.
-
Gemäß einer zweckmäßigen Ausgestaltung der Erfindung wird bei einer
aus einer Anzahl von Segmenten zusammengesetzten Codierkennlinie die Abweichung
jedes Segmentes von dem entsprechenden Segment der vorgegebenen Codierkennlinie
zumindest an den beiden Endpunkten des betreffenden Segmentes durch Bereitstellung
entsprechender Codefolgen ermittelt. Hierdurch ergibt sich der Vorteil, daß die
Genauigkeit der Aussage über Abweichungen der Codierkennlinie des Analog-Digital-Wandlers
von der vorgegebenen Codierkennlinie verbessert werden kann.
-
Zur Durchführung des Verfahrens gemäß der Erfindung i.st es zweckmäßig,
eine Schaltungsanordnung ru verwenden, die dadurch gekennzeichnet ist, daß an dem
DigitalSignalAusgang des Analog-Digita';-Wandlers ein Digital-Vergleicher mit seiner
einen Eingangsseite angeschlossen ist, daß an der anderen 9ingangseite des Digital-Vergleichers
eine Codierschaltergruppe angeschlossen ist, die durch entsprechende Betätigung
von zu ihr gehörenden Codierschaltern sämtliche Codefolgen abzugeben gestattet,
welche am Digital-Signal-Ausgang des Analog-Digital-Wandlers auftretende Digital-Signale
aufweisen können, daß m Ausgang des Digital-Vergleichers eine Anzeigeeinrichtung
an,eschlossen ist, die bei Feststellung einer Übereinstimmung zwischen den miteinander
verglichenen Codefolgen durch den Digital-Vergleicher ein Anzeigesignal abgibt,
und daß an dem Anzeigesignale abgebenden Ausgang der Anzeigeeinrichtung der Entriegelungseingang
eines Rechenwerkes angeschlossen ist, das mit Auftreten eines Entriegelungssignals
ein Ausgangssignal abgibt, welches der Pegeldifferenz zwischen dem jeweiligen Prüfsignal
und dem der jeweils vorgegebenen Codefolge entsprechenden Analog-Signal und/oder
dem Quotienten aus der Pegeldifferenz des der jeweils vorgegebenen Codefolge entsprechenden
Analog-Signals
und des jeweils abgegebenen Prüfsignals einerseits
und des Pegels des der genannten vorgegebenen Codefolge entsprechenden Analog-Signals
oder des Prüfsignals andererseits entspricht.
-
Hierdurch ergibt sich in vorteilhafter Weise ein relativ geringer
schaltungstechnischer Aufwand für die Ermittelung von gegebenenfalls vorhandenen
Abweichungen der Codierkennlinie des Analog-Digital-Wandlers von der vorgegebenen
Codierkennlinie.
-
Von weiterem Vorteil bei der gerade betrachteten S&naltungsanordnung
ist es, wenn gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung die Anzeigeeinrichtung
durch eine bistabile Kippschaltung gebildet ist, die mit ihrem Setzeingang am Ausgang
des Digital-Vergleichers angeschlossen ist und die an ihrem Rückstelleingang ein
Rückstellsignal mit jeder Neueinstellung der Codierschalter der Codierschaltergruppe
zugeführt erhält Hierdurch ergibt sich in r rteilhafter Weise eine relativ einfache
Möglichkeit der Entriegelung des Rechenwerkes zur Abgas von Ausgangssignalen bzw.
zur Aufnahme von Eingangssignalen.
-
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
gibt die Prüfspannungsquelle eine sinusförmige Wechselspannung mit einer Frequenz
ab, die in einem irrationalen Verhältnis zu der Abtastfrequenz von Analog-Signalen
steht, mit der diese in dem Analog-Digital-Wandler zur Umsetzung in entsprechende
Digital-Signale aufgenommen werden. Hierdurch ergibt sich der Vorteil, daß die Prüfspannungsquelle
automatisch jeweils diejenige Prüfspannung an den zu untersuchenden Analog-Digital-Jandier
abgibt, bei welcher dieser die der durch die jeweilige Einstellung der Codierschalter
der Codierschaltergruppe vorgegebenen Codefolge entsprechende Codefolge abgibt.
-
Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel
näher erläutert.
-
In der Zeichnung ist als Beispiel für einen gemäß der Erfindung zu
überprüfenden Analog-Digital-Viandler ein nach dem Iterativprinzip arbeitender Analog-Digital-Wandler
dargestellt; er ist generell mit CODEC bezeichnet. Dieser CODEC weist einen Analog-Signal-Eingang
Ea, einen Analog-Signal-Ausgang Aa, einen Digital-Signal-Ausgang Ad und einen Digital-Signal-Eingang
Ed auf.
-
An dem Analog-Signal-Eingang Ea des CODECs ist über einen Schalter
Ss der nichtinvertierende Eingang (+) eines durch einen Operationsverstärker gebildeten
Vergleichers Vgl angeschlossen. An dem nichtinvertierenden Eingang (+) des Vergleichers
Vgl ist ferner ein Speicherkondensator C angeschlossen.
-
Der Ausgang des Vergleichers Vgl ist mit einem Eingang einer Verknüpfungssteuerschaltung
Vs verbunden, und zwar insbesondere mit den einen Eingängen von UND-Oliedern, die
diese Verknüpfungssteuerschaltung Vs bilden mögen. Mit ihren anderen Eingangen sind
die erwähnten Verknüpfungsglieder an Ausgängen eines Zählers Z angeschlossen,der
durch einen Taktgenerator Tg gesteuert ist.
-
Die Ausgänge der Verknüpfungsglieder der Verknüpfungssteuerschaltung
Vs führen zu Eingängen von Registerstufen eines Registers Reg hin, bei dem es sich
um ein Schieberegister handeln mag. Dieses Register Reg ist mit einem Serieneingang
am Digital-Signal-Eingang Ed des CODECs angeschlossen. Mit einem Serienausgang ist
das Register Reg an dem Digital-Signal-husgang Ad des CODECs angeschlossen. An den
Ausgängen der einzelnen Registerstufen des Registers Reg ist ein Digital-Analog-Umsetzer
-DhC mit seinen Eingängen angeschlossen. Bei diesem Digital-Analog-Umsetzer DAC
kann es sich um ein an sich bekanntes R-2R-Widerstandsnetzwerk handeln. Der Ausgang
des Digital-Analog-Umsetzers DAC ist zum einen mit dem invertierenden Eingang (-)
des Vergleichers V=l und zum anderen über einen Schalter Se mit dem Analog-Signal-Ausgang
Aa des CODECs verbunden. Die Betätigungseingänge der erwähnten Schalter Ss und
Se
sind an einem gesonderten Ausgang des Zählers Z angeschlossen.
-
Dem Register Reg kann an seinen Takteingängen eine der Anzahl seiner
Register stufen entsprechende Anzahl von Steuerimpulsen jeweils während der Dauer
von dem CODEC gesondert zuzuführenden Steuersignalen zugeführt werden. Diese Steuersignale
können beim praktischen Einsatz des CODECs von diesem periodisch impulsweise zugeführten
Digital-Signalen oder von zusammen mit derartigen Digital-Signalen zugeführten Signalen
abgeleitet sein. Im vorliegenden Fall sei jedoch angenommen, daß derartige Steuerimpulse
von dem Zähler Z des CODECs selbst abgegeben werden.
-
Der vorstehend beschriebene, nach dem Iterativprinzip arbeitende CODEC
vermag sowohl Analog-Signale in Digitai-Signale als auch Digital-Signale in Analog-Signale
vrährend voneinander getrennter Zeitspannen umzusetzen. Durch Überprüfung dieses
CODECs hinsichtlich der Umsetzung von Analog-Signalen in Digital-Signale - also
hinsichtlich seiner Codierkennlinie -ist hier zugleich eine Überprüfung des für
die Umsetzung von Digital-Signalen in Analog-Signale dienenden Docoderschaltungsteiles
mit erfaßt.
-
die Im folgenden wird die Überprüfung des CODECs vornehmende Schaltungsanordnung
näher erläutert. An dem Analog-Signal-Eingang Ea des CODECs ist eine Prüfspannungsquelle
Ps mit ihrem Ausgang angeschlossen. Diese Prüfspannungsquelle Ps kann entweder eine
in ihrer Amplitude einstellbare Gleichspannung U oder eine Wechselspannung (mit
gleichbleibender Maximalamplitude) abzugeben gestatten. Gibt die Prüfspannungsquelle
Ps eine Wechselspannung ab, so kann diese eine sinusförmige ','Wechselspannung mit
einer Preauenz sein, die aus der Tastfreauenz des CODECs (Abtastfrequenz, mit der
im CODEC Analog-Signale
aufgenommen werden) abgeleitet ist bzw.
durch diese synchronisiert ist. Es ist aber auch möglich, daß die Prüfspannungs
quelle Ps eine sinusförmige Wechselspannung mit einer Frequenz abgibt, die in einem
irrationalen Verhältnis zu der Abtastfrequenz von Analog-Signalen steht, mit welcher
in dem Analog-Digital-Wandler (CODEC) die Analog-Signale zur Umsetzung in entsprechende
Digital-Signale aufgenommen werdan.
-
Dies bedeutet, daß die Frequenz der erwähnten Wechselspannung in einem
irrationalen Verhältnis zu der Frequenz steht, mit der dem Schalter Ss Betätigungsimpulse
zugeführt werden. Wird eine eine Wechselspannung abgebende Prüfspannungsquelle verwendet,
so können am Analog-Signal-Eingang des Analog-Ditital-Wandlers ggfs. liegende Schaltungen
mit einem frequenzabhängigen Durchlaßbereich, wie Filterschaltungen, in die durchzuführende
Prüfung mit einbezogen werden.
-
An dem Digital-Signal-Ausgang Ad des CODES ist ein Serien-Parallel-Umsetzer
SPC mit seine Serien-Eingang angeschlossen.
-
An den Parallel-Ausgängen des Serien-Parallel-Umsetzers SPC ist über
die Schalter einer Schaltergruppe Sg1 ein geeichter Decoder Dec eingangsseitig angeschlossen.
Am Ausgang des geeichten Decoders De ist iiber einen Umschalter Su ein Pegelmesser
Pm angeschlossen. Dieser Pegelmesser Pm ist dabei in der Ruhestellung des Umschalters
Su mit dem Ausgang des geeichten Decoders Dec verbunden; in der anderen Schalterstellung
des Umschalters Su ist ein Rechenwerk RW mit dem Ausgang des geeichten Decoders
Dec verbunden.
-
An den Parallel-Ausgängen des Seri.en-Parallel-Umsetzers SPC ist ferner
über die Schalter einer weiteren Schaltergruppe Sg2 die eine Eingangsseite eines
Digital-Vergleichers Dv angeschlossen. Dieser Digital-Vergleicher Dv kann, wie in
der
Zeichnung angedeutet, eine der Anzahl seiner Eingänge entsprechende
Anzahl von Äquivalenzgattern enthalten. die ausgangsseitig über ein UND-Glied zusammengefaßt
sind, von welchem nur dann ein 11111-Signal abgegeben wird, wenn sämtliche Äquivalenzgatter
jeweils ein "1"-Signal abgeben.
-
Mit der anderen Eingangsseite des Digital-Vergleichers Dv ist eine
Codierschaltergruppe Csg mit einer der Anzahl der Parallel-Ausgänge des Serien-Parallel-Fmsetzers
SPC entsprechenden Anzahl von Codierschaltern verbunden, welche manuell betäti=-bar
sein können. Je nach Stellung dieser Codierschalter führt der mit dem jeweiligen
Codierschalter verbundene Ausgang der Codierschaltergruppe Csg entweder eine binäre
11111 oder eine binäre "O". An den Codierschaltern der Codierschaltergruppe Csg
ist über zu einer noch weiteren Schaltergruppe 5g3 gehörende Schalter der bereits
erwähnte geeichte Decoder Dec mit seinen Eingängen angeschlossen. Es sei hier bemerkt,
da, die Codiersenaltergruppe Csg selbstverständlich auch durch einen Codegenerator
gebildet sein kann, der nacheinander sämtliche Codefolgen abzugeben vermag, die
für die Prüfung des CODECs benötigt werden. Dabei kann zweckmäßigerweise die Abgabe
von Prüfspannungen von der Prüfspannungsquelle Ps mit der Abgabe dieser Codefolgen
synchronisiert sein. Am Ausgang des Digital-Vergleichers Dv ist der Setzeingang
S einer bistabilen Kippschaltung Ks angeschlossen. Diese bistabile Kippschaltung
KS, die als Anzeigeeinrichtung dient, ist mit ihrem Rückstelleingang R an einem
Steuerausgang der Codierschaltergruppe Csg angeschlossen, welcher jeweils dann ein
zur Zurückstellung der bistabilen Kippschaltung KS führendes "1"-Signal abgibt,
wenn einer der Codierschalter der Codierschaltergruppe Csg umgeschaltet wird. Zu
diesem Zweck könnte beispielsweise
der betreffende Steuerausgang
der Codierschaltergruppe Csg mit den Ausgangsseiten der einzelnen Codierschalter
jeweils über einen Kondensator und über einen Kondensator Lilt dazu in Reihe liegendem
Inverter verbunden sein (wenn sich bei gleichzeitigem Vorhandensein einer binären
"1" und einer binären "0" die binäre "1" durchsetzt).
-
Der im Setzzustand der bistabilen Kippschaltung KS ein "1"-Signal
führende Ausgang dieser Kippschaltung KS ist an einem als Entriegelungseingang zu
bezeiehnenden Eingang des erwühnten Rechenwerkes RW angeschlossen. An diesem Entriegelungseingang
ist im vorliegenden Pall der Beträtigungseingang eines Schalters Sr angeschlossen,
über den eine zu der Rechenwerk RW gehörende Dividiereinrichtung Div ausgnagseitig
mit einem Ausgangsanschluß Aw verbunden ist. Die Dividiereinrichtung Div ist mit
ihrem einen Eingang am Ausgang einer Subtrahiereinrichtung Sub angeschlossen. Mit
ihrer anderen Eingang ist die Dividiereinrichtung Div gemeinsam mit dem einen Eingang
der Subtrahiereinrichtung Sub an dem bei betätigten Umschlater Su mit dem Ausgang
des geeichten Decoders Dec verbundenen Schalter ausgang des Umschalters Su verbunden.
Der andere Eingang der Subtrahiereinrichtung Sub ist nach den in der Zeichnung durch
voll ausgezogene Linien dargesteLLen Verhältnissen am Ausgang der Prüfspannungsquelle
Ps angeschlossen. In Abweichung hiervon kann der betreffende Eingang der Subtrahiereinrichtung
Sub aber auch an dem nichtinvertierenden Eingang (+) des Vergleiches Vgl angeschlossen
sein, wie dies in der Zeichnung durch eine gestrichelte Linie angedeutet ist. Von
einer solchen Verbindung wird man insbesondere in dem Pall Gebrauch machen, daß
die Prüfspannungsquelle Ps eine Wechsel spannung abgibt Der im Setzzustand der bistabilen
Kippschaltung KS ein "1"-Signal abgebende Kippschaltungsausgang kann ferner mit
einem Steuereingang der Prüfspannungsquelle Ps verbunden sein, wie
dies
in der Zeichnung ebenfalls durch eine gestrichelte Linie angedeutet ist. Über eine
derartige Verbindungsleitung kann bewirkt werden, daß die Prüfspannungsquelle Ps
mit Auftreten eines "1"-Signals auf dieser Verbindungsleitung aufhört, ihre Ausgangsspannung
zu ändern. Dies ist insbesondere dann von Nutzen, wenn die Prüfspannungstuelle Ps
ohne eine solche Ansteuerung automatisch eine sich in ihrer Amplitude ändernde Ausgangsspannung
(insbesondere eine Ausgangsgleichspannung) abzugeben vermag.
-
Im folgenden sei die Arbeitsweise der vorstehend beschriebenen, eine
Prüfschaltungsanordung darstellenden Schaltungsanordnung er erläutert. Zu diesem
Zweck sei zunächst angenommen, daP sich die Schalter der Schaltergruppen Sg1, Sg2
und Sg jeweils in ihren in der Zeichnung angedeuteten Schalterstellungen befinden.
Nunmehr sei angenommen, daß dem Betätigungseingang x der Schaltergruppe Sgl ein
die Schalter dieser Schaltergruppe Sh1 schließendes Betätigungssignal zugeführt
wird. Dies hat zu Folge, daß nunmehr die Parallel-Ausgänge des Serien-Parallel-Umsetzers
SPC über die Schalter der Schaltergruppe Sg1 mit den ng;ngen des geeichten Decoders
Dec verbunden sind. Der am Ausgang des geeichten Decoders Dec befindliche Umschalter
Sa mag sich in der dargestellten Schalterstellung befinden.
-
Nach Vornahme dieser Einstellvorgänge wird die Prüfspannunsquelle
Ps so eingestellt, daß sie eine Prüfspannung mit einem bestimmten, vorgegebenen
Pegel an den Analog-Signal-Eingang Ea des zu untersuchenden GODECs abgibt. Die für
den Codiervorgang maßgebenden Bauteile bzvr. Spannungsquellen bzw. Stromquellen
des CODECs werden daraufhin, sofern erforderlich, so eingestellt, daß der Pegelmesser
Pm gerade den Pegel anzeigt, den die dem Analog-Dignal-Eingang Ea des CODECs zugeführte
Prüfspannung
besitzt. Die Verwendung des geeichten Decoders Dec
stellt dabei sicher, daß in der Meßanordnung selbst Fehler zumindest weitgehend
elilsiniert sind. Ist die erwähnte Einstellung in dem CODEC erfolgt, so kann mit
der Ermittelung von gegebenenfalls vorhandenen Abweichungen der Codierkennlinie
des CODECs von einer vorgegebenen Codierkennlinie begonnen werden.
-
Nunmehr möge dem Betätigungseingang y der Schaltergruppe Sg2 ein die
Schalter dieser Schaltergruppe Sg2 schließendes Betätigungssignal zugeführt werden.
Das zuvor dem Betätigungseingang x der Schaltergruppe Sg1 zugeführte Betätgungssignal
möge verschwinden. Ferner sei angenommen, daß die Codierschalter der Codiorschaltergruppe
Csg in eine der Abgabe einer gewiinschten Codefolge von der Codierschaltergruppe
Csg entsprechende Schalterstellung eingestellt werden. Dies hat einmal zur Folge,
daß die bistabile Kippschaltrng KS in ihren Rückstellzustand gesteuert wird, sofern
sie sich nicht bereits in diesem Rückstellzustand befindet. Zum anderen liegt jetzt
an der einen Eingangsseite des Digital-Vergleichers Dvton der Codierschaltergruppe
Csg her eine vorgegebene Codefolge an.
-
Nunmehr wird die von der Prüfspannungsquelle Ps abgegebene PrüSspannung
so eingestellt bzw. derart geändert, daß über den Serien-Parallel-Umsetzer SPC auch
der anderen Eingangsseite des Digi'.al-Vergleichers Dv die gleiche Codefolge zugeführt
wird, die die Codierschaltergruppe Csg abgibt. Stimmen die beiden miteinander verglichenen
Codefolgen überein, so gibt der Digital-Vergleicher Dv ausgangsseitig ein "1"-Signal
ab, welches die bistabile Kippschaltung KS setzt. Dadurch gibt diese bistabile Kippschaltung
KS ein Entriegelungseignal an das Rechenwerk RW und gegebenenfalls ein Stillsetzsignal
an die Prüfspannungsquelle Ps ab, wie dies oben bereits angedeutet worden ist.
-
Mit der Abgabe des gerade erwähnten "1"-Signals von der bistabilen
Kippschaltung KS - oder bereits mit Abgabe eines Betätigunngssignals an den Betätigungseingang
y der Schalter gruppe Sg2 - sind dem Betätigungseingang z der Schaltergruppe Sg3
ein die Schalter dieser Schaltergruppe Sg3 schließendes Betätigungssignal und dem
Betätigungseingang u des Umschalters Su ein Umschaltesignal zuzuführen. Dies hat
zur Folge, daß vom Ausgang des geeichten Decoders Dec in diesem Fall eine der von
der Codierschaltergruppe Csg abgegebenen Codefolge entsprechende Analog-Spannung
an die einen Eingänge der Subtrahiereinrichtung Sub und der Dividiereinrichtung
Div des Rechenwerkes RW abgegeben wird. Die Subtrahiereinrichtung Sub bildet nunmehr
die Differenz zwischen der von der Prüfspannungsquelle Ps noch abgegebenen Prüfspannung
- wenn die Prüfspannungsquelle Ps von der bistabilen Kippschaltung ES her stillgesetzt
worden ist - oder zwischen der am Speicherkondensator C des C0DECs noch liegenden
Spannung und der von dem geeichten Decoder Dec abgegebenen, der von der Codierschaltergruppe
Csg abgegebenen vorgegebenen Codefolge entsprechenden Analog-Spannung. In der Dividiereinrichtung
Div erfolgt eie Quotientenbildung zwischen dem von der Subtrahiereinrichtung Sub
abgegebenen Differenzsignal und der Analog-Spannung, die von dem geeichten Decoder
Dec abgegeben wird. Am Ausgang Asz des Rechenwerkes RW erscheint dann eine Ausgangs
spannung, die kennzeichnend ist für die relative Abweichung der Codierkennlinie
des CODECs an der durch die gerade abgegebene Prüfspannung der Prüfspannungsquelle
Ps gegebenen Stelle. In diesem Zusammenhang sei bemerkt, daß in Ab eichung von den
in der Zeichnung dargestellten Verhältnissen so vorgegangen sein könnte, daß die
Dividiereinrichtung Div mit ihrem einen Eingang am Ausgang der Subtrahiereinrichtung
Sub und mit ihrem anderen Eingang an demjenigen Eingang des Rechenwerks RW angeschlossen
ist, dem die jeweilige Prüfspannung
zugeführt wird. Durch Abnahme
des Ausgangssignals vcn der Subtrahiereinrichtung Sub erhält man im übrigen eine
Ausgnagsspannung, die kennzeichnend ist für die absolute Ab.ieicrung der Codierkennlinie
des überprüften CODES an der Stelle, die durch diejenige Spannung der Prüfspanungsquelle
Ps festgelegt ist, welche diese Prüfspannungsquelle Ps bei Abgabe eines "1"-Signals
durch den Digital-Vergleicher Dv abgibt.
-
Um bei der gesamten Codierkennlinie des Analog-Digital-Wandlers bzw.
CODECs gegebenenfalls vorhandene Abweichungen in Bezug auf eine vorgegebene Codierkennlinie
zu ermitteln - die durch die von der Codierschaltergruppe Csg abgegebenen Codefolgen
und durch die von dem geeichten Decoder Dec abgegebenen Ausgangsspannungen festgelegt
ist - werden von den Codierschaltern der Codierschaltergruppe Csg sämtliche möglichen
Codefolgen abgegeben, bei denen eine entsprechende Kontrolle des Analo=.-Digital-Wandlers
bzw. CODECs vorzunehmen ist. Dabei sind die Schalter der Schaltergruppe Sg2 stets
geschlossen, und die Schalter der Schaltergruppe 5g3 sowie der Umschalter Su werden
jeweils spätestens dann geschlossen bzw. betätigt, wenn eine Übereinstimmung der
von der Codierschalergruppe Csg jeweils abgegebene Ccdefolge mit der von den Serien-Parallel-Umsetzer
SPC abgegebenen Codefolge festgestellt wird. Da die Codierkennlinie der üblicherweise
realisierten Analog-Digital-Wandler aus einer Anzahl von Segmenten zusammengesetzt
ist, werden vorzugsweise die einzelnen Segmente der Codierkennlinie an verschiedenen
Stellen überprüft. Dies erfolgt zumindest an den beiden Endpunkten des jeweiligen
Segments, vorzugsweise aber an den beiden Endpunkten und an einem weiteren Punkt
des jeweiligen Segments der Codierkennlinie.
-
Abschließend sei noch bemerkt, daß in Abweichung von den vorstehend
erläuterten und in der Zeichnung dargestellten Verhältnissen das im Setzzustand
der bistabiien XiDpschzltun,- rKS von dieser abgegebene "1"-Signal dazu herangezogen
werden könnte, die weitere Abgabe einer Prüfspannung von der Prüfspannungsquelle
Ps an den zu überprüfenden CODEC zu unterbinden. Von einer sdchen Maßnahme würde
man vorzugsweise in dem Fall Gebrauch machen, daß die Prüfspannungsquelle Ps eine
sinus förmige Wechselspannung abgibt und daß zum Rechenwerk die am Speicherkondensator
C des zu überprüfenden CODECs liegende Spannung als eine Eingangsgröße zugeführt
wird So könnte z.B. das erneute Schließen des im CODEC liegenden Schalters Ss solage
unterbunden werden, bis die bistabile Kippschaltung KS wieder in ihrer Rücksetzzustand
zurückgestellt ist.