DE2551063C3

DE2551063C3 - Binärlogische Signalquelle in Festkörperbauweise

Info

Publication number: DE2551063C3
Application number: DE2551063A
Authority: DE
Inventors: Shigeru Higashiyamato Tokyo Morokawa
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1974-11-14
Filing date: 1975-11-13
Publication date: 1981-08-06
Also published as: DE2551063B2; JPS5156675A; DE2551063A1; US3979608A

Description

den anderen Schaltungen anhaftenden Nachteile weist einen invertierenden Verstärker oder ein NICHT-Glied und ein NOR-Glied auf, dessen einer Eingang mit dem Ausgang des NICHT-Gliedes und dessen Ausgang mit dem Eingang des NICHT-Gliedes verbunden ist, wodurch eine Speicherschleife gebildet wird. Der Eingang des NICHT-Gliedes ist außerdem mit einer Spannungsquelle höherer Spannung über einen Schalter verbunden, während sein Ausgang mit der elektronischen Uhrschaltung verbunden ist. Der andere Eingang des NOR-Gliedes empfängt Rücksetzimpulse. Bei geschlossenem Schalter ist die Spannungsquelle höherer Spannung mit dem NICHT-Glied verbunden, und eine niedrige Spannung, das Inverse des Eingangssignals, wird an das NOR-Glied gegeben. Bei offenem Schalter wird, wenn ein Rücksetzimpuls an das NOR-Glied gegeben wird, die Ausgangsspannung des NICHT-Gliedes hoch. Bei dieser Schaltung fließt jedoch ein Strom von der Quelle mit der höheren Spannung zum NOR-Glied, wenn der Schalter geschlossen ist, und ein Rücksetzimpuls zugeführt wird, wodurch ein größerer Energieverbrauch auftritt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine binärlogische Signalquelle der eingangs genannten Art anzugeben, bei der die Leistungsaufnahme im Vergleich zu der bekannten Schaltung verringert ist

Ausgehend von einer Signalquelle der eingangs genannten Art wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Bei der erfindungsgemäßen Signalquelle wird der Festkörperschalter jeweils nur kurzzeitig geöffnet, so daß bei geschlossenem Schalter nur sehr wenig Energie von der Spannungsquelle in die Schaltung fließt. Gegenüber den bekannten Signalquellen wird eine beträchtliche Energieersparnis erzielt, was sich beispielsweise bei einer elektronischen Uhr in der längeren Lebensdauer der Batterie vorteilhaft auswirkt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

F i g. 1 schematisch eine bekannte Schaltung,

Fig.2 schematisch eine weitere bekannte Schaltung, die durch die Erfindung verbessert wird,

Fig.3 eine schematische Schaltung einer Ausführungsform der neuen Signalquelle,

Fig.4 ein Signaldiagramm zur Erläuterung der Arbeitsweise der ir F i g. 3 gezeigten Schaltung,

Fig.5 die Schaltung einer modifizierten Ausführungsform der Flipflop-Schaltung der in F i g. 3 gezeigten Schaltung und

Fig.6 ein Signaldiagramm, das die zeitlichen Beziehungen zwischen den Takt- und Rücksetzimpulsen zeigt

In F i g. 1 ist eine erste logische Signalquelle gezeigt, die einen invertierenden Verstärker 10 in komplementärer Metalloxid-Halbleiterbauweise (CMOS) aufweist, dessen Eingang über einen Eingangswiderstand 12 hoher Impedanz mit einer Spannungsquelle L niedriger Spannung verbunden ist, die den niedrigen logischen Spannungspegel abgibt. Der Eingang des Verstärkers 10 ist außerdem über einen Schalter 14 mit einer Spannungsquelle //größerer Spannung verbunden, die den hohen logischen Spannungspegel abgibt. Beim Betrieb wird bei offenem Schalter 14 die niedrige Spannung L an den Eingang des Verstärkers 10 gegeben und eine höhere Spannung, die vorzugsweise das Potential //hat, erscheint am Ausgang des Verstärkers 10. Wird der Schalter 14 geschlossen, so wird die höhere Spannung H an den Eingang des Verstärkers 10 gegeben, so daß eine niedrigere Spannung, die vorzugsweise das Potential L hat am Ausgang des Verstärkers 10 erscheint

Diese Schaltung hat den Nachteil, daß der Widerstand 12 außerhalb der Schaltung für die elektronische Uhr od. dgl. angeordnet werden muß, da es schwierig ist, durch eine integrierte Schaltungstechnik ein Widerstandselement hohen Widerstandes auf einem Halbleiterchip zusammen mit anderen Bauelementen zu realisieren. Dieses wiederum bedingt den Nachteil, daß der Widerstand 12 ungünstig durch Umgebungsbedingungen, wie z. B. eine hohe Luftfeuchtigkeit, beeinträchtigt werden kann, und daß die Verbindung zwischen dem Widerstand und der Schaltung Kontaktschwierigkeiten macht, sowie daß eine erhebliche Leistung durch den Widerstand 12 verbraucht wird, wenn der Schalter 14 geschlossen ist

Ein niedrigerer Leistungsverbrauch und die Herstellungserfordernisse für integrierte Schaltungen haben zu einer Schaltung geführt, die als eine zweite logische Signalquelle in F i g. 2 dargestellt ist Die in F i g. 2 dargestellte Schaltung weist einen CMOS-Inverter oder ein NICHT-Glied 18 auf, dessen Eingang über einen Schalter 16 mit der Spannungsquelle H höherer Spannung verbunden ist. Der Eingang des NICHT-Gliedes 18 ist außerdem mit dem Ausgang eines NOR-Gliedes 19 verbunden.

Der Ausgang des NICHT-Gliedes 18 ist mit einem Eingang des NOR-Gliedes 19 verbunden. Der andere Eingang des NOR-Gliedes 19 ist mit einer Quelle von Rücksetzimpulsen 20 verbunden. Ist der Schalter 16 geschlossen, um die Spannungsquelle H höherer Spannung mit dem NICHT-Glied 18 zu verbinden, so wird ein niedriger Signalpegel an das NOR-Glied 19 gegeben, wodurch sich ein hoher Signalpegel am Ausgang des NOR-Gliedes 19 ergibt, wenn die Impulse 20, die dem NOR-Glied 19 zugeführt werden, einen niedrigen Pegel haben. Dieser Betrieb wird aufrechterhalten, solange der Schalter 16 geschlossen ist. Werden die Impulse 20 an das NOR-Glied 19 gegeben, wenn der Schalter 16 geöffnet ist, so wird das Ausgangssignal des NOR-Gliedes 19 niedrig und das Ausgangssignal des NICHT-Gliedes 18 hoch. Es ist darauf hinzuweisen, daß das NICHT-Glied 18 und das NOR-Glied 19 auf diese Weise eine Art Setz-Rücksetz-Flip-Flop bilden. Aber auch bei dieser Schaltung bleibt immer noch der Nachteil, daß bei geschlossenem Schalter 16 die Rücksetzimpulse 20 einen Strom durch das NOR-Glied 19 hindurchsteuern. Das Fließen des Stromes zu der Spannungsquelle H größerer Spapnung verbraucht daher eine erhebliche Energiemenge, was ein wesentliches Problem bei Anwendungen darstellt, bei denen die Größe der zur Verfügung stehenden Energiequelle begrenzt ist.

Diese vorstehenden Probleme werden durch die in F i g. 3 dargestellte Ausführungsform der neuen Signalquelle gelöst. Ein Setz-Rücksetz-Flip-Flop 25, das identisch dem in F i g. 2 gezeigten ist, weist einen Setzeingang 5 auf, der mit dem Eingang des NICHT-Gliedes 18 verbunden ist, sowie einen Rücksetzeingang R, der mit dem NOR-Glied 19 in der gleichen Weise wie in F i g. 2 gezeigt verbunden ist, und einen Ausgang Q, der mit dem Ausgang des NOR-Gliedes 19 verbunden ist. Der Setzeingang des Flip-Flops 25 ist mit einem Schalter 22 über eine

Festkörperschaltereinrichtung 24 verbunden, die aus einem P-Kanal-MOS-Feldeffekttransistor vom Anreicherungstyp gebildet ist. In diesem Fall ist der Setzeingang des Flip-Flops 25 mit dem Schalter 22 über die Drain-Source-Strecke des Transistors 24 mit Hilfe einer Leitung 34 und der Rücksetzeingang R ist mit der Gate-Elektrode des Transistors 24 mit Hilfe einer Leitung 32 verbunden. Ein Daten-Flip-Flop oder D-Flip-Flop 26 ist ebenfalls vorgesehen. Dieses Flip-Flop ist eine solche Schaltung, die einfach den Wert an ihrem Eingang annimmt, wenn ein Taktimpuls erscheint, und in diesem Schaltzustand bleibt, bis der nächste Taktimpuls erscheint. Der Φ-Eingang, der als Takteingang des Flip-Flops 26 wirkt, ist mit einer hier nicht gezeigten Quelle von Taktimpulsen über eine Leitung 31 und außerdem mit einem Eingang eines NOR-Gliedes 27 verbunden. Der D-Eingang und der O-Ausgang des Flip-Flops 26 sind über eine Leitung 36 miteinander verbunden, während der (p-Ausgang mit dem Rücksetzeingang des Flip-Flops 25 und außerdem mit dem anderen Eingang des NOR-Gliedes 27 verbunden ist. Der Ausgang des NOR-Gliedes 27 ist seinerseits mit dem Takteingang Φ eines zweiten D-Flip-Flops 28 über eine Leitung 33 verbunden. Mit dem D-Eingang des Flip-Flops 28 ist der (^-Ausgang des Flip-Flops 25 verbunden.

Die Arbeitsweise der in Fig. 3 gezeigten Schaltung wird in Verbindung mit Fig.4 erläutert. Erscheint ein Taktimpuls an dem Φ-Eingang des Flip-Flops 26 auf der Leitung 31, so wird die Ausgangsfrequenz am (^-Ausgang die halbe Periodendauer der Taktimpulse auf der Leitung 31 haben, wie dieses in Fig. 4b gezeigt ist. Das Signal am (^-Ausgang des Flip-Flops 26 erscheint mit der halben Wiederholungsfrequenz der Taktimpulse auf der Leitung 31 und wird an den Rücksetzeingang R des Flip-Flops 25 und an die Gate-Elektrode des Feldeffekttransistors, 24 über die Leitung 32 gegeben. Da der Feldeffekttransistor 24 vom P-Kanal-Anreicherungstyp ist, wird eine leitende Verbindung über seine Source-Drain-Elektroden zwisehen dem Schalter 22 und dem Setzeingang des Flip-Flops 25 hergestellt, wenn die Gate-Elektrode des Transistors 24 auf niedrigem Pegel liegt. Da die Spannung am Eingang des NICHT-Gliedes 18 niedrig ist. solange der Schalter 22 geöffnet ist und damit die Spannung an einem der Eingänge des NOR-Gliedes 19 hoch ist. erzeugt das NOR-Glied 19 ein Signal niedrigen Pegels. Die Source-Drain-Impedanz des Feldeffekttransistors 24 ist in seinem leitenden Zustand niedriger als der Ausgangswiderstand des NOR-Gliedes 19. wenn sich sein Ausgang auf niedrigem Pegel befindet.

Wenn der (^-Ausgang des Flip-Flops 26 hohes Potential fuhrt, wird der Transistor 24 gesperrt, so daß damit der Schalter 22 von der logischen Schaltung abgetrennt wird, während die Spannung am Setzeingang S des Flip-Flops 25 auf der Leitung 34 niedrigen Pegel beibehält

Unter diesen Bedingungen bewirkt das Schließen des Schalters 22 ein Potential hohen Pegels auf der Leitung 34, wenn der Transistor 24 in seinen leitenden Zustand umgeschaltet wird, wobei die Spannung auf der Leitung 32 niedrig ist Die hohe Spannung am Setzeingang des Flip-Flops 25 bringt eine niedrige Spannung an das NOR-Glied 19, wodurch der Q-Ausgang des Flip-Flops 25 hohes Potential erhält Jedoch bleibt das Ausgangssignal des NOR-Gliedes 19 immer noch niedrig, wenn die Spannung auf der Leitung 34 hoch wird. Unter diesen Obergangsbedingungen wird die tatsächlich an

das NICHT-Glied 18 gegebene Spannung durch das Verhältnis der Gesamtimpedanz der Durchlaßimpedanz des Transistors 24 zuzüglich des Ausgangswiderstandes des NOR-Gliedes 19 zu dem Ausgangswiderstand des NOR-Gliedes 19 bestimmt. Da die Impedanz des Transistors 24 bei einem niedrigen Wert verglichen mit dem Ausgangswiderstand des NOR-Gliedes 19 in der zuvor beschriebenen Weise gewählt ist, nimmt die Spannung am Eingang des NICHT-Gliedes 18 einen Wert an, der näherungsweise der von der Spannungsquelle W über den Schalter 22 zugeführten Spannung ist.

Liegt der Q-Ausgang des Flip-Flops 25 auf einem hohen Spannungspegel, so erhält auch der (^-Ausgang des D-Flip-Flops 28 hohe Spannung bei der ansteigenden Flanke eines Taktimpulses, der von dein NOR-Glied 27 auf der Leitung 33 zugeführt wird. Diese hohe Spannung am (^-Ausgang des Flip-Flops 28 wird über die Leitung 35 an die Schaltung einer elektronischen Uhr od. dgl. gegeben.

Da die ansteigenden Flanken des Signals auf der Leitung 34 zu einem Zeitpunkt auftreten, nachdem ein vernachlässigbar kleines Zeitintervall nach dem Zeitpunkt verstrichen ist, zu dem das Signal auf der Leitung 32 niedrig wird, treten die ansteigenden oder Ansteuerflanken der Impulse auf der Leitung 33 innerhalb der Impulsdauer der Impulse auf der Leitung 34 auf, wie dieses in den F i g. 4c und 4d gezeigt ist. Der D-Eingang des Flip-Flops 28 wird daher durch die Taktimpulse aui der Leitung 33 weiterhin angesteuert und das Ausgangssignal auf der Leitung 35 bleibt solange hoch, wie der Schalter 22 geschlossen ist, wie dieses in F i g. 4e gezeigt ist. Obwohl die ansteigenden und abfallenden Flanken der Impulse auf der Ausgangsleitung 35 nach dem Verstreichen eines maximalen Zeitintervalls von »T« auftreten, wie dieses in Fig. 4 gezeigt ist, ist das Verzögerungsintervall eines Wiederholungsintervalls der Impulse auf der Leitung 33 vernachlässigbar klein verglichen mit der Zeit, die bei einer Betätigung des Schalters 22 von Hand auftritt.

Da der Transistor 24 nur dann leitend ist, wenn das Signal auf der Leitung 32 eine niedrige Spannung hat. fließt kein Strom von der Spannungsquelle H höherer Spannung zu dem NOR-Glied 19 über den Transistor 24, wodurch der Leistungsverbrauch während der Einschaltzeit des Schalters 22 auf ein Minimum vermindert wird. Außerdem findet infolge der Speicherfunktion des Flip-Flops 28 keine gegenseitige Beeinträchtigung des Ausgangsimpulses auf der Leitung 35 mit einem möglichen Kontaktprellen der Kontakte des Schalters 22 statt, vorausgesetzt, daß der Ausgangsimpuls auf der Leitung 33 eine Frequenz hat, die größer als die maximale Dauer dieses Kontaktprellen ist

Um sicherzustellen, daß bei geschlossenem Scnaiier 22 der Setzeingang des Flip-Flops 25 eine Spannung erhält die groß genug ist um dieses in dem Augenblick zu setzen, zu dem der Transistor 24 in seinen leitenden Zustand geschaltet wird, ist ein Widerstand 40 zwischen den Ausgang des NOR-Gliedes 19 und den Verbindungspunkt zwischen dem Eingang des NICHT-Gliedes 18 und dem Ausgang oder der Drain-Elektrode des Transistors 24 geschaltet und der (^-Ausgang des Flip-Flops 25 ist mit dem zuvor erwähnten Verbindungspunkt verbunden, wie dieses in Fig.5 gezeigt ist Geben R], Ri und Ri die Widerstände des Durchlaßpfades des Transistors 24, des Widerstandes 40 und des Ausgangswiderstandes des NOR-Gliedes 19 jeweils an, so ist die an den Setzeingang des Flip-Flops 25 gegebene Spannung Vgleich:

V =

R₂

wobei Vq gleich dem Potential H ist, das von der Spannungsquelle über den Schalter 22 abgegeben wird. Ist der Widerstand 40 in der gezeigten Weise geschaltet, so kann ein erheblicher Impedanzwert des Durchlaßpfades des Transistors 24 zugelassen werden, wenn die Widerstände R₂ +Ri ausreichend größer als Ri sind. Eine größere Toleranz beim Wert der Durchlaßimpedanz erleichtert die Herstellung des Feldeffekttransistors 24 auf einem integrierten Schaltungschip.
Wie zuvor erwähnt, sollen die ansteigenden oder

Ansteuerflanken der Taktimpulse auf der Leitung 33 innerhalb der Impulspausen der Impulse auf der Leitung 34 am D-Eingang des Flip-Flops 28 auftreten, um einen Ausgangsimpuls zu erzeugen, solange der Schalter 22 geschlossen ist. Solange diese Forderung erfüllt ist, sind auch andere zeitliche Beziehungen als die in Verbindung mit Fig.3 gezeigten und beschriebenen zwischen den Rücksetzimpulsen auf der Leitung 32 und den Taktimpulsen auf der Leitung 33 möglich, wie dieses in den F i g. 6a und 6b gezeigt ist, wo die Ansteuerflanken der Taktimpulse auf der Leitung 33 während der Impulspausen der Rücksetzimpulse auf der Leitung 32 auftreten.

Hierzu 2 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Binärlogische Signalquelle in Festkörperbauweise, mit einem Arbeitskontakte aufweisenden Schalter, von denen einer mit einer Spannungsquelle verbunden ist, einem Impulsgenerator, der eine erste Impulsfolge mit bestimmten Impulslängen und -pausen erzeugt und eine zweite Impulsfolge liefert, einem Festkörperschalter und einem D-Flipflop, das die Ausgangssignale liefert und dessen Takteingang die zweite Impulsfolge empfängt, so daß deren Triggerflanken die Dateneingabe in das D-Hipflop steuern, dadurch gekennzeichnet, daß die Triggerflanken der Impulse der zweiten Impulsfolge während der Impulspausen im ersten Impulszug auftreten, daß der Festkörperschalter (24) durch die Impulspausen der ersten Impulsfolge eine leitende Verbindung zwischen dem anderen Arbeitskontakt des Schalters (22) und dem Setzeingang eines R—S-Flipffops (25) schafft, dessen Rücksetzeingang an den Impulsgenerator angeschlossen ist, um das R—S-Flipflop (25) während der Impulszeiten der ersten Impulsfolge zurückzusetzen, und daß der D-Eingang des D-Flipflops (28) mit dem Ausgang des R — S-Flipflops (25) verbunden ist.

2. Signalquelle nach Anspruch 1, dadurch gekennzeichnet, daß der Festkörperschalter (24) als Feldeffekttransistor vom Anreicherungstyp ausgebildet ist.

3. Signalquelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das R—S-Flipflop (25) ein NICHT-Glied (18), dessen Eingang mit dem Festkörperschalter (24) verbunden ist, und ein NOR-Glied (19) aufweist, dessen einer Eingang mit dem Ausgang des NICHT-Gliedes (18) und dessen Ausgang mit dem Eingang des NICHT-Gliedes verbunden ist, um eine geschlossene Speicherschleife zu bilden, wobei der Eingang des NICHT-Gliedes außerdem mit dem D-Eingang des D-Flipflops (28) verbunden ist, während der andere Eingang des NOR-Gliedes mit dem Impulsgenerator verbunden ist.

4. Signalquelle nach Anspruch 3, dadurch gekennzeichnet, daß eine Einrichtung (40) zum Vergrößern des Ausgangswiderstandes des NOR-Gliedes (19) vorgesehen ist.

5. Signalquelle nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung (40) einen Widerstand aufweist, der zwischen dem Ausgang des NOR-Gliedes (19) und dem Eingang des NICHT-Gliedes (18) geschaltet ist.

6. Signalquelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Impulsgenerator als ein einen D-Eingang aufweisendes D-Flipflop (26) ausgebildet ist, dessen einer Ausgang (Q) mit dem D-Eingang verbunden ist und dessen Takteingang Impulse konstanter Wiederholungsfrequenz empfängt, und daß der Impulsgenerator ein NOR-Glied (27) aufweist, dessen einer Eingang mit dem anderen Ausgang fCtydes D-Flipflops (26) verbunden und dessen anderer Eingang mit dem Takteingang des D-Flipflops (26) verbunden ist, wodurch die erste Impulsfolge an dem anderen Ausgang des D-FHpflops (26) und die zweite Impulsfolge an dem Ausgang des NOR-Gliedes (27) erscheint.

Die vorliegende Erfindung bezieht sich auf eine binärlogische Signalquelle in Festkörperbauweise nach dem Oberbegriff des Anspruchs 1.

Eine bekannte Signalquelle dieser Art (US-PS 37 95 823) verwendet die Anstiegs- und Abfallflanken der Impulsfolge zum Takten eines ersten, bzw. zweiten D-Flipflops. Dem einen Flipflop ist der Festkörperschalter vorgeschaltet. Die Anordnung dient dazu, mit genügender Sicherheit festzustellen, ob der Schalter

ίο betätigt wurde, was durch ein Ausgangssignal hohen Pegels angezeigt wird. Durch die Schaltung wird einigermaßen zuverlässig verhindert, daß irrtümlich ein hohes Ausgangssignal aufgrund von Kontaktprellen des Schalters erzeugt wird. Das erste D-Flipflop wird gesetzt, wenn bei einer Anstiegsflanke der genannten Impulsfolge ein hohes Signal am Dateneingang des Flipflops anliegt Das Ausgangssignal dieses Flipflops gelangt als Eingangssignal zu dem Dateneingang des zweiten Flipflops, dessen Takteingang von der Abfallflanke eines Impulses der genannten Impulsfolge getaktet wird. Ist bei der Anstiegsflanke des Taktimpulses im ersten Flipflop ein Signal gespeichert worden, und liegt bei der Abfallflanke desselben Impulses noch ein Zustand »geschlossener Schalter« vor, so wird das zweite Flipflop gesetzt, um ein entsprechendes Ausgangssignal abzugeben. Durch diese Maßnahme wird also ein irrtümliches »Erkennen« eines geschlossenen Schalterzustandes mit einiger Sicherheit ausgeschlossen, da der Schalterzustand zweimal abgefragt wird. In elektrischen Uhren ist es jedoch nicht nur wichtig, ein fehlerhaftes Signal, welches beispielsweise durch Pressen eines Schalters hervorgerufen wird, auszuschließen, sondern es müssen Maßnahmen getroffen werden, um den Gesamt-Energieverbrauch der Schaltung möglichst gering zu halten.

Ferner sind binärlogische Signalquellen bekannt, die einen aus einem Metalloxidhalbleiter aufgebauten invertierenden Verstärker aufweisen, der einen Eingangswiderstand hoher Impedanz zwischen einem Eingangsanschluß und einer Niedrigspannungsquelle aufweist. Zwischen dem Eingangsanschluß und einer höheren Spannungsquelle ist ein Schalter vorgesehen. Ist der Schalter geschlossen, so wird die höhere Spannung über den Eingangswiderstand an den Eingangsanschluß gegeben, bei offenem Schalter wird die niedrige Spannung an den Eingangsanschluß gegeben. Die Ausgangsspannung des Verstärkers ist das Inverse der Eingangsspannung und wird an eine elektronische Einrichtung, beispielsweise an eine elektronische Schaltung einer Uhr, gegeben. Das Verstärkerausgangssignal kann als Rücksetzsignal für die elektronische Uhr genutzt werden, um deren Zählbetrieb oder die Bewegung eines Sekundenzeigers zu stoppen, die Stunden-, Minuten- oder Sekundeneinstellungen vorzustellen oder ähnliche Funktionen durchzuführen. Der Eingangswiderstand bildet jedoch einen Strompfad zwischen den Quellen der höheren und der niedrigen Spannung, wenn der Schalter geschlossen ist, und gibt daher Wärme ab. Darum wurde der Eingangswiderstand bisher außerhalb der integrierten Schaltung angeordnet, welche für die Zeitmessung herangezogen wird. Diese äußere Anordnung des Widerstandes kann jedoch dazu führen, daß der Widerstand durch die Umgebungsfeuchtigkeit nachtei-Hg beeinflußt wird, und die Verbindung zwischen dem Widerstand und der integrierten Schaltung kann sich lösen.
Eine weitere bekannte Schaltung zum Beseitigen der