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Schaltungsanordnung zur Anzeige von ÜbertragungsfehlernO Die Erfindung
betrifft eine Schaltungsanordnung zur Anzeige von bei einer Informationsübertragung
auftretenden Ubertragungsfehlern im Sender und bzw. oder in der Ubertragungsstrecke
und bzw. oder im Empfänger, bei der für die zu übertragenden digitalen Daten an
den Eingang mindestens einer Eingabeeinheit ein Paritätsgenerator und an den Ausgang
ein Eingang eines Parallel-Serien-Umsetzers angeschlossen sind, deren Ausgang über
den tlbertragungsweg an den Eingang eines Serien-Parallel-Umsetzers führt, dessen
Ausgang mit dem Eingang mindestens einer Ausgabeeinheit in Verbindung steht, an
deren Ausgangsklemmen ein weiterer Paritätsgenerator liegt.
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Insbesondere bei Fernwirkanlagen müssen für die Sicherung der Daten
während der Übertragung redundante Zeichen in Form von Sicherungsbits mitübertragen
werden. Eine der effektivsten Methoden zur Bildung dieser Sicherungsbits ist die
sogenannte Polynom-Codierung, doch weist diese Methode Mängel auf, die vor allem
darin liegen, daß eine Überwachung und Prüfung des Codiervorganges nicht möglich
ist.
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Das Ziel der Erfindung besteht darin, eine Schaltungsanordnung zu
schaffen, mit der jeder ubertragungsfehler einwandfrei angezeigt wird und so die
Überwachung und Prüfung des Codiervorganges gewährleistet sind.
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Erfindungsgemäß steht bei einer Schaltung der eingangs genannten
Art der Ausgang der Eingabeeinheit und bzw. oder der Ausgabeeinheit mit dem Adreßeingang
eines Festwertspeichers in Verbindung, von dem ein Ausgang mit dem einen Eingang
einer einer Fehlerauswerteschaltung vorgeschalteten Paritäts-Vergleichsschaltung
verbunden ist, deren anderer Eingang an dem Paritätsgenerator der Eingabeeinheit
bzw. der Ausgabeeinheit liegt.
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Im Sender werden die zu übertragenden Daten als Adresse eines Festwertspeichers
interpretiert und ein Teil des Speicherinhaltes dieser betreffenden Adresse als
zugehörige Sicherungsbits der Übertragung zugesetzt. In ähnlicher Weise werden die
im Empfänger ankommenden Daten wieder als Adressen eines Festwertspeichers interpretiert
und der betreffende Teil des Speicherinhaltes mit den übertragenen Sicherungsbits
auf Gleichheit geprüft. Wenn der Inhalt beider Speicher, am Sender und Empfangsort,
gleich programmiert wurde, lassen sich entsprechend des gewählten Sicherungscodes
die Fehler bei der Übertragung eindeutig erkennen.
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Ein weiterer Teil des Speichers kann zur tfberprüfung des Codiervorganges
und der kompletten Aus- und Eingabeeinheiten verwendet werden, falls die Daten-EIN/AUS-Gabe
ge räte neben den Daten redundante Bits der Kontrolleinrichtung zur Verfügung stellen.
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Durch die erfindungsgemäße Maßnahme wird nicht nur eine leichte Prüfbarkeit
und Überwachung des Codiervorganges gewährleistet. Sie bringt auch den Vorteil mit
sich, daß die Gesetzmäßigkeit der Codebildung frei variabel und den jeweiligen Erfordernissen
(z.B. Einzelstörer, Bndelstörer od.dgl.) anpaßbar ist.
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Vorteilhafterweise sind weitere Ausgänge des mit der Eingabeeinheit
verbundenen Festwertspeichers an weitere Eingänge des der Eingabeeinheit zugeordneten
Parallel-Serien-Umsetzers angeschlossen, wobei weitere Ausgänge des der Ausgabeeinheit
zugeordneten Serien-Parallel-Umsetzers mit den einen Eingängen einer oder mehrerer
weiterer, der empfangsseitigen Fehlerauswerteschaltung vorgeschalteten Code-Vergleichsschaltung
verbunden sind, deren zweite Eingänge an den Ausgängen des der Ausgabeeinheit zugeordneten
Festwertspeichers liegen.
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Weitere Einzelheiten der Erfindung ergeben sich anhand der Zeichnung,
in der zwei Ausführungsbeispiele dargestellt sind.
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Fig.1 zeigt eine erfindungsgemäße Schaltungsanordnung, bei der drei
Eingabeeinheiten und drei Ausgabeeinheiten vorgesehen sind, wobei jeder dieser Einheiten
Vergleicherstufen zugeordnet sind, und Fig.2 eine erfindungsgemäße Schaltungsanordnung,
bei der für alle Ein- bzw. Ausgabeeinheiten je eine mit diesen über eine Multiplexschaltung
verbundene Vergleicherschaltung vorgesehen ist.
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Bei dem in Fig.1 dargestellten Ausführungsbeispiel sind die Ausgänge
der drei dargestellten, sendeseitigen Eingabeeinheiten 1 an je einen Eingang eines
Parallel-Serien-Umsetzers 2 angeschlossen, dessen Ausgang über den Ubertragungsweg
3 an den Eingang eines empfangsseitigen Serien-Parallel-Umsetzers 4 führt, dessen
Ausgänge mit den drei, den sendeseitigen Eingabeeinheiten 1 zugeordneten Ausgabeeinheiten
5 in Verbindung stehen. An den Eingang jeder der Eingabeeinheiten 1 ist sendeseitig
je ein Paritätsgenerator 6 und an die Ausgänge jeder der Ausgabeeinheiten 5 empfangsseitig
je ein weiterer Paritätsgenerator 7 angeschlossen.
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Ferner sind an jeden der Ausgänge der Eingabeeinheiten
1
ein Adreßeingang je eines Festwertspeichers 8 angeschlossen, von dem ein Ausgang
mit dem einen Eingang einer einer Fehlerauswerteschaltung 9 vorgeschalteten Paritätsvergleichsschaltung
10 verbunden ist, deren anderer Eingang an den Paritätegenerator 6 der zugehörigen
Eingabeeinheit 1 liegt.
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In analoger Weise sind empfangsseitig die Ausgänge des Serien-Parallel-Umsetzers
4 mit den Eingängen je eines Festwertspeichers 11 verbunden, die über Paritäts-Vergleichsschaltungen
12, von denen ein Eingang jeweils an den der jeweiligen Ausgabeeinheit 5 zugehörigen
Paritätsgenerator 7 angeschlossen ist, zur empfangsseitigen Fehlerauswerteschaltung
13 führen.
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Wird von einer Eingabeeinheit 1 an den Festwertspeicher 8 und an
den einen Eingang des Parallel-Serien-Umsetzers 2 beispielsweise eine aus acht Bit
bestehende Information gegeben, so adressiert diese Information den dieser Eingabeeinheit
1 zugeordneten Festwertspeicher 11. Der Festwertspeicher 8 kann an sich beliebig
viele Informationen für bestimmte Adressen, beispielsweise 256 Adressen speichern,
wobei unter jeder dieser 256 Adressen eine Information von 8 Bit steht, wovon beispielsweise
4 Bit Auskunft geben über die Sicherung (12,8 Ramming-Code), 1 Bit über die Parität
und 3 Bit über die Anzahl der Blöcke. Ein Block kann etwa aus 12 Bit, nämlich 8
Informationsbits und 4 Sicherungsbits, bestehen.
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Aus dem ersten Datenwort, das ist die Informationsart, wird die Anzahl
der Blöcke, die für diese Information notwendig ist, generiert und an den Serien-Parallel-Umsetzer
2 (Schieberegister) weitergegeben. Der 12-Bit-Block wird dem Serien-Parallel-Umsetzer
2 parallel angeboten und in eine serielle Information umgesetzt. Diese Information
gelangt mit PCDM (Puls-Code-Dauer-Modulation) über den Übertragungsweg 3, z.B.einer
WT-Einrichtung, zum Empfänger.
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Zu jeder 8 Bit-Information wird vom Paritätsgenerator 6 ein Kontrollbit
erzeugt und an die Vergleichsschaltung 10 gegeben. Wenn die Information an den Festwertspeicher
8 gelangt, erzeugt dieser ebenfalls ein Kontrollbit, welches nun in der Vergleichsschaltung
10 mit dem Kontrollbit der Eingabe verglichen wird. Stimmt das vom Festwertspeicher
8 zugeführte Kontrollbit mit dem vom Paritätsgenerator 6 gelieferten Kontrollbit
nicht überein, so zeigt die Fehlerauswerteschaltung 9 einen Fehler an.Es wird somit
eine Anzeige bzw. Kontrolle von Ubertragungsfehlern auf der Sendeseite erzielt.
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In analoger Weise erfolgt auch empfangsseitig in den Paritäts-Vergleichsschaltungen
12 ein Vergleich der von dem Paritätsgenerator 7 einerseits und dem Festwertspeicher
11 anderseits gelieferten Kontrollbits, wodurch eine Anzeige von Übertragungsfehlern
innerhalb der Einrichtungen der Empfangsseite erzielt wird.
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Bei dem in Fig.1 dargestellten Ausführungsbeispiel sind sendeseitig
weitere Ausgänge der an die Eingabeeinheiten 1 angeschlossenen Festwertspeicher
8 an weitere Eingänge des den Eingabeeinheiten 1 zugeordneten Parallel-Serien-Umsetzers
2 angeschlossen. Ferner sind weitere Ausgänge des den empfangsse.tigen Ausgabeeinheiten
5 zugeordneten Serien-Parallel-Umsetzers 4 mit den einen Eingängen der der empfangsseitigen
Fehlerauswereeschaltung 13 vorgeschalteten Code-Vergleichsschaltung 14 verbunden,
deren zweite Eingänge an den Ausgängen der den Ausgabeeinheiten 5 zugeordneten Festwertspeicher
11 liegen.
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Durch diese Maßnahme erfolgt somit auch eine Kontrolle etwaiger Fehler
durch den Vergleich von Kontrollbits am Ausgang der Festwertspeicher 11 und am Ausgang
des Serien-Parallel-Umsetzers 4, an den z.B. vier Kontrollbits über den Übertragungsweg
3 und den sendeseitigen Parallel-
Serien-Umsetzer 2 von den sendeseitigen
Festwertspeichern 8 geliefert wird. Es erfolgt somit auch eine Anzeige von auf dem
Übertragungsweg 3 auftretenden Fehlern.
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Bei dem in Fig.2 dargestellten Ausführungsbeispiel kann die Vielzahl
der beim Ausführungsbeispiel nach Fig.1 erforderlichen Vergleichsschaltungen und
Festwertspeicher vermieden werden, indem Multiplexschaltungen herangezogen werden.
An die Ausgänge der sendeseitigen Eingabeeinheiten sind einerseits die Eingänge
des Parallel-Serien-Umsetzers 2, anderseits die Eingänge einer Daten-Multiplexschaltung
15 angeschlossen, deren Ausgang an den Eingang nur eines Festwertspeichers 8 führt.
In die zu dem Parallel-Serien-Umsetzer 2 führenden Leitungen des Festwertspeichers
8 ist eine Code-Multiplexschaltung 16 eingeschaltet, deren Eingang an den Festwertspeicher
8 angeschlossen ist. Ferner sind die Ausgänge der Paritätsgeneratoren 6 der Eingabeeinheiten
1 über eine Paritätsmultiplexschaltung 17 an den einen Eingang einer Paritäts-Vergleichsschaltung
10 angeschlossen, deren anderer Eingang am Ausgang des Festwertspeichers 8 angeschlossen
ist. Zur Synchronisierung sind alle Multiplexschaltungen mit einem gemeinsamen Taktgenerator
18 verbunden.
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Mit dieser Anordnung wird eine sendeinterne Fehlerkontrolle mit nur
einem Festwertspeicher 8 und nur einer Paritätsvergleichsschaltung 12 und zwei Multiplexschaltungen
16,17 für beliebig viele Eingabeeinheiten 1 erzielt.
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Analog wird eine empfangsinterne Fehlerkontrolle erreicht, indem
an die Ausgänge der Ausgabeeinheiten 5 einerseits die Ausgänge des Serien-Parallel-Umsetzers
4, anderseits die Eingänge einer Daten-Multiplexschaltung 19 angeschlossen sind.
In die vom Serien-Parallel-Umsetzer 4 zur Code-Vergleichsschaltung 14 führenden
Leitungen ist eine Code-Multiplexschaltung 20 eingeschaltet. An die
Ausgänge
der Paritätsgeneratoren 7 sind die Eingänge einer Paritäts-Multiplexschaltung 21
angeschlossen, deren Ausgang mit dem einen Eingang einer Paritäts-Vergleichsschaltung
12 verbunden ist, deren zweiter Eingang am Festwertspeicher 11 liegt. Auch hier
sind die Multiplexschaltungen 19,20,21 mit einem Taktgenerator 22 verbunden.
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Bei dem in Fig.2 dargestellten Ausführungsbeispiel ist darüber hinaus
an den Ausgang des Parallel-Serien-Umsetzers 2 ein einstufiger Zähler 23 angeschlossen,
dessen Ausgang an den einen Eingang einer weiteren sendeseitigen Paritätsvergleichsschaltung
24 angeschlossen ist, deren zweiter Eingang an dem mit der ersten Paritätsvergleichsschaltung
10 verbundenen Ausgang des Festwertspeichers 8 liegt und deren Ausgang gleichfalls
mit der Fehlerauswerteschaltung 9 verbunden ist, so daß auch eine Fehlererfssung
im Ausgang des Parallel-Serien-Umsetzers 2 ermöglicht wird.