DE2524495A1

DE2524495A1 - Prozessor zum auswaehlen potentiell gueltiger codesignale

Info

Publication number: DE2524495A1
Application number: DE19752524495
Authority: DE
Inventors: George Joseph Laurer; Eugene Arnold Moore
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-07-01
Filing date: 1975-06-03
Publication date: 1976-01-22
Also published as: CH586432A5; ES438973A1; FR2277380B1; JPS5114226A; IT1038945B; CA1039853A; AU8166075A; BR7504155A; SE7507111L; DE2524495B2; BE830889A; GB1502108A; ZA753543B; NL7506921A; FR2277380A1; US3909787A; DE2524495C3; JPS5329570B2; SE403840B

Description

Prozessor zum Auswählen potentiell gültiger Codesignale

Die Erfindung betrifft einen Prozessor zum Auswählen potentiell gültiger Codesignale nach dem Oberbegriff des Anspruchs 1.

Die Erfindung findet Anwendung im Detailhandel, insbesondere in Selbstbedienungsgeschäften, wo zwecks Beschleunigung der Kundenabfertigung an der Kasse automatische Mittel zum Erfassen der vom Kunden erworbenen Ware eingesetzt werden. Dabei trägt die Ware auf ihrer Verpackung ein Etikett, auf dem in geeigneter Codierung Preis, Gewicht, etc. angegeben sind, um einer-

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seits den Kassenzettel mit dem total zu bezahlenden Betrag zu erstellen, und andererseits die Ergänzung der Vorräte und Lagerhaltung zu vereinfachen. Dabei ist es besonders vorteilhaft, wenn eine Codierung verwendet werden kann, bei der eine Zentrierung des Etiketts bezüglich der Abtastmittel nicht erforderlich ist.

Das Hauptproblem bei der Abtastung nicht-zentrierter Etiketten ist ihre Ortung und Identifizierung. Im allgemeinen trägt die Warenverpackung außer dem Etikett manigfaltige Aufdrucke oder Bilder, die bei der Abtastung codeähnliche Signale liefern, weshalb der gesamte Abtastdatenstrom auf potentiell gültige Codezeichen untersucht werden muß. Da die von der Abtastung des Etiketts herrührenden Rohdaten nur einen kleinen Bruchteil der gesamten, vom Abtaster gelieferten Rohdaten darstellen, ist es erforderlich, eine Auswahlvorrichtung vorzusehen, um die Gesamtmenge der zu verarbeitenden Daten einzuschränken.

Es ist bereits vorgeschlagen worden, im verwendeten Code nicht vorkommende Anfangs- und Endzeichen zu verwenden, um das Auffinden der Etikettinformation zu erleichtern. Diese Lösung hat sich als nicht erfolgreich erwiesen, da es durchaus möglich ist, daß auf den Verpackungen vorkommende Werbetexte Ähnlichkeiten mit den Anfangs- und Endzeichen aufweisen. Auch die Vergrößerung

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bzw. Verkomplizierung der Anfangs- und Endzeichen hat sich nicht bewährt, da dies zur Vergrößerung des Etiketts führt und neue Abtastprobleme mit sich bringt.

Es stellt sich daher die Aufgabe, die beim Abtasten nicht-zentrierter Etiketten anfallenden Daten so aufzubereiten, daß der Erkennungsschaltung nur die mit den codierten Zeichen direkt zusammenhängenden Rohdaten zur Auswertung zugeführt werden.

Gelöst wird diese Aufgabe durch die im Hauptanspruch angegebenen Merkmale. Weitere Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Der durch die Erfindung erzielte Vorteil ist darin zu sehen, daß die Zuverlässigkeit der Zeichengewinnung sehr hoch ist, was erreicht wird, ohne den Aufwand an Takt- und Zeitgebermitteln zu erhöhen.

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Einzelheiten werden in der folgenden Beschreibung anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels der Erfindung erläutert.

In den Zeichnungen zeigen:

Fig. 1 ein Blockschaltbild eines Prozessors zum Auswählen potentiell

gültiger Codesignale,

Fig. 2 ein detailliertes Blockschaltbild eines Verarbeitungskanals des

in Fig. 1 gezeigten Prozessors,

Fig. 3 Kurvenformen, die an verschiedenen Stellen der Schaltungen

gemäß den Fign. 1 und 2 auftreten,

Fig. 4 ein Blockschaltbild des in Fig. 2 dargestellten Taktgenerators.

In Fig. 1 ist ein Abtaster 11 dargestellt, der zum Abtasten von streifencodierten Markierungen von einem Etikett 12 eingerichtet ist. Die Relativbewegung zischen dem Abtaster 11 und dem Etikett 12 während der Abtastung wird durch einen Pfeil 13 angedeutet. Die Orientierung des Etiketts 12 bezüglich des

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Abtasters 11 ist beliebig. Da während des Durchlaufs des Etiketts 12 durch
das Beobachtungsfeld des Abtasters viele Abtastungen erfolgen, 'kann damit
gerechnet werden, dass wenigstens eine dieser Abtastungen sämtliche Streifen der Codierung auf dem Etikett schneiden wird. Beim Abtasten der Streifencodierung erzeugt der Abtaster ein Ausgangssignal in Form einer Rechteckwelle. Ein derartiges Ausgangssignal ist durch den Kurvenzug (1) in Fig. 3 veranschaulicht. Das Ausgangssignal des Abtasters 11 wird einer Verarbeitungsschaltung 14 zugeführt.

Die Verarbeitungsschaltung 14 liefert über eine Leitung 16 Taktsignale an vier identische logische Schaltungen 15-1 bis 15-4. Die Verarbeitungsschaltung 14 liefert ausserdem an die logischen Schaltungen 15-1 bis 15-4 eine Anzahl von Steuersignalen über Leitungen 17-1 bis 17-4. Ferner liefert die Verarbeitungsschaltung 14 den Abtastdaten entsprechende Datensignale in einen Pufferspeicher 18, der vcn der Verarbeitungsschaltung 14 auch Steuersignale erhält. Die einzelnen logischen Schaltungen 15-1 bis 15-4 untersuchen kontinuierlich die verschiedenen Phasen der Abtastdaten, die über die Leitungen 17-1 bis 17-4
zugeführt werden, wobei diese Untersuchung sich über eine vorbestimmte Zeitspanne des Datensignals erstreckt. Diese Zeitspanne wird durch die über die Leitung 16 laufenden Taktsignale bestimmt. Wenn eine dieser Untersuchungen ergibt, dass eine vorgegebene Bedingung erfüllt ist, liefert die betroffene

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Schaltung 15 ein Signal über ein ODER-Glied 20 an eine Torschaltung 19, die dadurch zum Uebertragen der im Pufferspeicher 18 befindlichen Daten an einen Decodierer 21 geöffnet wird, in welchem die Daten decodiert und auf Richtigkeit überprüft werden.

Solange keine der logischen Schaltungen 15 die Erfüllung der erwähnten vorbestimmten Bedingungen meldet, werden die im Pufferspeicher 18 gespeicherten Daten nicht weitergeleitet, sondern durch neue Daten ersetzt. Mit andern Worten, während der Abtaster Teile einer Verpackung abtastet, die nicht mit dem streifencodierten Etikett zu tun haben, wie beispielsweise den Namen oder eine Abbildung des in der Verpackung enthaltenen Produkts, wird der vom Abtaster 11 kommende Datenstrom durch die Verarbeitungsschaltung 14 in den Pufferspeicher 18 geleitet, wo er fortlaufend durch nachfolgende Datenelemente ersetzt wird. Sobald codierte Information abgetastet wird und gültige Datensignale über die Datenleitung und die Verarbeitungsschaltung 14 anfallen, wird die Erfüllung der vorher erwähnten Bedingungen durch die logischen Schaltungen 15-1 bis 15-4 festgestellt und die dann im Pufferspeicher 18 vorhandenen Daten über die Torschaltung 19 an den Decodierer 21 übertragen.

Das in den Fign. 1 und 2 in Verbindung mit den Kurvenformen der Fig. 3 dargestellte Ausführungsbeispiel der Erfindung ist speziell dem sogenannten

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"Universal Productcode" angepasst, der in der Publikation "Proposed UPC Symbol, Revision No 2, December 1972" beschrieben ist. Die darin vorgeschlagene Codierung umfasst zwölf Zeichen von denen je sechs auf beiden Seiten eines Trennzeichens angeordnet sind und wobei ferner zu beiden Seiten des codierten Symbols sogenannte Stutz streifen stehen. Jedes der Zeichen innerhalb des Symbols umfasst zwei Flächen mit hohem Remissionsgrad und zwei Flächen mit niedrigem Remissionsgrad,wie beispielsweise zwei weisse Streifen und zwei schwarze Streifen. Alle Zeichen haben gleiche Grösse und belegen sieben gleiche Abstände, die auf die oben erwähnten Streifen in einer Weise aufgeteilt sind, wie das in der genannten Publikation beschrieben ist. Das zentrale Trennzeichen umfasst drei weisse Flächen und zwei schwarze Streifen. Abtaster, Verarbeitungsschaltung und logische Schaltungen gemäss Fig. 1 beobachten nur eine Hälfte des gesamten Symbols,d.h. entweder den links oder rechts vom zentralen Trennzeichen stehenden Teil des Symbols. Die gewählte Codierung enthält genug Information,um Aufschluss darüber zu geben, ob die Abtastung einen linken Teil eines Etiketts oder einen rechten Teil des Etiketts betrifft, und ob die Abtastung von innen nach aussen oder von aussen nach innen erfolgt ist. Dadurch wird die Decodierung ausserordentlich erleichtert. Der Decodiervorgang des Symbols wird in der vorliegenden Beschreibung nicht erläutert, da er nicht Gegenstand der Erfindung ist.

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Wie erwähnt, betrifft die Kurvenform (1) in Fig. 3 ein Beispiel von Daten, die bei der Abtastung eines in geeigneter Weise codierten Etiketts anfallen. Der erste positive Impuls entspricht dabei einer den Abtaster durchlaufenden hellen Fläche. Der folgende negative Impuls entspricht einer dunklen Fläche usw. Die beiden ersten vollständigen Zyklen entsprechen einem einzelnen Zeichen unter der Voraussetzung richtiger Phasenlage und umfassen normalerweise sieben Zeitperioden, wie oben beschrieben. Da der Winkel, unter dem der Abtaststrahl das Etikett abtastet, nicht festgelegt ist, kann sich auch die für die Abtastung des Zeichens aufzuwendende Zeit bei gleichförmiger Abtastgeschwindigkeit als Funktion des Winkels ändern. Der das Etikett im rechten Winkel abtastende Strahl benötigt selbstverständlich bei konstanter Abtastgeschwindigkeit die kürzeste Zeit. Daraus ergibt sich, dass Messungen der absoluten Zeit zur Erkennung;ob die Abtastung ein gültig codiertes Etikett erfasst, ungeeignet sind.

Zusätzlich muss die Phasenlage in Betracht gezogen werden, da die Zeichen auf der linken Seite der Trennmarkierung mit einem weissen Streifen beginnen und mit einem schwarzen Streifen enden, die Zeichen auf der rechten Seite des Trennzeichens jedoch mit einem schwarzen Streifen auf der linken Seite beginnen und mit einem weissen Streifen auf der rechten Seite enden. Bei der Abtastung in umgekehrter Richtung gilt für beide Seiten des Etiketts ent-

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sprechend das Umgekehrte. Es ist noch darauf hinzuweisen, dass die Codierung für die Zeichen auf der linken und rechten Seite des Trennzeichens unterschiedlich ist. Bei der Abtastung eines halben Etiketts von links nach rechts ergibt sich die richtige Phasenlage weiss, schwarz, weiss, schwarz für jedes der abgetasteten Zeichen. Demgegenüber ist die Phasenlage bei der linken Hälfte eines Etiketts, wenn diese von rechts nach links abgetastet wird, schwarz, weiss, schwarz, weiss.Die inFig.lund in grösserem Detail in Fig. 2 dargestellten logischen Schaltungen prüfen aufeinanderfolgende Zeichen, um festzustellen, ob die Zeichen untereinander bestimmte zeitliche Beziehungen aufweisen. Wenn die richtige zeitliche Beziehung von einer der logischen Schaltungen 15 festgestellt wird, werden die im Pufferspeicher 18 gespeicherten Daten als potentiell gültig angesehen und dem Decodierer 21 zur Decodierung zugeführt. Der Decodierer 21 wird daher nicht damit belastet, die Decodierung nicht-codekonformer Signale zu versuchen.

Die rohen Abtastdaten werden vom Abtaster 11 einer Differenzierschaltung 22 zugeführt, deren Ausgangssignal die Kurvenform (2) der Fig. 3 aufweist. Dieser Ausgangssignal wird einem Gleichrichter 23 zugeführt, dessen Ausgangssignal (3) in Fig. 3 dargestellt ist. Ausserdem wird das Ausgangssignal der Differenzierschaltung 22 einem Taktgeber 24 zugeführt, der von einem Festfrequenz-Oszillator 25 gesteuert wird. Die verschiedenen Ausgangssignale, die der

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Taktgeber 24 aus den beiden ihm zugeführten Signalen erzeugt, sind als Kurvenformen (4), (5), (6) und (7) in Fig. 3 dargestellt. Auf elf verschiedenen Leitungen werden elf Impulse A,B,C,D,E,F,G,H,J,K und L abgegeben. Diese elf Signale werden beginnend mit jedem zweiten positiven Uebergang des Rohdatensignals erzeugt und repetiert. Entsprechend der Kurvenform (5) werden elf zusätzliche Signale A' bis L* ähnlich denen der Kurvenform (4) repetitiv erzeugt, beginnend mit den anderen positiven Uebergängen des Rohdatensignals. Die Kurvenform (6) stellt elf Steuersignale a bis 1 dar; die beginnend mit jedem zweiten negativen Uebergang des Rohdatensignals erzeugt werden, und die Kurvenform (7) schliesslich zeigt elf Signale a' bis 1' , die beginnend bei jedem der übrigen negativen Uebergänge des Rohdatensignals erzeugt werden. Die Signale der Kurvenform (4) werden der logischen Schaltung 15-1 zugeführt, die mit P bezeichnet ist. In gleicherweise werden die Signale der Kurvenform (5) der p-logischen Schaltung 15-2, die Signale der Kurvenform (6) der M-logischen Schaltung 15-3 und Signale der'Kurvenform (7) der m-logischen Schaltung 15-4 zugeführt.

Der Ausgang des Oszillators 25 ist ferner mit einem Zähler 26 verbunden, der die Impulse des Oszillators zählt. Der Rück Stelleingang des Zählers 26 ist über ein Verzögerungsglied 27 mit dem Ausgang des Gleichrichters 23 verbunden. Der Zähler 26 wird bei jedem Uebergang des Datensignals zurückgestellt,

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so dass sein Stand bei jedem Uebergang der Breite eines soeben abgetasteten Streifens oder Zwischenraums entspricht. Der Inhalt des Zählers 26 wird unter der Steuerung durch das Ausgangssignals des Gleichrichters 23 in den Pufferspeicher 18 übertragen, so dass dieser in serieller Form die den aufeinanderfolgenden Impulsbreiten des Rohdatensignals entsprechenden Zählerstände enthält. Die Anzahl der im Pufferspeicher 18 gespeicherten Signale entspricht den sechs Zeichen einer Etiketthälfte plus dem zentralen Trennzeichen.

In Fig. 2 ist die logische Schaltung 15-1 im Detail dargestellt. Die logische Schaltung 15-2 ist in allen Teilen identisch mit der logischen Schaltung 15-1. Die logischen Schaltungen 15-3 und 15-4 sind im wesentlichen dem vorgenannten gleich, doch enthalten sie einige kleine Aenderungen, die weiter unten zu beschreiben sind.

Der Ausgang des Oszillators 25 ist mit einem Zähler 28 verbunden, der beim Auftreten des B-Signals des Taktgebers 24 auf einen vorbestimmten Wert zurückgestellt wird. Wie aus der Kurvenform (4) in Fig. 3 hervorgeht, erscheint das B-Signal des Taktgebers 24 kurz nach dem Beginn jedes ersten, dritten, usw. positiven Uebergangs des Rohdatensignals. Der vorgegebene Anfangs stand des Zählers 28 wird so gewählt, dass der Zähler zur Zeit des A-Signals des nächsten P-Zyklus den richtigen Stand erreicht, so dass der Enstand des des Zählers 28 zur Zeit

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des folgenden Α-Signals des P-Zyklus der Zeitspanne bzw. der Breite eines vollständigen Zeichens entspricht, das sind zwei vollständige Zyklen des Rohdatensignals. Dies ergibt sich auch aus den Kurvenformen (1) und (4) der Fig. 3. Das oben Gesagte gilt auch für die p-, M- und m-Zyklen, die in den Kurvenformen (5), (6) und (7) dargestellt sind. Der einzige Unterschied besteht in den Phasenbeziehungen dieser Signale, von denen jedes einer der möglichen Phasen des Rohdatensignals entspricht. Der Zähler 28 ist über ein UND-Glied 29 mit einem Register 30 verbunden, in welches beim Auftreten eines jeden Α-Signals vom Taktgeber 24 der laufende Stand des Zählers 28 eingegeben wird. Das Register 30 ist mit η bezeichnet, was dem η-ten Abtastwert des Rohdatensignals eines in Bearbeitung befindlichen potentiellen Zeichens entspricht. Beim folgenden Steuersignal des Taktgebers 24 wird der Zähler 28 zurückgestellt, um beim Anfallen der Rohdaten des nächsten Zeichens einen neuen Zählzyklus zu beginnen.

Der Inhalt des Registers 30 wird über ein UND-Glied 32 in ein Register 31 übertragen, wenn das L-Steuersignal des Taktgebers 24 auftritt. Das L-Signal ist das letzte in der Reihe von Steuersignalen, die in der Kurvenform (4) der Fig. 3 dargestellt sind. Beim Auftreten des folgenden Α-Steuersignals sind in den Registern 30 und 31 zwei aufeinanderfolgende Werte enthalten, die zwei benachbarten potentiellen Zeichen entsprechen, wie das in der Kurven-

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form (1) in Fig. 3 zum Ausdruck kommt, nämlich den mit P. und P . bezeichneten Teilen des Signals. Das Register 31 ist mit n-1 bezeichnet, was bedeutet, dass es den älteren der beiden Abtastwerte enthält. Der n-te Abtastwert ist der laufende Abtastwert und befindet sich in Register 30. Diese beiden Abtastwerte werden über weiter unten zu beschreibende Schaltungen in einen Addierer 33 eingegeben. Beim Auftreten eines jeden B-Steuersignals des Taktgebers 24 wird der Inhalt des Registers 30 über ein UND-Glied , ein B-Register 38 und eine Komplement-Schaltung 39 in den Addierer 33 übertragen. Das UND-Glied 34 wird durch das B-Signal des Taktgebers 24 durchgeschaltet, Der Inhalt des Registers 31 wird dem Addierer 33 über ein UND-Glied 37, ein ODER-Glied 35, und A-Register 36 zugeführt. Das UND-Glied 37 wird durch das B-Signal des Taktgebers 24 durchgeschaltet. Der Addierer 33 bildet daher die Differenz zwischen dem Inhalt des A-Registers 36 und dem Inhalt des B-Registers 38.

Der Ausgang des Addierers 33 führt über ein UND-Glied 40 zu einem C-Registi-41. Das UND-Glied 40 wird durchgeschaltet mittels eines ODER-Gliedes 42, wenn die C-, F- und Η-Steuersignale des Taktgebers 24 auftreten. Der Ausgang des C-Registers 41 ist an einen Detektor 43 angeschlossen, der ein Ausgangssignal liefert, wenn der Inhalt des Registers 41 gleich 0 ist. Der Ausgang des Registers 41 ist ausserdem über ein UND-Glied 44 mit dem zwei-

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ten Eingang des ODER-Gliedes 35 verbunden. Das UND-Glied 44 wird durch das Ausgangssignal eines ODER-Gliedes 45 eingeschaltet, wenn das E- oder G-Signal dos Taktgebers 24 auftritt. In der bisher beschriebenen Schaltung subtrahiert der Addierer 33 den Inhalt des n-Registers 30 vom Inhalt des n-1-Registers 31, wenn das B-Signal aufgetreten ist. Das Ergebnis dieser Subtraktion wird während des Vorhandenseins des C-Signals in das C-Register 41 eingegeben. Falls die Inhalte dieser Register gleich sind, stellt der Detektor 43 die O-Bedingung im C-Register fest und liefert ein Ausgangssignal Über ein UND-Glied 47 an ein Schieberegister 48, wodurch in dieses "1" eingegeben wird. Dies erfolgt bei Vorhandensein des B-Signals, welches über ein ODER-Glied 49 dem UND-Glied 47 zugeführt wird. Wenn der Taktgeber 24 das Ε-Signal abgibt, wird der Inhalt des C-Registers 41 über das UND-Glied A- und das ODER-Glied 35 in das A-Register 36 übertragen, gleichzeitig damit wird der Inhalt des B-Registers 38 um eine Position verschoben und der Inhalt des C-Registers wird zu (n-l)-n-l/2-n. Dieses Signal wird im Register 41 gespeichert währtend das F-Signal über das ODER-Glied 42 und das UND-Gliec 40 anliegt. Während des G-Signals wird der Inhalt des C-Registers 41 über das UND-Glied 44, das ODER-Glied 35 und das A-Register 36 in den Addierer 33 übertragen. Während der gleichen Zeit wird der Inhalt des B-Registers 38 wiederum um eine Position verschoben und das Ausgangs signal des Addierers 33 wird nun (n-l)-n-l/2 η-1/4 η, was sich auf (n-l)-7/4 η reduziert. Falls

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dieser Wert gleich O ist, wird eine "1" in das Register 48 eingegeben, was während des Vorhandenseins des J-Signals erfolgt, welches über das ODER-Glied 49 und das UND-Glied 47 läuft.

Falls der Inhalt des C-Registers 41 nicht gleich 0 ist, während die D- und J-Signale vorhanden sind, wird anstelle einer "1", wie oben beschrieben, eine "0" in das Register 48 eingegeben. Auf diese Weise enthält das Register 48 für jeden Zeichenzyklus des Rohdatensignals entweder ein 0- oder ein 1-Bit. Im Falle des hier beschriebenen Äusführungsbeispiels, das auf den Universal Productcode abgestimmt ist, umfasst das Register 48 zwölf Positionen. Das im Register 48 vorhandene Bit-Muster identifiziert eine gültige Codekombination. Der Ausgang des Registers 48 ist mit einem Decodierer 50 mit UND-Funktion verbunden, der beim Auftreten des L-Signals, den Inhalt des Schieberegisters 48 auf das richtige Bit-Muster überprüft. Wenn das richtige Bit-Muster erkannt ist, wird die Torschaltung 19 über das ODER-Glied 20 geöffnet und der Inhalt des Pufferspeichers 18 in den Decodierer 21 übertragen, wie das bereits in Verbindung mit Fig. 1 beschrieben worden ist.

Die logischen Schaltungen 15-3 und 15-4 sind, wie erwähnt, im wesentlichen identisch mit der logischen Schaltung 15-1. Der einzige Unterschied zwischen den logischen Schaltungen besteht in der Verbindung der Ausgänge der Register

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30 und 31. Bei den Schaltungen 15-3 und 15-4 werden die Ausgangssignale dieser Schaltungen invertiert. Zu diesem Zweck ist das UND-Glied 34 mit dem ODER-Glied 35 verbunden, während das UND-Glied 37 mit dem B-Registei 38 verbunden ist. Die Arbeitsweise der Schaltungen ist genau die gleiche, wobei lediglich die ausgeführten mathematischen Operationen geändert sind. Der Grund für diese Aenderungen wird nachstehend diskutiert.

Am Ende der Perioden P / P., M. und m (Fig. 3) wird der Inhalt des Zählers 28 im n-Register 30 gespeichert, wobei die vorher in diesem Register gespeicherten Werte in das n-1-Register 31 übertragen werden. Die Daten in diesen Registern werden dann in die A- und B-Register 36 und 38 übertragen. Es werden danach die vorher beschriebenen Subtraktionen ausgeführt. Falls das Ergebnis der Subtraktion 0 ist, ist die Bedingung B/A ist gleich 1 erfüllt. Bei Erfüllung dieser Bedingung wird eine "1" in das Schieberegister eingegeben. Ist die Bedingung nicht erfüllt, so wird eine "0" gespeichert.

Der Inhalt des B-Registers 38 wird um eine Stelle nach rechts verschoben und das Ergebnis der vorhergehenden Subtraktion in das A-Register 36 eingegeben. Der Inhalt des B-Registers 38 wird erneut vom Inhalt des A-Registers subtrahiert, wodurch der Inhalt des C-Registers zu dieser Zeit den Wert A-B-1/2-B annimmt. Der Inhalt des C-Registers 41 wird erneut in das A-Re-

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gister übertragen, während gleichzeitig der Inhalt des B-Registers erneut um eine Stelle nach rechts verschoben und wiederum eine Subtraktion durchgeführt wird, die den Inhalt des C-Registers 41 zu Λ-Β-1/2 B-1/4B

macht. Dieser Ausdruck kann sich auf A-7/4 B reduzieren. Falls der Inhalt des C-Registers nach dieser letzten Subtraktion gleich 0 ist, ergibt sich A/B ist gleich 7/4. Diese Tatsache wird gespeichert, indem eine'V'in das Schieberegister eingegeben wird, sobald diese Bedingung erfüllt ist. FaIkder Inhalt des C-Registers 41 nicht gleich 0 ist, wird eine "0" in das Schieberegister 48 eingegeben. Falls dann B gleich η und A gleich n-1, wie in den logischen Schaltungen 15-1 und 15-2, wird die arithmetische Operation n/ (n-1) = 4/7 ausgeführt. Falls B ist gleich n-1 und A gleich n, wie in den Schaltungen 15-3 und 15-4, wird die arithmetische Operation n/(n-l)ist gleich 7/4 ausgeführt. Diese Grossen beschreiben die Verhältnisse für das zentrale Trennzeichen einschliesslich zweier weisser und zweier schwarzer Streifen zu einem Zeichen im Falle der richtigen Phasenlage. Die Decodierung im Decodierer 50 für den Inhalt des Schieberegisters 48 ergibt für die logischen Schaltungen 15-1 und 15-2 : 1 0 1 0 1 0 1 0 1 0 0 1, und für die logischen Schaltungen 15-3 und 15-4: 011010101010.

Die vier logischen Schaltungen 15 arbeiten gleichzeitig, um den Inhalt des Rohdatensignals zu untersuchen. Offensichtlich kann jeweils nur eine der

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logischen Schaltungen die Torschaltung 19 öffnen, da jeweils nur eine der in Untersuchung stehenden Kombinationen als gültig angesprochen werden kann. Der Einfachheit halber wird angenommen, dass mehrere Addierer 33 vorhanden sind. In Anbeträcht der benutzten Abtastrate ist es für den Fachmann klar, dass auch ein einzelner Addierer für die vier logischen Schaltungen benutzt werden kann, wobei eine entsprechende Zeitverschachtelung vorzusehen wäre. Ausserdem könnte man auch eine Rechenmaschine so programmieren, dass sie viele der oben beschriebenen Funktionen ausführen kann, wobei man Speicherplatz für die Register und die logischen Funktionen zur Verfügung stellt sowie die Recheneinheit zum Ausführen der beschriebenen Funktionen.

In Fig. 4 ist ein Trigger 51, der auf positive Impulse anspricht, über eine Diode 51D mit der Differenzierschaltung 22 verbunden. Die in der Kurvenform (2) der Figur 3 dargestellten positiven Impulse veranlassen den Trigger 51, seinen Schaltzustand zu ändern. Die Signale auf den Ausgängen 52 und 53 des Triggers entsprechen den Signalen A bis L und A¹ bis L¹ der Kurvenformen (4) und (5) in Fig. 3. Ein zweiter Trigger 54 ist über eine Diode 54D sowie einen Inverter 55 an den Ausgang der Differenzierschaltung 22 angeschlossen, so dass der Trigger 54 bei Auftreten von negativen Impulsen an der Differenzierschaltung 22 seinen Schaltzustand ändert. Die beiden Ausgänge 56 und 57 führen entsprechend die Signale a bis 1 und a¹ bis Γ, die in den Kurvenformen

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(6) und (7) dargestellt sind.

Die Ausgänge 52, 53, 56 und 57 sind mit identischen Taktgeber schaltungen verbunden, welche die in den Kurvenformen (4), (5), (6) und (7) gezeigten Impulse liefern. Der Ausgang 52 ist mit einem monostabilen Multivibrator 58-] verbunden, der ein Durchschaltesignal an ein UND-Glied 59-1 liefert, welches die Impulse vom Oszillator 25 an einen Ringzähler 60-1 durch schaltet. Unter der Steuerung der Oszillatorimpulse erzeugt der Zähler 60-1 sequenziell die Ausgangssignale A, B, C, D, E, F, G, H, J, K und L, wie oben beschrieben. Der Zähler 60-1 führt einen zusätzlichen Schritt aus und liefert ein Ausgangssignal L+l, welches einem Eingang eines UND-Gliedes 61-1 zugeführt wird, dessen zweiter Eingang mit dem Ausgang 53 des Triggers 51 verbunden ist. Wenn beide Eingangsbedingungen des UND-Gliedes 61-1 erfüllt sind, liefert es ein Ausgangssignal, das zum Rückstellen des Zählers 60-1 benutzt wird, so dass dieser für einen neuen Operationszyklus bereit ist.

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Claims

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PATENTANSPRÜCHE

, 1 J Prozessor zum Auswählen potentiell gültiger Codesignale, die von einem Abtaster beim Abtasten nicht-zentrierter, streifencodierte Zeichen tragender Etiketten geliefert werden, gekennzeichnet durch einen Speicher (18) zum Speichern jeweils einer Periode eines ausgewählten der vom Abtaster (11) gelieferten potentiell gültigen Codesignale, durch eine Verarbeitungsschaltung (14) zum Umsetzen der vom Abtaster empfangenen Signale in den Phasen der abgetasteten Codezeichen zugeordnete Signale, die der Gesamtbreite der Zeichen in der Richtung ihres Informationsinhalts entsprechen, durch wenigstens eine logische Verknüpfungsschaltung (15) für den Simultanvergleich der genannten Gesamtbreite für alle Phasen aufeinanderfolgender Zeichen und zum Verschlüsseln wenigstens zweier vorgegebener Breitenverhältnisse, durch Mittel (20) zum simultanen Prüfen der verschlüsselten Breitenverhältnisse und zum Abgeben eines Ausgangssignals, falls ein vorgegebenes Format vorliegt, und durch eine durch das genannte Ausgangssignal steuerbare Torschaltung (19) zum Durchschalten des Speichers (18) zu einer Decodierschaltung (21).
2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (18) eine Differenzierschaltung (22) aufweist, die den Übergängen des Abtastsignals entsprechende Steuersignale erzeugt, sowie einen Festfrequenz-Oszillator (25) und wenigstens einen an die Differenzierschaltung (22) und den Oszillator (26) angeschlossenen Zähler (26), der ein dem Zeitablauf zwischen den Übergängen des Abtastsignales entsprechendes Zählsignal an den mit ihm verbundenen Speicher (18) liefert.

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3. Prozessor nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Verarbeitungsschaltung (14) einen Taktgeber (24) umfaßt, der an die Differenzierschaltung (22) und den Oszillator (25) angeschlossen ist und an seinen Ausgängen η mit η aufeinanderfolgenden Übergängen des Abtastsignals synchronisierte Taktimpulse (A ... L, A^N ... L* ; a ... I, a^x ... Γ ) abgibt, sowie n-Zähler (28), die von dem Oszillator (25) und unterschiedlichen der Taktimpulse (A ... Γ ) angestoßen werden, und η Register (30, 31), die an die Zähler (28) sowie an entsprechende Ausgänge des Taktgebers (24) angeschlossen sind.
4. Prozessor nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die logischen Verknüpfungsschaltungen (15) η Kanäle (35, 36; 38, 39) aufweisen, die je mit einem der Register (30, 31) verbunden sind und, von den Taktsignalen (A ...; ... Γ ) gesteuert, die Inhalte der Register (30, 31) speichern, und einen Addierer (33) zum Vergleichen der in den Kanälen (35, 36; 38 39) gespeicherten Inhalte und ggf. zum Speichern des Vorliegens wenigstens zweier vorgegebener Vergleichsergebnisse.

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