DE2520608B2 - Halbleiteranordnung zum Digitalisieren eines analogen elektrischen Eingangssignals - Google Patents
Halbleiteranordnung zum Digitalisieren eines analogen elektrischen EingangssignalsInfo
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Description
Die Erfindung bezieht sich auf eine Halbleiteranordnung entsprechend dem Oberbegriff des Anspruchs 1
bzw. des Anspruchs 2.
Bekannte Halbleiteranordnungen dieses Typs, die häufig als Analog-Digital-Wandler oder mit der
englischen Bezeichnung »analog-digital converter« (Λ. D. C.) bezeichnet werden, enthalten z. B. ein
Widerstandsnetzwerk mit in gegenseitigen Abständen liegenden Anzapfungspunkten, die mit Schaltungselementen,
wie z. B. Transistoren oder Dioden, verbunden werden können. Diese bekannten Anordnungen weisen
im allgemeinen eine sehr komplexe Struktur auf und können dadurch relativ sehr teuer sein. In vielen
Anwendungen, z. B. in der Autoindustrie, liegt oft Bedarf an Analog-Digital-Wandlern vor, die billiger als
die bekannten Anordnungen sind.
Der Erfindung liegt die Aufgabe zugrur.de, eine Halbleiteranordnung der eingangs genannten Art so
auszubilden, daß sie weniger komplexer aufgebaut ist als die bekannten Anordnungen und sich einfach herstellen
läßt.
Der Erfindung liegt u. a. die Erkenntnis zugrunde, daß eine Analog-Digital-Umwandlung auf sehr einfache
Weise erhalten werden kann, indem ein analoges Eingangssignal in eine Verschiebung einer in dem
Halbleiterkörper gebildeten Inversionsschicht entlang einer Anzahl im Halbleiterkörper vorhandener diskreter
und in einiger Entfernung voneinander liegender Gebiete umgewandelt wird.
Zwei erfindungsgemäße Lösungen der genannten Aufgabe sind Gegenstände der Patentansprüche 1 und
2.
Die Inversionsschicht bildet eine Art Schiebekontakt, der, in Abhängigkeit von dem Eingangssignal, entlang
einer Anzahl von Oberflächengebieten verschoben werden kann und mit diesen Oberflächengebieten
jeweils eine elektrische Verbindung bildet.
Die Halbleiteranordnungen nach der Erfindung weisen eine besonders einfache Struktur auf, die
verhältnismäßig wenig Halbleitermaterial beansprucht, sich auf einfache Weise und mit Hilfe der allgemein
bekannten Halbleitertechnologien herstellen läßt und im allgemeinen billiger als bekannte Halbleiteranordnungen
zum Digitalisieren eines analogen Eingangssignalssein
kann.
Zum Erhalten einer Inversionsschicht mit einer in einer zu der Reihe von Oberflächengebicten parallelen
Richtung steuerbaren Ausdehnung können verschiedene Techniken, entweder gesondert, oder miteinander
kombiniert, angewandt werden. Die Inversionsschicht kann z. B. dadurch erhalten werden, daß der Leitfähigkeitstyp
einer dünnen Oberflächenschicht unter der Gate-Elektrode mit Hilfe von Ionenimplantation umgekehrt
wird. Auch können vorteilhafterweise an oder in der Nähe der Oberfläche des Halbleitergebietes Mittel
vorhanden sein, mit deren Hilfe unter der Gate-Elektrode und in der Längsrichtung der Reihe ein Gradient in
der Schwellwertspannung erhalten wird. Derartige Mittel können z. E. durch eine nichtgleichmäßige
Oberflächenkonzentration in dem Halbleitergebiet oder durch eine Isolierschicht mit einer nicht gleichmäßigen
Diene und/oder Dielektrizitätskonstante zwischen der
Gate-Elektrode und der Oberfläche des Halbleiterkörpers gebildet werden.
Die Gate-Elektrode kann zwei in der Nähe der Enden der Reihe liegende Anschlußkontakte enthalten, wodurch
über der Gate-Elektrode in einer zu der Reihe von Oberflächengebieten parallelen Richtung ein
Potentialgefälle erhalten werden kann. In dieser Ausführungsform werden durch das Anlegen der
analogen Signale an die Gate-Elektrode die Teile der Gate-Elektrode, deren Potential oberhalb bzw. unterhalb
der weiter konstanten Schwellwertspannung liegt, verschoben, wodurch ebenfalls eine vom Eingangssignal
gesteuerte Verschiebung (Ausdehnung oder Einschränkung) der Inversionsschicht unter der Gate-Elektrode
erhalten wird.
Es sei bemerkt, daß Halbleiteranordnungen mit einer derartigen Gate-Elektrode an sich bekannt sind und
z. B. in der deutschen Patentanmeldung P 24 01 533.6 vorgeschlagen sind. Die darin beschriebenen Halbleiteranordnungen
bilden jedoch strahlungsempfindliche Anordnungen, bei denen die Gate-Elektrode zum
reihenmäßigen Auslesen einer Reihe photoempfindlicher Dioden mit Hilfe von Inversionskanälen dieni, die
mit Hilfe der Gate-Elektrode moduliert werden können. Dabei werden alle photoempfindlichen Zonen nacheinander
durch die induzierte Inversionsschicht für das Auslesen der in den Zonen in Form elektrischer Ladung
gespeicherten Information kontaktiert. In einer Halbleiteranordnung nach der Erfindung wird aber das
Eingangssignal in Form eines elektrischen Signals der Gate-Elektrode zugeführ* und in eine Modulation der
Ausdehnung oder Länge der von der Gate-Elektrode induzierten Inversionsschicht umgewandelt.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Ausgestaltung der Erfindung gemäß Anspruch 3 hat u.a. den Vorteil, daß die Herstellung der
Halbleiteranordnung besonders einfach wird.
Dadurch, daß der Gate-Elektrode ein analoges Eingangssignal zugeführt wird, können mit einer durch
das Eingangssignal bestimmten Anzahl von Zonen elektrische Verbindungen hergestellt werden, wobei
diese Zonen wieder entladen werden können. Diese Verbindungen mit Hilfe der sich verschiebenden
Inversionsschicht können nacheinander dadurch hergestellt werden, daß z. B. der Gate-Elektrode noch eine
sägezahnförmige Spannung zugeführt wird. An dem elektrischen Anschluß kann dabei eine der Anzahl von
Zonen entsprechende Anzahl von Strom- oder Spannungsimpulsen detektiert werden, wobei diese Impulse
dann z. B. in einen Binärzähler eingeführt werden können.
Bei der Ausgestaltung der Erfindung gemäß Anspruch 4 sind zum Auladen der Zonen der Reihe keine
zusätzlichen gesperrten pn-Übergänge erforderlich. Dadurch, daß außerdem die Zonen der Reihe völlig oder
wenigstens praktisch völlig unter der Gate-Elektrode liefen, kann eine Halbleiteranordnung nach dieser
bevorzugten Ausführungsform eine besonders einfache und gedrängte Struktur aufweisen.
Die Ausgestaltung der Erfindung gemäß Anspruch 5 weist u. a. den Vorteil auf, daß, ungeachtet der Größe
des analogen Eingangssignals, nur ein einziger elektri-
scher Anschluß zugleich eine »1« aufweist, während die übrigen Anschlüsse den »O«-Zustand aufweisen, wobei
die »1« sich in der Längsrichtung der Reihe von Zonen mit dem analogen Eingangssignal verschiebt. Die
Halbleiteranordnung nach dieser Ausgestaltung kann gegebenenfalls mit Hilfe von Hilisspannungsquellen
derart eingestellt werden, daß die Inversionsschichten unter der ersten und der zweiten Gate-Elektrode, in
einer Richtung von der zweiten Reihe von Zonen zu der genannten weiteren Oberflächenzone gesehen, sich nur
über einen Abstand gleich etwa der Breite der Zonen oder den Abständen zwischen den Zonen der ersten und
der zweiten Reihe überlappen, wodurch jeweils nur eine direkte Verbindung von einer Zone der zweiten Reihe
über die Inversionsschicht unter der zweiten Gate-Elektrode, die zugehörige Zone der ersten Reihe und die
Inversionsschicht unter der ersten Gate-Elektrode zu der weiteren an ein Bezugspotential gelegten Oberflächenzone
vom zweiten Leitfähigkeitstyp möglich ist. Die Zonen der zweiten Reihe können leitend mit den
Eingangsleitungen z. B. eines Auslesespeichers verbunden sein, in dem das Ausgangssignal zu einer binären
Zahl verarbeitet wird, wobei jeweils nur eine Eingangsleitung zugleich adressiert wird.
Die Gate-Elektrode ist vorzugsweise aus einem geeigneten Widerstandsmaterial hergestellt, um die
Energieableitung infolge des über der Gate-Elektrode angelegten Potentialgefälles auf einen annehmbaren
niedrigen Pegel zu beschränken. Der Spannungsunterschied zwischen den Enden der Gate-Elektrode wird
u. a. durch die Gesamtlänge der Gate-Elektrode, die mit der Anzahl Zonen und der mit dieser Anzahl
korrelierten gewünschten Genauigkeit der Anordnung zusammenhängt, durch die Größe und die gegenseitigen
Abstände der Zonen bestimmt.
Die Ausgestaltung der Erfindung gemäß Anspruch 6 weist u. a. den Vorteil auf, daß bei einem gegebenen
maximalen Spannungsunterschied zwischen den Enden der Gate-Elektrode eine günstige Potentialverteilung
über die Gate-Elektrode erhalten werden kann. Bei dieser Ausgestaltung kann ein verhältnismäßig großes
Potentialgefälle über denjenigen Teilen der Gate-Elektrode erhalten werden, die, auf die Oberfläche gesehen,
zwischen den Oberflächengebieten liegen, während das Potentialgefälle über den oberhalb der Oberflächengebiete
liegenden Teilen der Gate-Elektrode nur verhältnismäßig klein sein kann. Dies kann insbesondere
vorteilhaft sein, wenn ein großes Diskriminierungsvermögen erforderlich ist und/oder wenn z. B. die
gegenseitigen Abstände der Oberflächengebiete nur klein sind.
Mit Vorteil kann die Gate-Elektrode durch eine auf der Isolierschicht angebrachte Siliciumschicht gebildet
werden. Eine derartige Schicht kann z. B. in Form einer hochohmigen und meist polykristallinen Schicht angebracht
werden, die zur Bildung der niederohmigen Teile oberhalb der Oberflächengebiete örtlich mit Gebieten
mit einer hohen Dotierungskonzentration versehen sein kann.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher
beschrieben. Es zeigt
F i g. 1 eine Draufsicht auf einen Teil einer Halbleiteranordnung nach der Erfindung,
Fig.2 einen Querschnitt durch diese Halbleiteranordnung
längs der Linie H-II in F i g. 1,
F i g. 3 den Verlauf der von der in dieser Ausführungsform verwendeten Spannungsquelle gelieferten säge-
zahnlörmigen Spannung als Funktion der Zeit t,
Fig.4 das elektrische Ausgangssignal dieser Halbleiteranordnung
als Funktion der Zeit t,
F i g. 5 den Verlauf des Potentials über der Gate-Elek-■"
> trode in der betreffenden Halbleiteranordnung,
F i g. 6 eine Draufsicht auf einen Teil einer zweiten Ausführungsform einer Halbleiteranordnung nach der
Erfindung,
F i g. 7 einen Querschnitt durch diese zweite Ausführungsform längs der Linie VII-VII in Fig. 6,
F i g. 8 einen Querschnitt durch die Halbleiteranordnung nach Fig. 6 längs der Linie VIII-VIII in Fig. 6,
F i g. 9 und 10 eine schematische Draufsicht auf einen
Teil der Anordnung nach F i g. 6 beim Betrieb,
ί F i g. 11 eine Draufsicht auf einen Teil einer dritten Ausführungsform einer Halbleiteranordnung nach der Erfindung,
ί F i g. 11 eine Draufsicht auf einen Teil einer dritten Ausführungsform einer Halbleiteranordnung nach der Erfindung,
F i g. 12 einen Querschnitt durch die Anordnung nach
F i g. 11 längs der Linie XII-XII in F i g. 11,
Fig. 13 ein Ausgangssignal als Funktion der Zeit t beim Betrieb der Anordnung nach Fig. 11, und
Fig. 13 ein Ausgangssignal als Funktion der Zeit t beim Betrieb der Anordnung nach Fig. 11, und
Fig. 14 eine weitere Abwandlung des an Hand der
ersten Ausführungsform beschriebenen Analog-Digital-Wandlers.
2s Es sei bemerkt, daß die Figuren nur schematisch und
nicht maßstäblich gezeichnet sind.
F i g. 1 ist eine Draufsicht auf und F i g. 2 zeigt einen Querschnitt längs der Linie U-II in Fig. 1 durch einen
Teil einer Halbleiteranordnung nach der Erfindung zum jo Digitalisieren eines analogen elektrischen Eingangssignals
V„, das von einer Eingangsquelle oder Signalquelle 2 geliefert wird.
Die Halbleiteranordnung (auch als Analog-Digital-Wandler bezeichnet) enthält einen Halbleiterkörper 1
aus Silizium mit einem an die Oberfläche 3 grenzenden η-leitenden Halbleitergebiet 4. Zu diesem Halbleitergebiet
4 kann der ganze Halbleiterkörper 1 gehören. Das Gebiet 4 kann der ganze Halbleiterkörper 1 sein. Das
Gebiet 4 kann jedoch auch nur ein Teilgebiet des Körpers 1 bilden und z. B. in Form einer n-leitenden
epitaktischen Schicht auf einem Substrat 5 aus p-leitendem Silizium angebracht sein.
An der Oberfläche 3 ist eine langgestreckte
streifenförmige Gate-Elektrode 8 vorhanden, die gegen
das unterliegende Halbleitergebiet 4 durch eine zwischenliegende Isolierschicht 9 isoliert ist. Die Schicht
9, die in F i g. 1 der Deutlichkeit halber nicht dargestellt ist, wird durch eine Siliziumoxidschicht gebildet, aber
kann naturgemäß auch aus anderen Materialien oder aus mehreren Teilschichten verschiedener Materialien
bestehen.
In dem η-leitenden Halbleitergebiet ist eine Reihe lokaler und auf Abstand voneinander liegendei
Oberflächengebiete 6 definiert, die je wenigstens teilweise unter der Gate-Elektrode 8 liegen und im
vorliegenden Ausführungsbeispiel völlig unter dei Gate-Elektrode gelegen sind.
Außerdem sind Mittel vorgesehen, mit deren Hilfe elektrische Verbindungen mit den genannten Oberfläbo
chengebieten 6 mittels einer Inversionsschicht hergestellt werden können, die in F i g. 2 durch die Löchei
darstellenden Kreuzchen 7 bezeichnet ist Zu dieser Mitteln gehört u. a. die Spannungsquelle 12, die
nachstehend noch näher beschrieben werden wird
t>5 Die Inversionsschicht 7, die im vorliegenden Ausführungsbeispiel durch Induktion mit Hilfe der isolierter Gate-Elektrode 8 in dem Halbleitergebiet 4 erhalter werden kann, weist in einer zu der Reihe vor
t>5 Die Inversionsschicht 7, die im vorliegenden Ausführungsbeispiel durch Induktion mit Hilfe der isolierter Gate-Elektrode 8 in dem Halbleitergebiet 4 erhalter werden kann, weist in einer zu der Reihe vor
Oberflächengebieten 6 parallelen Richtung eine steuerbare Ausdehnung auf. Im vorliegenden Ausführungsbeispiel
bedeutet dies, daß die Länge der Inversionsschicht 7, von dem linken Ende der Figuren zu dem rechten
Ende gesehen, mit Hilfe der Gate-Elektrode 8 steuerbar ist. Das Eingangssignal V1, das von der Quelle 2 geliefert
wird, wird über einen Kontakt 10 der Gate-Elektrode 8 zugeführt, wodurch die Ausdehnung der Inversionsschicht
7 vom Eingangssignal V, gesteuert wird.
In dem η-leitenden Halbleitergebiet 4 ist eine p-leitende Oberflächenzone 13 vorhanden, die die mit
einem elektrischen Anschluß 14 versehen ist. Das Ausgangssignal kann dem Anschluß 14 entnommen
werden, der wenigstens zeitweilig mit mindestens einem der Oberflächengebiete 6 leitend verbunden ist.
Zur Bildung einer Inversionsschicht 7 mit einer steuerbaren Ausdehnung kann z. B. eine Isolierschicht 9
mit einem Gradienten in der Dicke und/oder einem Gradienten in der Dielektrizitätskonstante oder ein
Gradient in der Dotierungskonzentration im Halbleitergebiet 4 angewandt werden, wodurch ein Gradient in
der Schwellwertspannung erhalten wird. In dem vorliegenden Ausführungsbeispiel enthält jedoch die
Gate-Elektrode 8 zwei in der Nähe der Enden der Reihe von Oberflächengebieten 6 liegende Anschlußkontakte
10 und 11, wodurch über der Gate-Elektrode 8 in einer
zu der Reihe von Oberflächengebieten 6 parallelen Richtung ein Potentialgefäüe erhalten werden kann, zu
welchem Zweck die Anschlußkontakte 10 und 11 an den positiven bzw. negativen Pol der Spannungsquelle 12
angeschlossen sind.
Wie außerdem aus den F i g. 1 und 2 ersichtlich ist, ist der Anschlußkontakt 10 mit einer Spannungsquelle 22
verbunden, die eine sägezahnförmige Spannung liefert. Dadurch können beim Zuführen des analogen Eingangssignals zu der Gate-Elektrode 8 nacheinander elektrische
Verbindungen zwischen der p-leitenden Oberflächenzone 13 und einer durch das analoge Signal V,
bestimmten Anzahl von Oberflächengebieten 6 hergestellt werden. Dabei kann jeweils ein aus Löchern
bestehender Strom von einer p-leitenden Zone 13 über die p-Ieitende Inversionsschicht in diese Oberflächengebiete
fließen, welcher Strom ein elektrisches Ausgangssignal erzeugt, das dem elektrischen Anschluß 14 der
p-leitenden Zone 13 entnommen werden kann.
Die Oberflächengebiete 6, die gegebenenfalls auch aus induzierten Verarmungsgebieten bestehen können,
werden in diesem Falle durch p-leitende Halbleiterzonen 6 gebildet, die pn-Übergänge 16 mit dem
η-leitenden Halbleitergebiet 4 bilden. Die Anordnung enthält Mittel zum elektrischen Aufladen der Zonen 6,
wobei die pn-Übergänge 16 in der Sperrichtung vorgespannt werden.
Zu diesen Mitteln gehört u. a. die Gate-Elektrode 8,
die, wie bereits bemerkt wurde, völlig oberhalb der p-leitenden Zonen 6 liegt, wodurch die Zonen 6 mit
Hilfe der Gate-Elektrode 8 kapazitiv aufgeladen werden können. Die Zonen 6 können dann wieder über
die Inversionsschcicht 7 leitend mit der p-leitenden Oberflächenzone 13 verbunden und dabei entladen
werden, wodurch ein Entladungsstrom durch einen Widerstand 15 fließt, der als ein Spannungsimpuls an
einer Klemme 18 detektiert und z. B. einem Binärzähler 19 zugeführt werden kann.
Die Gate-Elektrode 8 wird im hier beschriebenen Ausführungsbeispiel durch eine auf der Oxidschicht 9
angebrachte Schicht aus polykristallinem Silizium gebildet Wie in Fig.2 angegeben ist, weisen die
oberhalb der Zonen 6 liegenden Teile 20 der Gate-Elektrode einen verhältnismäßig niedrigen spezifischen
Widerstand auf, während die zwischen den Teilen 20 liegenden Teile 21 einen verhältnismäßig
■■> hohen spezifischen Widerstand aufweisen. Diese hochohmigen
Teile, die oberhalb der Oberflächenteile des Halbleitergebietes 4 liegen, in dem die Inversionsschicht
7 induziert wird, ermöglichen eine günstige Verteilung des Potentialgefälles über die Gate-Elektrode.
ι» In F i g. 5 ist das Potentialgefälle über der Gate-Elektrode
8 von dem Anschlußkontakt U am linken Ende der Gate-Elektrode bis zu dem Anschlußkontakt 10 am
rechten Ende derselben dargestellt, wobei der Spannungsunterschied zwischen den Anschlußkontakten 10
und 11, der von der Spannungsquelle 12 geiiefert wird, mit Vn bezeichnet ist. Die Spannungsgradienten treten
im wesentlichen an den Stellen der hochohmigen Teile 21 auf und können dadurch — bei gleichbleibendem V,2
— größer sein, als wenn die ganze Gate-Elektrode 8 einen gleichmäßigen spezifischen Widerstand aufweisen
würde.
Es sei bemerkt, daß die niederohmigen Teile 20 und die hochohmigen Teile 21 der Gate-Elektrode 8 —
gleich wie die Oxidschicht 9 — der Deutlichkeil halber in F i g. 1 nicht dargestellt sind.
Die Gate-Elektrode 8 ist über den p-leitenden Zonen 6 mit einer Verunreinigung zur Bildung der Teile 20 mit
einem verhältnismäßig niedrigen spezifischen Widerstand dotiert. Die hochdotierten niederohmigen Teile 20
ίο der polykristallinen Siliziumschicht sind von einander
durch die hochohmigen Teile 21 getrennt, die durch das ursprüngliche niedrigdotierte polykristalline Halbleitermaterial
gebildet sein können.
Zur Herstellung der hier beschriebenen Halbleiteran-Ordnung können die allgemein bekannten Halbleitertechniken
angewendet werden. Die Dicke und der spezifische Widerstand des p-leitenden Substrats 5 sind
nicht kritisch und betragen etwa 250 μηι bzw. 0,5 bis
5 Ω · cm, während die Dicke und der spezifische Widerstand der η-leitenden epitaktischen Siliziumschicht
(die auch nicht kritisch sind) etwa 5 μπι bzw. 1— 5 Ω - cm betragen.
Die p-leitenden Oberflächenzonen 6 der Reihe weisen Abmessungen von etwa 20 μπι χ 15 μηι auf und
sind in gegenseitigen Abständen von etwa 15 μπι
angebracht.
Die Isolierschicht 9 aus Siliziumoxid weist eine Dicke
von etwa 0,2 μπι auf. Die Gate-Elektrode 8 wird durch eine p-leitende polykristalline Schicht aus Silizium mit
einer Dicke von etwa 0,2 μΐη gebildet.
Die Größe des Potentialgefälles über der Gate-Elektrode 15, das von der Spannungsquelle 12 geliefert wird,
wird u. a. durch die gegenseitigen Abstände der Zonen 6 und/oder durch die Gesamtanzahl der Zonen 6
bestimmt Wie gefunden wurde, können befriedigende Ergebnisse dadurch erzielt werden, daß V12 derart
gewählt wird, daß an den Stellen der hochohmigen Teile 21 der Gate-Elektrode 8 das Potentialgefälle etwa
50 V cm-'beträgt
bo Auch an Hand der Fig.3 und 4 wird nun die
Wirkungsweise der Halbleiteranordnung näher erläutert In Fi g. 3 ist der Verlauf der Spannung V22, die von
der Sägezahnspannungsquelle 22 geliefert wird, als Funktion der Zeit t dargestellt In Fig.4 ist das
Potential Vj8 an der Ausgangsklemme 18 als Funktion der Zeit (dargestellt
Die Sägezahnspannungsquelle 22 ist wie schematisch in den F i g. 1 und 2 dargestellt ist in Reihe mit der
analogen Signalquelle 2 angeordnet. Die Gate-Elektrode 8 kann weiter mit einer Spannungsquelle 23
verbunden sein, mit deren Hilfe die Gate-Elektrode 8 auf einen geeigneten Gleichspannungspegel eingestellt
werden kann. Wie weiter in den F i g. 1 und 2 angegeben ist, ist die epitaktische Schicht 4 über den schematisch
dargestellten Leiter 24 mit Erde verbunden.
Der Einfachheit halber sei zunächst angenommen, daß die von der Signalquelle 2 gelieferte analoge
Spannung Va gleich 0 V ist. Die Spannungsquelle 23
kann derart eingestellt werden, daß, wenn die von der Sägezahnspannungsquelle 22 gelieferte Spannung 0 V
beträgt (z. B. zu dem in F i g. 3 mit to bezeichneten
Zeitpunkt), das Potential der Gate-Elektrode 8 an der Stelle des Kontakts 11 praktisch gleich der Schwellwertspannung
ist.
Wenn nun die Spannung V22 zwischen fo und fi
zunimmt (siehe F i g. 3), werden infolge der kapazitiven Kopplung zwischen der Gate-Elektrode 8 und den
p-leitenden Zonen 6 die Potentiale der Zonen 6 ebenfalls zunehmen. Die pn-Übergänge 16 zwischen
den p-leitenden Zonen 6 und dem geerdeten n-leitenden Gebiet 4 werden dabei in der Durchlaßrichtung
vorgespannt, wodurch Löcher aus den p-leitenden Zonen 6 über die pn-Übergänge 16 in das n-leitende
Gebiet 4 injiziert werden können. Diese Löcher können als Minoritätsladungsträger in dem n-leitenden Gebiet
rekombinieren oder, falls die Schicht 4 genügend dünn ist, zu dem p-leitenden Substrat 5 hin diffundieren und
dort abgeführt werden. Zu diesem Zweck kann gegebenenfalls an das Substrat 5 eine negative
Vorspannung angelegt werden, um den pn-übergang zwischen dem Substrat 5 und der Schicht 4 in der
Sperrichtung vorzuspannen, wodurch eine befriedigende Ableitung injizierter Löcher aus der n-leitenden
Schicht 4 möglich ist.
Zu dem in F i g. 3 mit t2 bezeichneten Zeitpunkt nimmt
die Sägezahnspannung V22 wieder auf 0 V ab. Infolge
der kapazitiven Kopplung zwischen der Gate-Elektrode 8 und den p-leitenden Zonen 6 wird das Potential in
diesen Zonen ebenfalls abnehmen. Die pn-Übergänge 16 zwischen den p-leitenden Zonen 6 und der
n-leitenden Schicht 4 werden dabei in der Sperrichtung vorgespannt, wodurch die in den Zonen 6 vorhandene
negative Ladung in Form ionisierter Akzeptoratome nicht neutralisiert werden kann.
Zu dem Zeitpunkt f2 (siehe Fig.3) nimmt die
Sägezahnspannung Vi2 unterhalb 0 V ab, wodurch bei der gegebenen Einstellung der Spannungsquelle 23 und
bei einer analogen Signalspannung Va = 0 V die Inversionsschicht 7 induziert wird, wobei Löcher, die in
F i g. 2 durch Kreuzchen dargestellt sind, zu der Oberfläche 3 der n-leitenden Schicht 4 gezogen werden
und dort im n-leitenden Gebiet eine dünne p-leitende Schicht bilden.
Infolge des angelegten Spannungsabfalls über der Elektrode 8 mit Hilfe der Spannungsquelle 12 wird die
Inversionsschicht 7 zuerst in der Nähe des Kontakts 11
am linken Ende Ende der Gate-Elektrode gebildet und nimmt dann ihre Länge von dem Kontakt 11 zu dem
Kontakt 10 am rechten Ende der Gate-Elektrode zu. Die Löcher, die für die wachsende Inversionsschicht 7
benötigt werden, werden aus der p-leitenden Zone 13 zugeführt, wodurch über den Widerstand 15 ein
elektrischer Strom von Erde zu der Zone 13 fließt Dieser Strom wird, sofern dies für das Anwachsen der
Inversionsschicht 7 erforderlich ist, zwischen h und h
infolge der allmählich abnehmenden Spannung V22
allmählich zunehmen, wodurch das Potential an der Ausklemme 18 ebenfalls allmählich abnehmen wird.
Zugleich werden durch die Inversionskanäle 7 die p-leitenden Zonen 6, die elektrisch aufgeladen sind, mit
r> der p-leitenden Oberflächenzone 13 verbunden, und
zwar derart, daß zunächst die am linken Ende der Reihe in der Nähe des Kontakts 11 liegende Zone 6 mit der
Zone 13 verbunden wird, dann die neben dieser Zone liegende Zone, usw., bis schließlich die am rechten Ende
in der Reihe in der Nähe des Kontakts 10 liegende
p-leitende Zone 6 mit der Zone 13 verbunden wird. Dabei wird, jeweils wenn die Inversionsschicht 7 eine
p-leitende Zone 6 erreicht, diese Zone wenigstens größtenteils entladen, wobei eine Menge Löcher in
diese Zone fließt und die negative Ladung neutralisiert. Der damit einhergehende elektrische Strom äußert sich
als ein Spannungsimpuls an der Ausgangsklemme 18. In F i g. 4 ist zwischen /2 und tj eine Anzahl dieser
Spannungsimpulse mit 25 bezeichnet.
Es sei bemerkt, daß in F i g. 4 der Deutlichkeit halber nur fünf solcher Impulse dargestellt sind: naturgemäß
kann eine gleiche Anzahl von Spannungsimpulsen wie die Anzah! in dem Zeitintervall t2— h entladener Zonen
detektiert werden.
Zu dem Zeitpunkt 6 nimmt die Spannung V22 wieder
zu, wodurch die induzierten Inversionskanäle 7 unterbrochen werden. Dabei wechselt die Spannung Vi8 ihr
Vorzeichen und sinkt dann allmählich wieder auf 0 V (Erdpotential) ab, bis zum Zeitpunkt U ein neuer Zyklus
anfängt.
Um nun ein analoges Spannungssignal Va in ein
digitales Signal, z. B. eine binäre Zahl, umzuwandeln, kann auf folgende Weise verfahren werden. Die
Spannungsquelle 23 wird auf eine derartige Spannung
J5 eingestellt, daß bei V, = 0 V während des ganzen
Zyklus der Sägezahnspannung V22 keine Inversionsschicht
7 gebildet wird, wobei jedoch zu dem Zeitpunkt, zu dem V22 minimal ist, das Potential der Gate-Elektrode
an der Stelle des Kontakts 11 am linken Ende praktisch gleich der Schwellwertspannung ist. In dieser
Situation können die Zonen 6 während des Zyklus der Sägezahnspannung V22 zwar aufgeladen aber nicht
entladen werden.
Falls jedoch ein analoges Spannungssignal V3 von der
f> Spannungsquelle 2 der Gate-Elektrode 8 zugeführt
wird, kann von einem durch die analoge Spannung V3
bestimmten Zeitpunkt an wieder eine Inversion an der Oberfläche 3 auftreten. Dabei wird wieder eine
Inversionsschicht 7 induziert, die sich von dem Kontakt
so 11 her zu dem Kontakt 10 über einen Abstand
ausbreitet, der durch die Größe des analogen Signals bestimmt wird, wodurch ebenfalls die Anzahl von Zonen
6, die von dem Kontakt 11 zu dem Kontakt 10 hin über
die Inversionsschicht 7 nacheinander mit der Zone 13 verbunden und zugleich entladen werden, durch das
analoge Signal Va bestimmt wird.
In Fig.4 ist beispielsweise ebenfalls die Ausgangsspannung
Vie dargestellt, falls an die Gate-Elektrode 8
ein — negatives — analoges Spannungssignal ungleich
ω OV angelegt wird. Zu dem mit /5 bezeichneten Zeitpunkt
wird die Sägezahnspannung V22 kleiner als 0 V, wie aus
F i g. 3 ersichtlich ist Infolge der Spannung V23, die von
der Quelle 23 geliefert wird, tritt jedoch unter der Gate-Elektrode noch keine Inversion des Leitfähigkeitstyps
auf. Wenn nun das analoge Signal gleich oder praktisch gleich 0 V ist, tritt während des ganzen
Sägezahnzyklus keine Inversion auf. Wenn jedoch das analoge Signal ungleich OV ist, kann von einem
bestimmten, zwischen is und f7 liegenden Zeitpunkt an
wieder eine Inversion unter der Gate-Elektrode auftreten. Von diesem Zeitpunkt an, der in F i g. 4 mit /6
bezeichnet ist, wird wieder ein elektrischer Strom durch den Widerstand 15 zum Aufbau der Inversionsschicht 7
fließen. Die Anzahl von Zonen 6, die nacheinander durch diese Inversionsschicht 7 elektrisch verbunden
werden, wird durch das analoge Signal Va bestimmt.
Falls von dem Anschlußkontakt 11 her drei Zonen kontaktiert werden, werden an der Ausgangsklemme 18
nacheinander drei Spannungsimpulse detektiert werden können, wie in F i g. 4 dargestellt ist. Diese Spannungsimpulse können über ein Filter 27 in einen Binärzähler
19 eingeführt und in eine binäre Zahl umgewandelt oder auf andere Weise weiter verarbeitet werden. Das Filter
27, das nur schematisch dargestellt ist, kann ein Hochfrequenzfilter sein, das nur die durch Hochfrequenzsignale
gebildeten Impulse 25 durchläßt und die infolge der sich ausdehnenden oder sich einschränkenden
Inversionsschicht 7 auftretenden Störsignale zurückhält.
Die Empfindlichkeit der Halbleiteranordnung kann u. a. mit Hilfe des Spannungsabfalles über der
Gate-Elektrode 8 eingestellt werden. In dem hier beschriebenen Ausführungsbeispiel, in dem der Spannungsabfall
über der Gate-Elektrode 8 an den Stellen der hochohmigen Teile 21 zwischen den Zonen 6 etwa
50 V/cm beträgt und der Abstand zwischen den Zonen 6 etwa 15 μιη ist, entsprechen die Spannungsimpulse 25
einer Zunahme von etwa 75 mV des analogen Eingangssignals V3.
An Hand der F i g. 6 und 7 wird eine zweite Ausführungsform einer Halbleiteranordnung zum Digitalisieren
eines analogen elektrischen Signals nach der Erfindung beschrieben.
Die Anordnung enthält einen Halbleiterkörper, der die gleiche Zusammensetzung wie der Halbleiterkörper
nach der vorhergehenden Ausführungsform aufweisen kann. In den Fig.6 und 7 ist nur das n-leitende
Oberflächengebiet 31 dieses Körpers dargestellt.
An einer Oberfläche 30 ist eine durch Siliziumoxidschicht 35 gegen den Halbleiterkörper isolierte
Gate-Elektrode 47 (weiter als erste Gate-Elektrode bezeichnet) als eine streifenförmige Schicht aus
polykristallinem Silicium vorhanden.
In dem η-leitenden Oberflächengebiet ist wieder eine Reihe p-leitender Oberflächenzonen 50 definiert. Mit
diesen Zonen können wieder elektrische Verbindungen mit Hilfe einer Inversionsschicht 51 (siehe F i g. 9 und
10) mit einer in einer zu der Reihe von Zonen 50 praktisch parallelen Richtung steuerbaren Ausdehnung
gebildet werden. Zu diesem Zweck ist über der Gate-Elektrode 47, mit deren Hilfe die Inversionsschicht
51 in dem Halbleitergebiet 31 induziert werden kann, ein Spannungsabfall mittels der Spannungsquelle
49 angelegt, wodurch die Inversionsschicht 51, von dem linken Ende der Gate-Elektrode 47 her gesehen, in der
Längsrichtung der Reihe von Zonen 50 in Länge zu- oder abnehmen kann.
Das Eingangssignal V3 wird der Gate-Elektrode 47
zugeführt, wodurch die Ausdehnung (Länge) der Inversionsschicht vom Eingangssignal V3 gesteuert
wird.
Die Zonen 50, die, wie aus Fig.6 ersichtlich ist,
wenigstens teilweise unter der Gate-Elektrode 47 liegen, sind wenigstens zeitweilig mit elektrischen
Anschlüssen versehen, denen ein elektrisches Ausgangssignal entnommen werden kann. Darauf wird nächstehend
noch näher eingegangen werden.
In dem Halbleitergebiet 31 ist außerdem eine weitere
p-leitende Oberflächenzone 40 vorhanden, die mit Hilfe der Inversionsschicht 51 mit den Zonen 50 der Reihe
elektrisch verbunden werden kann.
An der Oberfläche 30 de„ Halbleiterkörpers ist, wie
u.a. aus Fig.6 ersichtlich ist, eine zweite durch die Isolierschicht 35 gegen das Halbleitergebiet 31 isolierte
Gate-Elektrode 34 vorhanden. Die zweite Gate-Elek-
iii trode 34, die, gleich wie die erste Gate-Elektrode 47, als
eine streifenförmige Schicht aus polykristallinem Silicium angebracht ist, gehört zu den elektrischen
Anschlüssen der Reihe von Oberflächenzonen 50 und erstreckt sich, auf die Oberfläche 30 gesehen, neben und
praktisch parallel zu der ersten Gate-Elektrode 47 auf der Isolierschicht 35 und teilweise oberhalb der
p-leitenden Oberflächenzonen 50.
In dem η-leitenden Halbleitergebiet 31 ist eine zweite Reihe p-leitender Oberflächenzonen 32 vorhanden, die
sich, auf die Oberfläche 30 gesehen, praktisch parallel zu der Reihe von Zonen 50 erstreckt.
Die p-leitenden Zonen 32 erstrecken sich je bis unterhalb der zweiten Gate-Elektrode 34 und bilden je
einen Teil des elektrischen Anschlusses einer der
21J p-leitenden Oberflächenzonen 50 der ersten Reihe von
Zonen. Zu diesem Zweck sind Mittel, zu denen u. a. die Spannungsquelle 36 gehört, zur Herstellung elektrischer
Verbindungen zwischen den p-leitenden Zonen 50 der ersten Reihe und der zugehörigen p-leitenden Zone 32
JO der zweiten Reihe mit Hilfe einer Inversionsschicht 33
(siehe F i g. 9 und 10) vorgesehen.
Die p-leitende Inversionsschicht 33, die mit Hilfe der Gate-Elektrode 34 in dem Halbleitergebiet 31 induziert
werden kann, weist eine in einer zu der ersten und/oder
" der zweiten Reihe p-leitender Zonen parallelen Richtung steuerbare Ausdehnung auf. Dabei ist die
Ausdehnungsrichtung der Inversionsschicht 33 der Ausdehnungsrichtung der Inversionsschicht 51 unter
der ersten Gate-Elektrode 47 entgegengesetzt, u.a.
4« dadurch, daß über der Gate-Elektrode ein Spannungsgradient mit Hilfe der Quelle 36 angelegt wird, der dem
Spannungsabfall über der ersten Gate-Elektrode 47 entgegengesetzt ist. Im vorliegenden Ausführungsbeispiel
kann die Länge der Inversionsschicht 33 vom rechten Ende der Figur nach links zunehmen.
Das Eingangssignal V3 (oder V1n) wird außer der
ersten Gate-Elektrode 47 auch der zweiten Gate-Elektrode 34 zugeführt, wodurch auch die Ausdehnung der
unter der zweiten Gate-Elektrode 34 induzierten
^" Inversionsschicht 33 vom analogen Eingangssignal V3
gesteuert wird.
Zwischen den p-leitenden Oberflächenzonen 32 sind Kanalunterbrecher angebracht, die im vorliegenden
Ausführungsbeispiel durch hochdotierte n-leitende
^ Zonen 46 gebildet werden, wodurch örtlich zwischen
den p-leitenden Zonen 32 eine Inversion des Leitfähigkeitstyps und damit die Bildung elektrischer Verbindungen
zwischen den Zonen 32 der Reihe verhindert werden kann. Dadurch können die p-leitenden Zonen 32
hl) der Reihe nach über die p-leitende Inversionsschicht 33,
die zugehörigen p-leitenden Zonen 50 und die Inversionsschicht 51 mit der p-leitenden Oberflächenzone
40 und dadurch mit der Spannungsquelle 41 elektrisch verbunden werden.
Wie weiter aus F i g. 6 hervorgeht, sind die Zonen 32 mit Anschlußkontakten 42 versehen, die elektrisch mit
den nur schematisch dargestellten Eingangsleitungen 45 z. B. eines LesesDeichers fread-onlv memory) verbunden
sein können.
Die elektrischen Verbindungen zwischen den Eingangsleitungen 45 des Speichers 43 und den Kontakten
42 sollen sich dabei nicht auf ohmsche Verbindungen beschränken, sondern können auf vielerlei Weise
gebildet werden und z. B. je eine Verstärkerstufe zum Verstärken der dem Speicher 43 zuzuführenden Signale
enthalten. Eine derartige Verstärkerstufe kann z. B. einen Flipflop enthalten, der ebenfalls in dem Halbleiterkörper
31 integriert ist.
Der Lesespeicher, der in Fig.6 nur schematisch
durch das Blockdiagramm 43 dargestellt ist, kann das über die Zonen 32 und die Kontakte 42 zugeführte
elektrische Signal z. B. in eine binäre Zahl umwandeln, die den Ausgangsleitungen 44 entnommen werden kann.
Zur Erläuterung der Wirkungsweise der Halbleiteranordnung nach dem vorliegenden Ausführungsbeispiel
ist in den Fig.9 und 10 in Draufsicht ein Teil der Anordnung dargestellt, welcher Teil die p-feitenden
Zonen 50 und die p-leitende Zone 40 enthält. Außerdem sind in diesen Figuren die Inversionsschichten 33 und 51
für verschiedene Größen des zugeführten analogen Eingangssignals dargestellt. Die Gate-Elektroden 34
und 47 oberhalb der Inversionsschichten 33 und 51 sind der Deutlichkeit halber in diesen Figuren, gleich wie die
isolierende Oxidschicht 35, nicht dargestellt.
Es wird angenommen, daß die Spannungsgradienten über den Gate-Elektroden 34 und 47, die praktisch
entgegengesetzte Richtung aufweisen, praktisch die gleiche Größe haben.
Das analoge Eingangssignal V7n, das von der
Eingangssignalquelle geliefert wird, kann ein Gleichspannungssignal sein, das über ein Potentiometer 52
(F i g. 6) angelegt wird, dessen Mittelanzapfung an Erde gelegt ist und das weiter über die Spannungsquelien 37
und 53 elektrisch mit den Gate-Elektroden 34 und 47 verbunden ist. Dadurch wird der Gate-Elektrode 47 ein
analoges Signal V, = '.h V/„ und der Gate-Elektrode 34
ein analoges Signal - Va = -Vj V,„ zugeführt. Falls Vn
eine Wechselspannung ist, kann statt eines Potentiometers 51 ein Transformator verwendet werden, dessen
Ausgangsklemmen mit den Gate-Elektroden 34 und 47 verbunden sind.
Die Spannungsquelle 37 wird derart eingestellt, daß bei einem Eingangssignal V1n = 0 (oder Va = 0) das
Potential der Gate-Elektrode 34 an der Stelle des Anschlußkontaktes 38 praktisch gleich der Schwellwertspannung
ist, so daß in dem Halbleiterkörper unter dieser Gate-Elektrode gerade keine oder höchstens eine
Inversionsschicht 33 in der Nähe des Anschlußkontaktes 38 induziert wird, der, wie in Fig. 10 dargestellt ist,
keine Verbindung mit den Zonen 32/4, B, C usw. bildet. Es sei bemerkt, daß in den Fi g. 9 und 10 die p-leitenden
Zonen 32, gleich wie die p-leitenden Zonen 50, um sie voneinander zu unterscheiden, mit 32/4, 32ß usw. bzw.
mit 50/4,50 B, 50Cbezeichnet sind.
Zu gleicher Zeit wird das Potential der Gate-Elektrode 47 in der Nähe des Anschlußkontaktes 48 mittels der
Spannungsquelle 53 (siehe Fig.6) ebenfalls auf die Schwellwertspannung eingestellt. Infolge des Spannungsabfalls,
der mit Hilfe der Spannungsquelle 49 über der Gate-Elektrode 47 angelegt ist, wird dabei im
Halbleiterkörper eine p-leitende Inversionsschicht 51 (siehe Fig. 10) induziert, die sich unter praktisch der
ganzen Gate-Elektrode 47 erstreckt und alle Zonen 50 unter dieser Gate-Elektrode mit mit der p-leitenden
Zone 40 verbindet. Dadurch, daß die Zonen 32 nicht mit den Zonen 5ö übtr die inversionsschicht 33 clekirisch
verbunden sind, ist keine der Zonen 32 mit der zusätzlichen Zone 40 verbunden, wodurch auch keine
der Eingangsleitungen 45 des Lesespeichers 43 adressiert oder selektiert werden kann.
ί Wenn nun über das Potentiometer 52 ein Eingangssignal
zugeführt wird, wobei der Gate-Elektrode 34 das analoge Signal - V, und der Gate-Elektrode 47 das
analoge Signal + V, zugeführt wird, wird die Ausdehnung oder Länge der Inversionsschicht 51 unter der
ι ο Gate- Elektrode 47 abnehmen, wodurch der Rand 55 der
Inversionsschicht 51 sich nach links verschiebt. Dadurch werden die Zonen 50/4, 50ß, 5OC (abhängig von der
Größe des zugeführten Signals) keine elektrischer Verbindungen mehr mit der p-leitenden Zone 50 bilder
(siehe F i g. 9).
Zugleich wird die Inversionsschicht 33 unter der Gate-Elektrode 34 in ihrer Länge zunehmen, wodurch
der Rand 54 der Inversionsschicht 33 sich ebenfalls nach links verschiebt. Dabei sei bemerkt, daO die Inversions-
>o schicht 33 tatsächlich aus einer Anzahl durch die
Kanalunterbrecher 46 voneinander getrennter Teilschichten aufgebaut ist, so daß unter dem Ausdruck »in
Länge zu- c Jer abnehmen« auch eine Längenänderung in einer ununterbrochenen Reihe gesonderter Teilinversionsschichten
33 zu verstehen ist.
Dadurch, daß die Gradienten über den Gate-Elektroden einander praktisch gleich sind, gleich wie die
zugeführten analogen Signale, werden die Ränder 54 und 55 der Inversionsschichten 33 bzw. 51 sich über
)o praktisch gleich große Abstände nach links verschieben.
In Fig.9 ist die Situation dargestellt, in der durch die
Inversionsschicht 33 nur elektrische Verbindungen zwischen den p-leitenden Zonen 32/4, B, C und D
einerseits und den p-leitenden Zonen 50/4, B, C und D
ü andererseits hergestellt werden. Zugleich sind nur
zwischen den p-leitenden Zonen 50D, F, G und H der angegebenen Zonen einerseits und der p-leitenden
Zone 40 andererseits mit Hilfe der Inversionsschicht 51 elektrische Verbindungen dargestellt.
4u Daher ist die Zone 32Dder dargestellten Zonen 32 in
der in Fig.9 gezeigten Situation die einzige Zone 32,
die elektrisch mit der p-leitenden Oberflächenzone 40 und dadurch mit der Spannungsquelle 41 verbunden ist,
wodurch die über den Kontakt 42 elektrisch mit der Zone 32D verbundene Eingangsleitung 45 des Lesespeichers
43 selektiert wird.
Auf diese Weise kann die von der Spannungsquelle 41 gelieferte Spannung in Abhängigkeit von dem analogen
Eingangssignal V,„ (V.) sich entlang der Zonen 32
so verschieben, wobei eine der Eingangsleitungen 45 des Lesespeichers 43 adressiert wird. Bei zunehmendem
Eingangssignal werden nacheinander die Zonen 32Λ B1
C. D usw. elektrisch mit der Quelle 41 verbunden werden können, wodurch am Ausgang eine Zunehmende
binäre Zahl ausgelesen werden kann.
Die Anzahl Zonen 32 und/oder 50 damit die Anzahl Eingangsleitungen des Lesespeichers 43 wird u. a. durch
die erforderliche Genauigkeit bestimmt. Eine Genauigkeit von etwa 1% bei einer bestimmten Größe des
bo Eingangssignals V1n erfordert ein binäres Ausgangssignal
von sieben Bits. Dies entspricht etwa Reihen von 128 Zonen 32 bzw. 50. Eine derartige Anordnung kann
noch durch die bekannten Halbleitertechniken auf einfache Weise hergestellt werden.
fc5 In den Fig. 11 und 12 ist in Draufsicht bzw. im
Querschnitt ein Teil einer weiteren Ausführungsform einer Halbleiteranordnung nach der Erfindung dargestellt.
Diese Halbleiteranordnung, deren entsprechende
Teile mit den gleichen Bezugsziffern wie die Halbleiteranordnung nach dem zuerst beschriebenen Ausführungsbeispiel bezeichnet sind, ist eine Abwandlung des
ersten Ausführungsbeispiel; und enthält wieder eine Gate-Elektrode 8, die durch die isolierende Oxidschicht s
9 gegen das η-leitende Halbleitergebiet 4 isoliert ist In dem η-leitenden Gebiet 4 ist eine Reihe von
Oberflächengebieten 6 definiert, die durch je eine p-leitende Oberflächenzone gebildet werden und mit
Hilfe einer eine steuerbare Ausdehnung aufweisenden Inversionsschicht mit der p-leitenden Oberflächenzone
13 elektrisch verbunden werden können. Die Zone 13 ist mit einem Anschluß 14 versehen, der über den
Widerstand 15 mit Erde verbunden ist Der Anschluß 14 ist weiter mit einer Ausgangsklemme 18 zur Entnahme is
eines elektrischen Ausgangssignals versehen.
Zur Unterdrückung elektrischer Störsignale, die in das Ausgangssignal infolge der Ausdehnung oder
Einschränkung der Inversionsschicht eingeführt werden, ist auf der Isolierschicht 9 eine weitere Gate-EIek-
trade 60 angebracht, deren Struktur praktisch gleich der
der Gate-Elektrode 8 oberhalb der p-leitenden Zonen 6 ist.
In dem Halbleitergebiet 4 ist eine weitere p-Ieitende
Oberflächenzone 61 vorhanden, die ebenfalls mit einem 2s elektrischen Anschluß 62 versehen ist, der über einen
Widerstand 63, dessen Größe praktisch gleich der des Widerstandes 15 ist, elektrisch mit Erde verbunden ist.
Der Anschluß 62 ist weiter mit einer Anschlußklemme 64 versehen, der elektrische Signale entnommen werden
können.
Wie außerdem aus F i g. 11 ersichtlich ist, ist das
rechte Ende bzw. das linke Ende der Gate-Elektrode 60 leitend über die schematisch dargestellten Leiter 65 mit
dem rechten Ende bzw. dem linken Ende der Gate-Elektrode 8 verbunden. In dem Halbleitergebiet 4
wird dadurch zugleich mit der p-leitenden Inversionsschicht 7 unter der Gate-Elektrode 8 eine zweite
Inversionsschicht 66 unter der Gate-Elektrode 60 induziert. Die Länge der Inversionsschicht 66 wird, von
dem linken Ende der Gate-Elektrode 60 zu dem rechten Ende der Gate-Elektrode 60 gesehen, auf praktisch
gleiche Weise wie die Inversionsschicht 7 in Abhängigkeit von der Signalquelle 2 und/oder der Sägezahnspannungsquelle 22 moduliert. Die mit der Modulation der
Inversionsschichten 7 und 66 einhergehenden elektrischen Ströme durch die Widerstände 15 und 63 sind
daher praktisch einander gleich.
In Fig. 13 ist die Differenzspannung | V|8- V641 als
Funktion der Zeit t dargestellt. Wie aus dieser Figur ersichtlich ist, weist der Spannungsunterschied zwischen
den Ausgangsklemmen 18 und 64 praktisch nur die Spannungsimpulse 25 auf, die durch das Entladen der
p-leitenden Zonen 6 herbeigeführt werden, während die Störsignale infolge der Modulation der Inversionsschicht 7 praktisch völlig ausgeglichen werden. Das
Ausgangssignal | V,8 — VM | kann nun unmittelbar z. B. in
den Binärzähler 19 eingeführt werden, wobei das Filter 27, das in dem ersten Ausführungsbeispiel verwendet
wurde, überflüssig ist.
Fig. 14 zeigt eine weitere Abwandlung des an Band
des ersten Ausführungsbeispiels beschriebenen Analog-Digital-Wandlers. Die Anordnung nach dem vorliegenden Ausführungsbeispiel unterscheidet sich insbesondere darin von der Anordnung nach dem ersten
Ausführungsbeispiel, daß die Oberflächengebiete, entlang deren sich die Inversionsschicht 7 verschiebt, nicht
durch p-leitende Oberflächenzone 6, sondern durch
induzierte Gebiete 70 gebildet werden. Zu diesem
Zweck sind auf der isolierenden Oxidschicht 9 Elektroden 71 angebracht, die leitend miteinander
verbunden sein können. Indem an die Elektroden 71 eine negative Spannung angelegt wird, werden die
durch gestrichelte Linien dargestellten tiefen Verarmungsgebiete 70 gebildet Diese induzierten Gebiete 70
können dann mit Hilfe der p-leitenden Inversionsschicht 7 nacheinander mit der p-leitenden Zone 13 auf gleiche
Weise wie die p-leitenden Oberflächenzonen 6 im ersten Ausführungsbeispie! verbunden werden. Die Anzahl
Gebiete 70, die mit der Zone 13 verbunden wird (wobei in den Gebieten 70 die Inversionsschichten 73 gebildet
werden) und die dieser Anzahl entsprechende Anzahl der Ausgangsklemme 18 entnehmbarer Spannungsimpulse sind dann wieder ein Maß für das analoge
Spannungssignal, das über die Quelle 2 der Gate-Elektrode 8 zugeführt wird.
Es sei bemerkt, daß die induzierten Gebiete 70 und die Elektroden 71 — die durch die isolierende Oxidschicht
72 gegen die Gate-Elektrode 8 isoliert sind — sich, auf die Oberfläche gesehen, im wesentlichen neben der
Gate-Elektrode 8 erstrecken können, während, im Gegensatz zum ersten Ausführungsbeispiel, die mit
Hilfe der Gate-Elektrode 8 aufzuladenden p-leitenden Zonen 6 im wesentlichen nicht unter der Gate-Elektrode liegen sollen. Die Gebiete 70 brauchen sich nur derart
weit unter die Gate-Elektrode 8 zu erstrecken, daß mit Hilfe der Inversionsschichten 7 elektrische Verbindungen zwischen der p-leitenden Zone 13 und den
induzierten Gebieten 70 hergestellt werden können.
Es dürfte einleuchten, daß sich die Erfindung nicht auf die oben beschriebene Ausführungsformen beschränkt,
sondern daß im Rahmen der Erfindung für den Fachmann noch viele Abwandlungen möglich sind.
So können z. B. die Leitfähigkeitstypen it< den
beschriebenen Ausführungsbeispielen umgekehrt werden, wobei gleichfalls die Polaritäten der angelegten
Spannungen oder Spannungsunterschiede umgekehrt werden müssen.
Auch können statt der hier genannten Materialien andere Materialien Anwendung finden. So können z. B.
die Gate-Elektrode 8 im ersten Ausführungsbeispiel und/oder die Gate-Elektroden 34 und 47 im zweiten
Ausführungsbeispiel statt aus polykristallinem Silizium auch aus einem geeigneten Metall, z. B. Aluminium oder
Bleioxid, hergestellt sein.
Statt der hochdotierten Zonen 46 im zweiten Ausführungsbeispiel können auch andere Kanalunterbrechungsmittel, wie z. B. eine örtliche Verdickung der
Isolierschicht 35, angewendet werden.
Im ersten und im dritten Ausführungsbeispiel kann
statt der Spannungsquelle 22, die eine dreieckförmige Spannung liefert, eine Spannungsquelle verwendet
werden, die z. B. eine wirkliche Sägezahnspannung oder eine reine Wechselspannung liefert In diesen Ausführungsbeispielen können vorteilhafterweise die Eingangsquelle 2 und/oder die Sägezahnspannungsquelle
22 statt mit dem Kontakt 10 am rechten Ende der Gate-Elektrode 8 mit dem Kontakt 11 am linken Ende
der Gate-Elektrode 8 elektrisch verbunden werden.
Weiter können die Gate-Eiektroden statt einer streifenförmigen und rechteckigen Konfiguration auch
andere Geometrien aufweisen. So kann insbesondere vorteilhafterweise eine kammartige Konfiguration für
die Gate-Elektroden verwendet werden, welche Konfiguration einen Basisteil in Form einer Widerstandsschicht, über der der Spannungsgradient angelegt
werden kann, und hervorragende Teile oder Finger aufweist, die dann aus einem niederohmigen Material
bestehen können und unterhalb deren sich die zu kontaktierenden Oberflächengebiete befinden.
In dem Ausführungsbeispiel nach F i g. 6 können die
Eingangsleitungen 45 des Auslesespeichers 43 weiter elektrisch mit Schaltvorrichtungen, z. B. einem Schalter,
verbunden sein, mit deren Hilfe die Leitungen 45 zeitweilig an ein Bezugspotential, z. B. Erde, angelegt
werden können, wodurch der Speicher 43 gelöscht oder zurückgesetzt werden kann und/oder wodurch das
Erscheinen Undefinierter Information an den Ausgän-
gen 44 vermieden werden kann. Eine derartige Schaltvorrichtung kann z. B. eine Anzahl MOST-Schalter mit gesonderten Source-ioder Drain-)Zonen, die mit
je einer Eingangsleitung 45 kontaktiert sein können, und mit einer gemeinsamen Gate-Elektrode und einer
gemeinsam geerdeten Drain-(oder Source-)Zone, enthalten.
Weiter sind in demselben Ausführungsbeispiel die Zoäien 50 nicht unter allen Umständen notwendig,
sondern können in gewissen Fällen, z. B. wenn die Gate-Elektroden 47 und 34 einander teilweise überlappen, weggelassen werden.
Claims (7)
1. Halbleiteranordnung zum Digitalisieren eines analogen elektrischen Eingangssignals, mit einem
Halbleiterkörper (1, Fig.2; 4, Fig. 14), der ein an
eine Oberfläche dieses Körpers grenzende Halbleitergebiet (4) vom ersten Leitfähigkeitstyp enthält,
dadurch gekennzeichnet, daß in dem Halbleitergebiet eine Reihe lokaler, auf Abstand
voneinander liegender Oberflächengebiete (6; 70) definiert ist, daß auf der Oberfläche eine durch eine
Isolierschicht (9) gegen das darunterliegende Halbleitergebiet isolierte Gate-Elektrode (8) vorhanden
ist, die mit zwei in der Nähe der Enden der Reihe liegenden Anschlußkontakten (10, 11) versehen ist,
wodurch über der Gate-Elektrode in einer zu der Reihe von Oberflächengebieten parallelen Richtung
ein Potentialgefälle erhalten werden kann und im Halbleitergebiet eine Inversionsschicht (7) des
zweiten Leitfähigkeitstyps mit einer zu der Reihe von Oberflächengebieten parallelen Richtung
steuerbaren Ausdehnung erzeugt werden kann und daß im Halbleitergebiet eine weitere Zone (13) vom
zweiten Leitfähigkeitstyp vorhanden ist, die mittels der Inversionsschicht mit den Oberflächengebieten
der Reihe verbunden werden kann, wobei Mittel (8; 71) vorhanden sind, um die Oberflächengebiete
elektrisch aufzuladen und Mittel (2), um das analoge Eingangssignal (Va)OtT Gate-Elektrode zuzuführen,
wodurch, nachdem die Oberflächengebiete aufgeladen sind, eine Inversionsschicht gebildet werden
kann, deren Ausdehnung durch die Größe des Eingangssignais bestimmt wird und durch diese
Inversionsschicht Oberflächengebiete mit der weiteren Zone verbunden und entladen werden können,
wobei die Entladungsströme ein digitales Ausgangssignal bilden, das der weiteren Zone entnommen
werden kann.
2. Halbleiteranordnung zum Digitalisieren eines analogen elektrischen Eingangssignals, mit einem
Halbleiterkörper (Fig.6, 7), der ein an eine Oberfläche des Körpers grenzendes Halbleitergebiet
(31) vom ersten Leitfähigkeitstyp enthält, dadurch gekennzeichnet, daß im Halbleitergebiet
eine Reihe lokaler, auf Abstand voneinander liegenden Oberflächengebiete (32) vom zweiten
Leitfähigkeitstyp vorhanden ist, die je mit einem elektrischen Anschluß (42) versehen sind, daß auf der
Oberfläche eine durch eine Isolierschicht (35) gegen das darunterliegende Halbleitergebiet isolierte
Gate-Elektrode (34) vorhanden ist, die mit zwei in der Nähe der Enden der Reihe liegenden Anschlußkontakten
(38, 39) versehen ist, wodurch über der Gate-Elektrode in einer zu der Reihe von Oberflächengebieten
parallelen Richtung ein Potentialgefälle erhalten werden kann und im Halbleitergebiet
eine Inversionsschicht (33) des zweiten Leitfähigkeitstyps mit einer zu der Reihe von Oberflächengebieten
parallelen Richtung steuerbaren Ausdehnung erzeugt werden kann und daß im Halbleitergebiet
eine weitere Zone (40) vom zweiten Leitfähigkeitstyp vorhanden ist, die mit Hilfe der genannten
Inversionsschicht mit den Oberflächengebieten der Reihe elektrisch verbunden werden kann, wobei
Mittel (52) vorhanden sind, mit deren Hilfe das analoge Eingangssignal der Gate-Elektrode zugeführt
werden kann, wodurch die Ausdehnung der
genannten Inversionsschicht vom Eingangssignal gesteuert wird, wobei durch die Größe des
Eingangssignals das Oberflächengebiet oder die Oberflächengebiete der Reihe bestimmt wird bzw.
werden, die mittels der Inversionsschicht mit der weiteren Zone verbunden wird bzw. werden,
wodurch den genannten Anschlüssen der Oberflächengebiete ein Signal entnommen werden kann,
das ein digitales Ausgangssignal bildet.
3. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die genannten Oberflächengebiete
(6) der Reihe durch Zonen vom zweiten Leitfähigkeitstyp gebildet werden, und daß Mittel
zum elektrischen Aufladen der Oberflächenzonen (6) der Reihe vorhanden sind, wobei die pn-Übergänge
(16) zwischen den Oberflächenzonen der Reihe und dem Halbleitergebiet vom ersten Leitfähigkeitstyp
in der Sperrichtung vorgespannt werden.
4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß auf die Oberfläche gesehen, die
Zonen (50) der Reihe wenigstens praktisch völlig unter der Gate-Elektrode (47) liegen und mit Hilfe
der Gate-Elektrode (47) kapazitiv aufgeladen werden können.
5. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß an der Oberfläche (30) eine
zweite durch die Isolierschicht (35) gegen das Haibleitergebiet (31) isolierte Gate-Elektrode (34)
vorhanden ist, die zu den elektrischen Anschlüssen der Reihe von Oberflächenzonen (50) gehört und die
sich, auf die Oberfläche (30) gesehen, neben und praktisch parallel zu der zuerst genannten Gate-Elektrode
(47) über die Isolierschicht (35) erstreckt und oberhalb eines Teiles jeder der Zonen (50) der
Reihe liegt, wobei in dem Halbleitergebiet (31) vom ersten Leitfähigkeitstyp eine zweite, sich praktisch
parallel zu der zuerst genannten Reihe von Zonen (50) erstreckende Reihe von Oberflächenzonen (32)
vom zweiten Leitfähigkeitstyp vorhanden sind, die sich je bis unterhalb der zweiten Gate-Elektrode (34)
erstrecken und je einen Teil des elektrischen Anschlusses einer der Oberflächenzonen (50 der
ersten Reihe von Zonen bilden, wobei Mittel vorgesehen sind, mit deren Hilfe elektrische
Verbindungen zwischen den Zonen (50) der ersten Reihe und einer zugehörigen Zone (32) der zweiten
Reihe über eine Inversionsschicht (33) mit einer in einer zu der ersten und der zweiten Reihe von Zonen
praktisch parallelen Richtung steuerbaren Ausdehnung hergestellt werden, welche Inversionsschicht
(33) mit Hilfe der zweiten Gate-Elektrode (34) in dem Halbleitergebiet (31) induziert werden kann
und deren Ausdehnungsrichtung der der Inversionsschicht (51) unter der zuerst genannten Gate-Elektrode
(47) praktisch entgegengesetzt ist, wobei das Eingangssignal ebenfalls der zweiten Gate-Elektrode
(34) zugeführt wird, wodurch ebenfalls die Ausdehnung der unter der zweiten Gate-Elektrode
(34) induzierten Inversionsschicht (33) von dem Eingangssignal gesteuert wird, und wobei zwischen
den Zonen der zweiten Reihe Kanalunterbrecher vorhanden sind, wodurch örtlich zwischen diesen
Zonen verhindert werden kann.
6. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die
oberhalb der Oberflächengebiete (6, Fig. 2) der Reihe liegenden Teile (20) der Gate-Elektrode einen
verhältnismäßig niedrigen Widerstand und die
zwischen den Oberflächengebieten liegenden Teile (21) der Gate-Elektrode einen verhältnismäßig
hohen Widerstand aufweisen.
7. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die
Gate-Elektrode durch eine auf der Isolierschicht angebrachte Siliciumschicht gebildet ist.
Applications Claiming Priority (1)
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|---|---|---|---|---|
| US4654685A (en) * | 1982-07-19 | 1987-03-31 | Matsushita Electric Industrial Company Limited | Solid-state photoelectrical image transducer which operates without color filters both as an imager and as a visual display |
| US4667125A (en) * | 1985-10-25 | 1987-05-19 | General Electric Company | Rotor slot insulation system for electrical machine and article incorporating same |
| DE3721922A1 (de) * | 1986-07-08 | 1988-01-21 | Minolta Camera Kk | Aufwickelvorrichtung fuer bandfoermiges material, insbesondere fuer bandfoermige aufzeichnungstraeger aus film, papier u. dgl. |
| US5099239A (en) * | 1989-09-21 | 1992-03-24 | Xerox Corporation | Multi-channel analogue to digital convertor |
| US5140327A (en) * | 1989-09-21 | 1992-08-18 | Xerox Corporation | Analog to digital converter utilizing a semiconductor capicitor array |
| US5457459A (en) * | 1993-10-18 | 1995-10-10 | Rockwell International Corporation | Analog to digital converter for charge coupled signals |
| US6225678B1 (en) * | 1998-12-23 | 2001-05-01 | Microchip Technology Incorporated | Layout technique for a matching capacitor array using a continuous top electrode |
Family Cites Families (13)
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|---|---|---|---|---|
| US3378688A (en) * | 1965-02-24 | 1968-04-16 | Fairchild Camera Instr Co | Photosensitive diode array accessed by a metal oxide switch utilizing overlapping and traveling inversion regions |
| US3560963A (en) * | 1968-06-27 | 1971-02-02 | Theodore R Trilling | Field effect a/d converter |
| DE1764911A1 (de) * | 1968-09-02 | 1971-12-02 | Telefunken Patent | Unipolaranordnung |
| US3714522A (en) * | 1968-11-14 | 1973-01-30 | Kogyo Gijutsuin Agency Of Ind | Semiconductor device having surface electric-field effect |
| US3562608A (en) * | 1969-03-24 | 1971-02-09 | Westinghouse Electric Corp | Variable integrated coupler |
| US3657614A (en) * | 1970-06-15 | 1972-04-18 | Westinghouse Electric Corp | Mis array utilizing field induced junctions |
| GB1380427A (en) * | 1970-12-07 | 1975-01-15 | Hitachi Ltd | Apparatus for scanning the signals applied to an array of semiconduc tor devices |
| US3763379A (en) * | 1970-12-07 | 1973-10-02 | Hitachi Ltd | Semiconductor device for scanning digital signals |
| US3796933A (en) * | 1971-11-10 | 1974-03-12 | Ibm | Single-phase charge-coupled semiconductor device |
| US3903543A (en) * | 1974-01-16 | 1975-09-02 | Bell Telephone Labor Inc | Charge transfer device decoder and compander |
| US3930255A (en) * | 1974-02-06 | 1975-12-30 | Us Navy | Analog to digital conversion by charge transfer device |
| NL7406729A (nl) * | 1974-05-20 | 1975-11-24 | Philips Nv | Inrichting voor het aansturen of bekrachtigen van een weergeefinrichting. |
| GB1476192A (en) * | 1974-05-29 | 1977-06-10 | Mullard Ltd | Semiconductor switching circuit arrangements |
-
1974
- 1974-05-20 NL NL7406728A patent/NL7406728A/xx not_active Application Discontinuation
-
1975
- 1975-05-09 DE DE2520608A patent/DE2520608C3/de not_active Expired
- 1975-05-15 CA CA227,267A patent/CA1035467A/en not_active Expired
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- 1975-05-16 CH CH632375A patent/CH608668A5/xx not_active IP Right Cessation
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- 1975-05-20 JP JP5936975A patent/JPS5444596B2/ja not_active Expired
-
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- 1979-08-30 US US06/071,225 patent/US4333022A/en not_active Expired - Lifetime
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