DE2517102A1

DE2517102A1 - System zum ankoppeln des datenprocessors einer datenverarbeitungsanlage an periphere einheiten

Info

Publication number: DE2517102A1
Application number: DE19752517102
Authority: DE
Inventors: Krzysztof Kowal; Jun Leon S Malone
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1974-04-23
Filing date: 1975-04-18
Publication date: 1975-11-13
Also published as: US3911409A; JPS5839330B2; CA1023478A; JPS5198931A

Description

51-01450 Ge 17. _Acril 1975

HONEYWELL INFORMATION SYSTEMS INC.

200 Smith Street
Waltham, Mass., USA

System zum Ankoppeln des Datenprocessors einer Datenverarbeitungsanlage an periphere Einheiten.

Die Erfindung bezieht sich auf ein System zum Ankoppeln des Datenprocessors einer Datenverarbextungsanlage an eine Vielzahl von Schnittstellen-Geräten/ die ihrerseits periphere Einheiten mit dem Datenprocessor verbinden.

Bisher wurde das Problem der Verbindung eines Datenprocessors mit einer Vielzahl peripherer Einheiten auf verschiedene Weise gelöst. Beispielsweise wurde eine parallele Datenübertragung vorgesehen, und die Schnittstellen zwischen den peripheren Einheiten und dem Datenprocessor waren so ausgebildet, daß alle Bits eines Zeichens oder Wortes gleichzeitig zwischen dem Datenprocessor und der peripheren Einheit übertragen werden konnten. Diese parallele Übertragung der Daten-Bits erfordert in den bekannten Systemen einen hohen Aufwand hinsichtlich der Logikschaltkreise in den Schnittstellen sowie eine Vielzahl von Nachrichtenübertragung sv/egen zwischen dem Datenprocessor und den peripheren Einheiten. Andererseits ist es bekannt, die Kosten verursacht durch den hohen schaltungstechnxschen Aufwand in den Schnittstellensystemen-dadurch zu reduzieren, indem eine serielle

509846/0949

Datenübertragung zwischen dem Datenprocessor und den peripheren Einheiten vorgenommen wird. Ein solches bekanntes System, weist jedoch eine verhältnismäßig langsame Verarbeitungsgeschwindigkeit auf, da jedes Zeichen oder Datenwort Bit für Bit über den Nachrichtenkanal übertragen werden muß.

Es ist die Aufgabe der vorliegenden Erfindung, ein System der eingangs genannten Art so auszubilden, daß bei einem verhältnismäßig einfachen Aufbau und dadurch bedingten geringen Kosten eine relativ hohe Arbeitsgeschwindigkeit erzielt wird. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles wird die Erfindung im folgenden näher erläutert. Es zeigen:

Figur 1 ein Gesamtschema des erfindungsgemäßen Systems, Figur 2 das innerhalb der Datentransferzyklen benutzte Datenformat gemäß der Erfindung,

Figur 3 eine Darstellung der Empfangs- und Sendelogikschaltkreise, wie sie in jedem Schnittstellengerät zur Ankopplung an den Datenübertragung sweg benutzt werden,

Figuren 4a und 4b die innerhalb eines jeden Schnittstellengerätes benutzten Empfangslogikschaltkreise zur Aufnahme der von dem Datenprocessor abgegebenen Daten und

Figur 5 den in Zusammenhang mit der vorliegenden Erfindung benutzten Sendelogikschaltkreis.

Gemäß Figur 1 ist ein Blockdiagramm des bei der vorliegenden Erfindung benutzten Systems dargestellt. Ein Datenprocessor 10 ist mit wenigstens einer Gruppe von Schnittstellengeräten 14 über eine gemeinsame Datenschiene 30 und eine Kauptschnittstelle 12 verbunden. Die Datenschiene 30 ist so ausgelegt, daß sie die übertragung von Daten zwischen dem Datenprocessor 10 und der Schnittstelle 12 in beiden Richtungen gestattet. Die Hauptschnittstelle

509846/0949

besteht grundsätzlich aus einem Parallel-Serienwandler, um die über die Datenschiene 30 empfangenen parallelen Bits eines Zeichens in Serien-Bits umzuwandeln, welche über Empfangsschienen 32-1 bis 32-N den hintereinander geschalteten Schnittstellengeräten 14 zugeführt werden. Die Hauptschnittstelle 12 ist andererseits so ausgelegt, daß sie die über eine Sendeschiene 36 in serieller Form erhaltenen Bits in eine parallele Bit-Darstellung umwandeln kann, um anschließend die parallele Rückübertragung über die Datenschiene 30 zu dem Datenprocessor 10 zu gestatten. Das System kann einen oder mehrere Datenübertragungswege aufweisen, z. B. die hintereinander geschalteten Datenschienen 32 und 36, welche eine Duplex-Betriebsweise gemäß der vorliegenden Erfindung gestatten. Zusätzlich kann ein weiterer Datenübertragungsweg Empfangs- und Sendeschienen 34 und 38 aufweisen, die ihrerseits eine Duplex-Betriebsweise von weiteren Schnittstellengeräten 16-1 bis 16-N unter Vorschaltung einer weiteren Hauptschnittstelle 12-N gestatten. Insgesamt ergeben sich somit N Datenübertragungswege. An jedes Schnittstellengerät 14-1 bis 14-N bzw. 16-1 bis 16-N usw. ist eine oder mehrere periphere Einrichtungen gekoppelt, die beispielsweise in Form eines Sichtgerätes gegeben sind und die in Figur 1 als Einheiten 18-1 bis 18-N in Bezug auf das Schnittstellengerät 14-1 und als Einrichtungen 20-1 bis 20-N in Bezug auf das Schnittstellengerät 14-2 usw. bezeichnet sind.

Jedes der Schnittstellengeräte enthält Empfangs- und Sendelogikschaltkreise wie sie in den Figuren 4 und 5 im einzelnen dargestellt sind und deren gemeinsame Elemente Figur 3 zeigt. Es erfolgt somit durch die Hauptschnittstelle 12-1 eine serielle Datenübertragung Bit für Bit, beispielsweise entlang der Empfangsschiene 32-1, wobei diese Bits durch Elemente innerhalb der Schnittstellengeräte 14-1 bis 14-N zwecks weiterer übertragung zu der entsprechenden peripheren Einheit empfangen werden. Der Einfachheit halber sei hier nur die Datenübertragung zwischen dem Datenprocessor 10 und den Schnittstellengeräten 14-1 bis 14-N

509846/0949

beschrieben, wobei darauf hinzuweisen ist, daß Aufbau und Wirkungsweise dieses Datenubertragungskanales völlig identisch ist mit weiteren parallel angeordneten Datenübertragungskanälen. Im Sendebetrieb v/erden die Daten Bit für Bit über die Sendeschiene 36 übertragen. Die Hierarchie der Anordnung ist so getroffen, daß das jeweilige Gerät mit der höchsten Priorität, welches Daten zu dem Datenprocessor IO überträgt, die Datenübertragung von anderen Geräten mit niedrigerer Priorität blockiert/ bis es selbst seine Daten übertragen hat. Während dem Empfangsbetrieb werden die von dem Datenprocessor 10 abgegebenen Daten von jedem der Geräte 14-1 bis 14-N empfangen, wobei alle Geräte, mit Ausnahme des adressierten Gerätes für den Empfang der abgegebenen Daten gesperrt werden. Die Prioritätsfestlegung wird anschaulich anhand von Figur 2 sichtbar. Gemäß Figur 2 sind für die Datenübertragung einzelne Zyklen vorgesehen. Zum Zwecke der vereinfachten Darstellung sind lediglich drei solcher Zyklen angedeutet. Jeder Zyklus besteht aus zwei Unterzyklen, wobei zwischen den beiden Unterzyklen jeweils eine Lücke angeordnet ist. Die Daten werden auf der der Datenübertragung von dem Datenprocessor IO zu den Schnittstellengeräten 14 dienenden Empfangsschiene 32 in serieller Darstellung übertragen, so daß in dem ersten ,Unterzyklus eines jeden Zyklus ein Ausgangswort und in dem zweiten Unterzyklus ein Prioritätswort übertragen werden kann. Das Prioritätswort wird somit, wie später noch zu erläutern sein wird, dazu herangezogen, um die Priorität während des nächsten Zyklus zu bestimmen. Während des Zyklus 1 wird somit das Prioritätswort, welches auf der Datenschiene 32 übertragen wird, dazu herangezogen, um die Priorität des Zyklus 2 zu bestimmen, bevor der Zyklus 2 selbst auftritt. In Übereinstimmung mit der Duplex-Betriebsweise gemäß der vorliegenden Erfindung werden gleichzeitig mindestens zwei Eingangsworte über die Sendeschiene 36 von einem der Schnittstellengeräte 14 zu dem Datenprocessor übertragen. Diese übertragung ist gemäß Figur 2 in Form von zwei Eingangsworten während jedes Zyklus angedeutet.

509846/0949

Wie zuvor bereits erwähnt, enthält jedes Schnittstellengerät sowohl Empfangs- als auch Sendelogikschaltkreise. Beiden Typen von Logikschaltkreisen gemäß den Figuren 4 und 5 ist der in Figur 3 dargestellte Logikschaltkreis gemeinsam. Gemäß Figur 3 weist ein Eingang-Logikschaltkreis 40 einen Leitungsterminal 42 sowie Potential-Trenneinrichtungen 44 und 46 auf. Weiterhin enthält der Logikschaltkreis gemäß Figur 3 einen Leitungstreiber 48, welcher beispielsweise dem von Texas Instruments hergestellten Modell Nr. 75 325 entsprechen kann. Der Eingang des jeweiligen Schnittstellengerätes ist durch den Leitungsterminal 42 gegeben, und der Ausgang des jeweiligen Schnittstellengerätes ist an den Leitungstreiber 48 anzuschließen. Betrachtet man beispielsweise die Schnittstelle 14-2 gemäß Figur 1, so ist der Eingang durch die Empfangsschiene 32-2 und der Ausgang durch die Empfangsschiene 32-3 hinsichtlich des Empfangsteils des Schnittstellengerätes 14-2 gegeben/Und der Eingang ist durch die Sendeschiene 36-3 und der Ausgang durch die Sendeschiene 36-2 hinsichtlich des Sendeteils des Schnittstellengerätes 14-2 gegeben. Der Leitungsterminal 42 kann beispielsweise aus vier der Impedanzanpassung dienenden Widerständen bestehen. Ein Bit entsprechend dem Zustand "1" wird z.B. empfangen,wenn ein Strom durch den Widerstand 42-1, durch die Diode 44-1 innerhalb des fotoelektrischen Wandlers 44 und zurück durch den Widerstand 42-2 fließt. Hierbei wird durch den fotoelektrischen Wandler 44 eine Spannung von Null Volt am Ausgang des NAND-Gatters 44-2 erzeugt. Das den Zustand "1" darstellende Nullspannungssignal ergibt sich, da das Freigabesignal, welches aus einer positiven Spannung bestehen mag, über das NAND-Gatter umgekehrt wird. Diese Umkehrung findet jedoch nur statt, wenn der lichtelektrische Wandler 44 eingeschaltet ist, d. h. wenn ein Strom durch die Diode 44-1 fließt. In diesem Fall ergibt sich auf der EINS-Leitung eine Spannung von Null Volt. In gleicher Weise fließt beim Vorliegen eines "O"-Signales ein Strom durch den Widerstand 42-2, die Diode 46-1 des lichtelektrischen Wandlers 46 und zurück durch den Widerstand 42-1. Hierdurch wird das NAND-

509846/0949

Gatter 46-2 des lichtelektrischen Wandlers 46 eingeschaltet, wodurch die ein "1"-Signal repräsentierende Spannung von Null Volt auf der NULL-Leitung erscheint. Somit repräsentiert der "1"-Zustand auf der EINS-Leitung einen Strom in einer Richtung und der "1"-Zustand auf der NULL-Leitung einen Strom in der jeweils anderen Richtung innerhalb des Eingangs-Logikschaltkreises 40. Die Widerstände 42-3 und 42-4 sind einander angepasst und führen auf eine gemeinsame Leitung 50. Die die einzelnen Schnittstellengeräten miteinander verbindenden Datenschienen,so z.B. die Empfangsschiene 32-2, bestehen somit aus drei Drähten, von denen einer als Schutzdraht dient. Die Darstellungen der ¹¹I"- und ⁿO"-Signale werden durch die in den Figuren 4 und 5 dargestellten zusätzlichen Logikschaltkreise verarbeitet und dem Lei tungstreiber 48 auf geschaltet zur weiteren übertragung auf weitere Logikschaltkreise gemäß Figur 3 innerhalb des nächsten Schnittstellengerätes oder zu einer Hauptschnittstelle 12. Der Leitungstreiber 48 muß selbstverständlich innerhalb des letzten Schnittstellengerätes 14-N innerhalb einer der parallelen Datenzweige nicht vorgesehen sein. In gleicher Weise ist es nicht erforderlich, daß die Eingangs-Logikschaltkreise 40 innerhalb des letzten Gerätes 14-N der Datenkette vorgesehen sind. Die Signale auf der EINS- und NULL-Leitung gemäß Figur 3 kennzeichnen somit das am Eingang erhaltene Bit,je nachdem,welche der beiden Leitungen den Spannungswert von Null Volt aufweist. Fließt beispielsweise auf Grund einer Lücke zwischen den Zyklen gar kein Strom, so weisen sowohl die EINS- und NULL-Leitungen Signale mit einer positiven Spannung auf.

Anhand der Figuren 4a und 4b wird im folgenden der Empfangs-Logikschal tkreis für eines der Schnittstellengeräte, z.B. das Schnittstellengerät 14-2 erläutert. Der Eingangs-Logikschaltkreis 40 wird an die drei Leitungen der Empfangsschiene 32-2 angeschlossen. Andererseits bildet der Leitungstreiber 48-R an seinem Ausgang die Signale für die Empfangsschiene 32-3. Es sei darauf verwiesen,

509848/0949

daß der Treiber 48-R ebenso wie andere Elemente innerhalb der Logikschaltkreise, sofern diese Elemente an ihrem Eingang mit einem Kreis versehen sind, jeweils auf ein Spannungs-Nullsignal ansprechen.

Der Empfangslogikschaltkreis v/eist Flip-Flops 56 und 58 auf, welche durch einen entsprechenden Schaltzustand das Vorliegen eines Ausgangswortes und eines Prioritätswortes auf den Ausgagnsleitungen 52 und 54 anzeigen. Weiterhin enthält der Logikschaltkreis gemäß Figur 4 eine MY Prioritäts-Logikschaltung 60, welche benutzt wird, um den anderen Schnittstellengeräten anzuzeigen, daß gerade dieses Schnittstellengerät während der übertragung des Prioritätswortes die entsprechende Priorität aufweist. Der Prioritats-Logikschaltkreis 60 wird von einem Unterbrechungs-Steuerlogikschaltkreis 62 gesteuert, welcherdie Identifizierung des die Priorität auf v/eisenden Gerätes vorbereitet. Ein Takt-Logikschaltkreis 64 wird zur Erzeugung von Taktsignalen benutzt, um die Lücke zwischen den einzelnen Zyklen und Unterzyklen festzulegen. Ein Eingangsschienen-Steuerlogikschaltkreis 66 erzeugt verschiedene Schienen-Steuerfunktionen. Weiterhin ist ein Schieberegister 68 angeordnet, in welches Bits eines Wortes oder eines Zeichens in serieller Form eingegeben werden können und wobei diese Information über v/eitere Logikschaltkreise zu der peripheren Einrichtung übertragen werden können, wobei von einer Kartenadresse Gebrauch gemacht wird, welche die periphere Einrichtung kennzeichnet.

In dem Fall,in dem auf der Leitung 70 ein "O"-Signal ansteht, wird dieses durch den Umkehrverstärker 72 in ein "1"-Signal umgewandelt. Während der übertragung des Prioritätswortes, welches aus "l"er Bits besteht, nehmen die Ausgänge der MY-Prioritätslogik 60 bezüglich der Leitung 74 ein "0"-Signal und bezüglich der Leitung 76 ein "1"-Signal ein. Dieser Zustand liegt während der übertragung eines Bits nur dann vor, wenn auf der Leitung 96 eine Prioritätsanforderung ansteht. Eeini Vorliegen eines "0"-Signales am einen Eingang des NAND-Gatters 78 und einem "!"-Zustand an dem anderen Eingang ergibt sich auf

509846/0949

der Leitung 80 und demnach an dem einen Eingang der Treiberschaltung 48-R ein "1"-Signal. Das "1"-Signal ist nicht in der Lage, die Treiberschaltung 48-R zu aktivieren, da auf Grund des negierenden Eingangs dieses Signal nicht wirksam wird. Da dem UND-Gatter 82 an seinen beiden Eingängen "1"-Signale zugeführt werden, ergibt sich am Ausgang des UND-Gatters 82 und demgemäß auf der Leitung 84 ein "!"-Signal, d.h. die Spannung Null, welche in der Lage ist, die Treiberschaltung 48-R zu aktivieren und dementsprechend den anderen vom Datenprocessor 10 weiter entfernten Schnittstellengeräten diesen Spannungs-Nullzustand anzuzeigen. Die Wirkungsweise der anderen Schnittstellengeräte innerhalb der weiteren Kette soll anhand der Unterbrechungs-Steuerlogik 62 erläutert v/erden. Wie zuvor erwähnt, war die vorstehende Erläuterung im Hinblick auf die Eingangslogik 40-R, die Prioritätslogik 60, das NAND-Gatter 78, das UND-Gatter 82 und die Treiberschaltung 48-R mit derjenigen Situation verknüpft, in welcher ein Prioritätswort über den Datenweg übertragen wurde und eine Prioritätsanforderung auf der Leitung 96 vorlag.

Wenn die über den Datenweg übertragenen Daten in Form eines 7\usgangswortes vorliegen, so spricht die MY-Prioritätslogik 60 an und gibt auf der Leitung 74 ein "!"-Signal und auf der Leitung ein "O"-Signal aus. Mit einem "1"-Signal auf der Leitung 74 und einem "1"-Signal am anderen Eingang des NAND-Gatters 78 ergibt sich an dessen Ausgang auf der Leitung 80 ein "1"-Signal, welches der Spannung Null entspricht, so daß die Treiberschaltung 48-R auf Grund der Invertierung an ihrem Eingang dem nächsten Schnittstellengerät ein dem "1"-Zustand entsprechenden Strom präsentiert. Es sei an dieser Stelle vermerkt, daß jedes der Schnittstellengeräte in zugeordneten Schieberegistern 68 diese Daten ebenso wie das Prioritätswort abspeichert. Wenn auf der Leitung 71 ein "O"-Signal ansteht, so wird dieses "O"-Signal direkt über die Leitung 84 dem unteren Eingang der Treiberschaltung 48-R zugeführt und dementsprechend zu den anderen Geräten weiter übertragen, indem ein entsprechender Strom diesen "0"-Zustand anzeigt.

509846/0949

In diesem Zusammenhang sei vermerkt, daß der auf der Leitung 71 erzeugte Signalzustand dem Signalzustand am Ausgang des UND-Gatters 82 überlagert wird.

Was die Anzeige des Prioritätswortes auf der Leitung 54 bzw. des Ausgangswortes auf der Leitung 52 betrifft, so erfolgt diese in Abhängigkeit von dem auf der Datenschiene 32-2 empfangenen logischen Signal. Weist dieses Signal den Wert "1" auf, so v/ird das Flip-Flop 56 gesetzt, während beim Vorliegen eines "O"-Signales das Flip-Flop 58 gesetzt wird. Beide Flip-Flops 56 und 58 werden durch ein Signal auf der Leitung 90, welches den Lückenzustand anzeigt, zurückgestellt. Die MY-Prioritätslogik 60 weist ein Flip-Flop 92 sowie ein NAND-Gatter 94 auf, wobei der Ausgang des NAND-Gatters 94 auf den Rückstelleingang des Flip-Flops 92 geschaltet ist. Das NAND-Gatter 94 wird durchgeschaltet, wenn sowohl auf der Prioritätsleitung 96 und auf der Taktleitung 112 die entsprechenden Signale anstehen. Während der Übertragung des Prioritätswortes und für den Fall, daß das betroffene Schnittstellengerät eine Unterbrechung anfordert, d. h.^ wenn diesem Schnittstellengerät die höchste Priorität zuzuordnen ist, nimmt die Prioritätsleitung 96 den hohen Potentialzustand ein, so daß das Flip-Flop 92 gesetzt v/ird und auf den Ausgangsleitungen 74 und 76 die zuvor erwähnten logischen Signale erscheinen.

Hinsichtlich der Unterbrechungs-Steuerlogik 62 sind innerhalb der Gatterlogik 98 eine Vielzahl von Gattern angeordnet, wobei diese Gatterlogik 98 zusammen mit dem Unterbrechungs-Anforderungssignal auf der Leitung 100 auf der Leitung 96 einen hohen Potentialzustand, d. h. ein "1"-Signal hervorruft. Wie zuvor bereits erwähnt, wird ein solcher Prioritätszustand während der Übertragung des Prioritätswortes innerhalb eines jeden Zyklus angezeigt. Jedes Schnittstellengerät weist seine eigene Geräteadresse auf, welche beispielsweise mittels eines Einstellschalterknopfes erzeugt werden kann, wobei diese Geräteadressen auf der Leitung anstehen. Die Geräteadresse, welche anfänglich aus vier Bits

509845/0949

bestehen mag, kann entsprechend dieser vier Bits in 16 individuelle Bits umgewandelt werden, die am Eingang der Gatterlogik 98 anstehen, so daß jedes der UND-Gatter 98-1 bis 98-16 von der Sammelleitung 102 her mit einer Leitung beaufschlagt wird. In dem Register 68-1 des Schieberegisters 68 sind 16 Bits gespeichert, da das System bis zu 16 Schnittstellengeräte entlang eines vorgegebenen Duplex-Übertragungsweges berücksichtigt. Wenn ein sogenanntes Start- oder Markierungs-Bit durch die Stufen des Registers 68-1 geschoben wird, was später noch näher beschrieben Wird, so wird dieses Markierungs-Bit an den Eingängen der UND-Gatter 98-1 bis 98-16 empfangen. So wird beispielsweise, wenn sich das Markierungs-Bit in dem ersten Speicherplatz des Registers 68-1 befindet, dieses Markierungs-Bit von dem ersten UND-Gatter 98-1 der Gatterlogik 98 empfangen und bei seiner Verschiebung jeweils an die Eingänge der weiteren UND-Gatter weitergereicht. Wenn eines der UND-Gatter 98-1 bis 98-16 an seinen beiden Eingängen gleichzeitig ein Bit über die Schiene 104 von dem Register 68-1 und über die Schiene 102 entsprechend der Geräteadresse erhält, so erzeugt dieses UND-Gatter ein Signal, welches über das ODER-Gatter 99 als "1"-Signal auf den einen Eingang des UND-Gatters 106 weitergereicht wird. Weist das auf diese Weise festgestellte besondere Schnittstellengerät eine Unterbrechungs-Anforderung auf, was auf der Leitung 100 angezeigt wird und ist gleichzeitig ein Prioritätswort zu übertragen, so wird das UND-Gatter 108 geschaltet und erzeugt ein "1"-Signal an dem anderen Eingang des UND-Gatters 106, wodurch das "1"-Signal ebenfalls auf der Prioritätsleitung 96 erzeugt wird. Wie zuvor bereits erwähnt, ist die Prioritätsleitung 96 an die MY~Prioritätslogik 60 und ferner an die anschließend noch näher zu erläuternde Eingangsschienen-Steuerlogik 66 angeschlossen.

Um die Information in dem Schieberegister 68 zu verschieben, ist es notwendig einen Schiebeimpuls zu erzeugen. Zusätzlich muß eine Lücke zwischen den Zyklen und Unterzyklen ebenfalls angezeigt werden. Zu diesem Zweck ist eine Taktlogik 64 zusätzlich zu der

509846/094 9

Eingangsschienen-Steuerlogik 66 vorgesehen. Ein ODER-Gatter 110 ist mit seinen beiden Eingängen an die Leitungen 70 und 71 angeschlossen, welche ein "1"-Signal bzw. ein "O"-Signal führen, wodurch das ODER-Gatter 110 in jedem Fall ein "1"-Signal auf seiner Ausgangsleitung 112 erzeugt. Das "1"-Signal auf der Leitung 112 ist auf den einen Eingang eines UND-Gatters 114 geschaltet, an dessen Ausgang ein Schiebetakt erscheint, falls dem anderen Eingang des UND-Gatters 114 ebenfalls ein "1"-Signal zugeführt wird. Im vorliegenden Fall nimmt dieser andere Eingang des UND-Gatters 114 den "1"-Zustand verzögert um ein Bit an, da der Ausgang des ODER-Gatters 110 zusätzlich über eine Verzögerungseinheit 116 und einen nachgeschalteten Einzelimpulsgenerator 118 auf den zweiten Eingang des UND-Gatters 114 geschaltet ist. Somit ist beim Vorliegen einer Lücke der einzige Zeitpunkt gegeben, zu dem am Ausgang des Einzelimpulsgenerators 118 ein "1"-Signal erscheint, ohne daß ein "1"-Signal ebenfalls auf der Leitung 112 ansteht. Wenn eine solche Lücke angezeigt wird, d.h.,wenn das ODER-Gatter 110 an seinen beiden negierenden Eingängen "1"-Signale erhält, so ergibt sich auf der Leitung 112 ein "O"-Signal.

Der Schiebetakt wird somit erzeugt, die über die Datenschiene 32-2 empfangenen Daten werden über die Eingangslogik 40-R und die Leitung 70 auf das Flip-Flop 56 und auf das UND-Gatter 120 übertragen, wobei dieses UND-Gatter 120 durchgeschaltet wird, wenn ein Ausgangswort auf der Leitung 52 ansteht, wodurch das Komplement des logischen Signales auf der Leitung 70 auf den Eingang des Schieberegisters 68 übertragen wird. Die auf diese Weise erzeugten und dem Eingang des Schieberegisters 68 über die Leitung 122 zugeführten Daten werden ebenfalls einem Paritäts-Generator 124 zugeführt, welcher dazu benutzt wird, die Parität der 16 Bits des empfangenen Wortes zu bestimmen und diese Parität mittels eines Vergleichers 126 mit dem in der ersten Stufe 68-2 des Schieberegisters 68 gespeicherten Paritäts-Bit zu vergleichen. Dieser Sachverhalt soll nachfolgend noch näher erläutert werden.

509846/0949

— Λ. Δ —

Das Taktsignal auf der Leitung 112 wird ferner dazu herangezogen, im Falle des NichtVorhandenseins eines Ausgangwortes und eines Prioritätswortes das UND-Gatter 128 aufzusteuern. Auf diese Keise werden die Flip-Flop-Stufen des Schieberegisters 6 8 zurückgestellt, so daß sie ein "O"-Signal ausgeben mit Ausnahme der ersten Stufe, d. h. des Flip-Flops 68-2, welche gesetzt wird und den "1"-Zustand anzeigt. Auf diese Weise wird das sogenannte Startoder Markierungs-Bit gebildet. Das Paritäts-Eit ist in der Stufe 68-2 am Schluß der Übertragung des entsprechenden Wortes in alle Stufen des Registers 68 enthalten. Das Signal am Ausgang des UND-Gatters 128 wird ebenfalls dazu herangezogen, die Logikelemente der Eingangsschienen-Steuerlogik 66 zurückzustellen. Liegt eine Lücke hinsichtlich der übertragung vor, was durch das Fehlen eines Stromes auf der Eingangsschiene 32-2 angezeigt wird, so nimmt wie zuvor erwähnt, die Leitung 112 den Signalzustand "0" ein, so daß auf Grund des zwischengeschalteten Inverters 132 auf der Leitung 130 ein "1"-Signal erscheint. Dieses "1"-Signal auf der Leitung 130 zusammen mit dem verzögerten "1"-Signal auf Grund des vorangegangenen Bits am Ausgang des Einzelimpulsgenerators 118 schaltet das UND-Gatter 131 durch, so daß an dessen Ausgang auf der Leitung 134 ein "1"-Signal als Endtakt erzeugt wird. Das Endtaktsignal auf der Leitung 134 wird in Zusammenhang mit der Eingangsschienen-Steuerlogik 66 benutzt und ebenfalls zur Erzeugung eines Abtastimpulses für die erhaltene periphere Steuerlochkarte herangezogen, welche dem entpsrechenden Schnittstellengerät zugeordnet ist.

Wie zuvor bereits erwähnt, wird bei der Erzeugung eines Ausgangswortes während eines Zyklus das UND-Gatter 120 in die Lage versetzt, Daten zu dem Eingang des Registers 68 hindurchzulassen, wobei diese Daten Bit für Bit mittels des am Ausgang des Gatters 114 erzeugten Schiebetaktes übertragen werden. Es sei dabei festgestellt, daß vor dieser Datenübertragung die Anfangsstufe 68-2

509346/0949

des Registers 68 in den "!"-Zustand gesetzt wurde, welcher dem Markierungs-Bit entspricht und daß alle anderen Stufen des Registers 68 zuvor zurückgestellt waren. Demgemäß wird beim Empfang der Schiebeimpulse durch das Register 68 das Ilarkierungs-Bit nach der nächsten Stufe 68-3 usw. verschoben, bis am Ende des Empfangs eines jeden Bits eines Wortes die Stufe 68-3 ein Eingangs-Vorbereitungs-Bit aufweist. Im Betrieb wird das Markierungs-Bit in der Stufe 68-3 an die erste Stufe des 16-Bit-Registers 68-1 weitergegeben. Wenn das Markierungs-Bit bis in die letzte Stufe des Schieberegisters 68 verschoben worden ist, wird ein Stopsignal auf der Leitung 140 erzeugt, welches zusammen mit dem Eingangs-Vorbereitungs-Bit in der Stufe 68-3 das UND-Gatter 145 schaltet und somit auf den Adressenvergleicher 142 einwirkt. Zu diesem Zeitpunkt weisen die Stufen des Schieberegisters 68 ein Paritäts-Bit in der Stufe 68-2, ein Eingangs-Vorbereitungs-Eit in der Stufe 68-3, die Geräteadresse in den ersten vier Speicherplätzen oder Stufen des Registers 68-1, die Karten- oder periphere Adresse in den nächsten vier Stufen des Registers 68-1 und acht Daten-Bits in den nächsten acht Stufen des Registers 68-1 auf. Die Stufe 68-4 enthält das Markierungs-Bit in Form eines "1"-Signales.

Die vier Bits der Geräteadresse stehen am einen Eingang des Adressenvergleichers 142 über die Leitung 144 an, wobei dem anderen Eingang des Adressenvergleichers 142 die Geräteadresse über die Schiene 102 zugeführt wird. Liegt ein Paritätsfehler vor, wie dies durch den Vergleicher 126 in Abhängigkeit von dem Paritäts-Eit in der Stufe 68-2 und der von dem Generator 124 erzeugten Parität angezeigt wird, so wird der Adressenvergleicher 142 gesperrt. Liegt jedoch kein Sperrsignal vor und zeigt das Markierungs-Eit in der Stufe 68-4 einen Freigabezustand an und stimmen ferner die Geräteadresse auf der Leitung 144 und die Geräteadresse auf der Schiene 102 überein, so ist festzustellen, daß jedes der Schnittstellengeräte, welche die gleiche Information in ihren zugeordneten Registern 68 aufweisen, ein Freigabesignai auf der Leitung 146 erzeugen, wodurch über ein UND-Gatter 148 die

509346/0949

Daten in die Lage versetzt v/erden, ein kartenadressiertes peripher es Gerät zu erreichen. Weiterhin wird in Abhängigkeit von dem auf der Leitung 146 erscheinenden Signal ein UND-Gatter 150 durchgeschaltet, wodurch das dem Schnittstellengerät zugeordnete periphere Gerät mittels der Kartenadresse adressiert wird. Das Abtast signal auf der Leitung 146 wird ferner dazu herangezogen, ein UND-Gatter 152 durchzuschalten, wodurch ein Eingangs-Anforderungssignal der adressierten Karte mitgeteilt wird,und das Signal auf der Leitung 146 wird ferner benutzt, um über ein UND-Gatter 154, welchem zusätzlich das Endtaktsignal auf der Leitung 134 und das Ausgangswort signal auf der Leitung 52 zugeführt v/erden, ein Abtastsignal für die adressierte Karte zu erzeugen. Der Vergleicher 126 erzeugt ferner das Paritäts-Freigabesignal, wodurch ein geeigneter Paritätszustand angezeigt wird. Die adressierte Karte wird demgemäß mit Freigabesignalen angesteuert, wie z. B. der Eingangs-Anforderung, dem Abtastsignal und dem Paritäts-Freigabesignal, wodurch das entsprechende periphere Gerät, dem die Kartenadresse zugeordnet ist, mit entsprechenden Daten versorgt wird.

Um die Eingangsschiene in Verbindung mit der übertragungslogik zu steuern, ist die Eingangsschienen-Steuerlogik 66 in der Lage, ein Eingangsschienen - Freigabesignal zu erzeugen. Das Eingangsschienen-Freigabesignal wird in Abhängigkeit von dem Endtaktsignal und dem Prioritätssignal auf der Leitung 96 erzeugt, wodurch ein UND-Gatter 160 geschaltet wird, welches seinerseits ein Flip-Flop 164 schaltet, wodurch sich auf der Leitung 162 das Eingangsschienen-Freigabesignal einstellt. Das Lückensignal auf der Leitung 90 wird herangezogen, um die Flip-Flops 56 und 58 zurückzustellen. Das Lückensignal wird mittels eines Flip-Flop 166 erzeugt, welches von einem UND-Gatter 168 gesetzt wird, dem am Eingang das "1"-Signal am Ausgang des Inverters 132 und ein "1"-Signal am Ausgang des Einzelimpulsgenerators 118 beim Vorliegen einer Lücke zugeführt wird. Anschließend wird das Flip-Flop 166 wieder zurückgestellt.

509846./0949

Die vorstehend anhand der Figuren 4a und 4b beschriebene Empfangslogik wird in Zusammenhang mit jedem Schnittstellengerät der vorliegenden Erfindung benutzt. Diese Logikschaltung spricht auf das Vorhandensein eines "1"- bzw. "O"-Signales oder auch beim Vorliegen einer Lücke auf das Fehlen dieser beiden Signale an. Auf diese Weise kann eine Unterscheidung zwischen dem Prioritätswort und dem Ausgangswort zwischen den Zyklen und Unterzyklen getroffen werden. Beim Vorliegen eines Prioritätswortes, welches in allen Stellen "1^M-Signale aufweist, informiert das die Priorität aufweisende Schnittstellengerät die Schnittstellengeräte mit geringerer Priorität davon, daß es die Unterbrechung anfordernde Einrichtung mit der höchsten Priorität ist, wobei es während der Übertragung des Prioritätswortes "O"-Signale ausgibt. Dieser Zustand wird in Zusammenhang mit der übertragungslogik gemäß Figur 5 für den nächsten Datentransfer-Zyklus herangezogen. Vor jedem Prioritätswort wird eine Lücke angezeigt. Das erste Bit oder Markierungs-Bit im Schieberegister 68 ist so gestaltet, daß es die höchste Priorität des die Unterbrechung anfordernden Schnittstellengerätes anzeigt, wobei dieses Schnittstellengerät in die Lage versetzt wird, Daten zu dem Datenprocessor 10 während des nächsten Zyklus des Datentransfers zu übertragen. Liegt ein Ausgangswort auf der Leitung 52 vor, so v/erden die Daten ebenfalls in das Register 68 übertragen und die Anzeige des Markierungsoder Stop-Bits in der Stufe 68-4 des Registers 68 erlaubt sodann die Erzeugung von Torimpulsen auf der Leitung 146, wodurch die Daten zu dem kartenadressierten peripheren Gerät übertragen werden können. Während der Übertragung des Ausgangwortes und des Prioritätswortes innerhalb eines Datentransferzyklus können Eingangsworte zu dem Datenprocessor 10 übertragen werden, wie dies anhand der Figur 5 zu erläutern sein wird.

Gemäß Figur 5 ist die Übertragungslogik für das gleiche Schnittstellengerät 14-2 wie in Figur 4 dargestellt. Hinsichtlich des Schnittstellengerätes 14-2 sind die Eingangsleitungen 36-3 an

S09846/Q949

J-D

die Eingangslogik 40-T und die Ausgangsleitungen 36-2 an die Ausgangs-Traiberschaltung 48-T angeschlossen. Der positive Freigabe-Eingang der Eingangslogik 40-T ist an ein NAKD-Gatter 200 angeschlossen, dessen einer Eingang an ein UND-Gatter 202 und dessen anderer Eingang an das Eingangsschienen-Freigabesignal 162 angeschlossen ist. Hierin liegt ein Unterschied gegenüber der Empfangslogik, bei welcher das positive Freigabesignal durch eine feste, allzeit anstehende Spannung gegeben war. Beim Vorliegen des Prioritätswortes oder des Ausgangswortes auf den Leitungen 54 und 52 erzeugt das ODER-Gatter 202 ein "1"-Signal an dem einen Eingang des NAND-Gatters 200, welches somit beim zusätzlichen Vorliegen eines Eingangsschienen-Freigabesignales für das die höchste Priorität anfordernde Gerät auf der Leitung 162 durchgeschaltet wird. Bei Erfüllung beider Eingangsbedingungen des NAND-Gatters 200 wird das positive Freigabesignal gesperrt/ so daß keine Daten von Schnittstellengeräten mit niedrigerer Priorität empfangen werden können. Dies hat zur Folge, daß die Eingangslogik gemäß Figur 3 nicht aktiviert werden kann und die lichtempfindlichen Elemente 44 und 46 keine Daten übertragen können, so daß die Datenschiene 36 an dieser Stelle aufgetrennt wird. Während des Vorliegens einer Lücke erzeugt jedoch das NAND-Gatter 200 ein Ausgangssignal, so daß selbst bei Vorliegen einer Unterbrechungsanforderung mit höherer Priorität das positive Freigabesignal für die Eingangslogik 40-T erzeugt wird, wodurch Informationen betreffend den Paritätsfehler passieren können. Liegt somit während der übertragung eines Ausgangswortes ein Paritätsfehler vor, so kann dies von dem Datenprocessor 10 festgestellt werden und eine entsprechende Korrektur vorgenommen werden. Ein solcher Paritätsfehler erscheint auf der EINS-Leitung der Schnittstellengeräte auf Grund eines UND-Gatters 208, dessen einer Eingang an das Paritätsfehlersignal und dessen anderer Eingang an das Lückensignal angeschlossen ist, wobei beide Signale aus der Empfangslogik gemäß Figur 4 empfangen v/erden. Somit kann der Paritätsfehler während des Vorliegens einer Lücke zu dem Datenprocessor 10 von irgendeinem der Schnittstellengeräte

509846/0 349

übertragen werden, während andererseits beim Vorliegen des Prioritätswortes oder des Ausgangswortes das die höchste Priorität aufweisende Schnittstellengerät den Datenübertragungsweg zwischen den Geräten mit niedrigerer Priorität und dem Datenprocessor 10 auftrennt.

Während des Vorliegens einer Lücke werden die ersten und letzten Stufen 212-1 und 212-2 eines Schieberegisters 212 zurückgestellt und zeigen "O"-Signale an und das 16-Bit-Register 212-3 wird für den Empfang von Parallel-Bits über die Schiene 214 freigegeben. Die Information auf der Schiene 214 umfasst vier Bits zur Kennzeichnung der Geräteadresse, welche in der anhand der Figur 4 erläuterten Weise erzeugt v/erden können und sie umfasst ferner vier Bits zur Bestimmung der Kartenadresse und acht Daten-Bits, welche von dem peripheren Gerät nach dem Datenprocessor 10 zu übertragen sind. Beim Vorliegen des Freigabesignales für dieses Register und bei der Abtastung dieser Information in Abhängigkeit von deru Schiebesignal, welches einmal während des Vorliegens der Lücke erzeugt wird, wird diese Information in die 16-Bit-Stellen des Registers 212-3 eingeschrieben.

Das Schiebesignal wird beim Vorliegen eines Eingangsschienen-Freigabesignales auf der Leitung 162 und des Schiebetaktsignales auf der Leitung 115 erzeugt.

Die Verschiebung der Eits durch das Register 212 wird wie folgt bewerkstelligt. Zunächst wird die erste Stufe 212-1 gesetzt, wodurch "1"-Signale für die nachfolgenden Stufen des Registers 212-3 und schließlich für die Stufe 212-2 erzeugt werden, wobei jedesmal Daten-Bits aus der Stufe 212-2 auf der Leitung 240 herausgeschoben werden. Zu diesem Zweck ist die positive Spannung +V vorgesehen, welche als Markierungs-Bit bezeichnet werden kann, so daß letzten Endes der Schiebeimpuls, welcher von dem Register 212 empfangen wird, jeweils ein "!"-Signal erzeugt. Die Daten werden über die Leitungen 240 und 241 zu der Eingangsdaten-Steuerlogik 242 übertragen. Anschließend werden die Daten auf die EINS- und KULL-

509846/0949

Leitungen gegeben, so daß sie über die Treiberschaltung 48-ΐ und die Datenschiene 36-2 zu äem Datenprocessor 10 übertragen werden können.

Liegt das Eingangsschienen-Freigabesignal auf der Leitung 162 als "!"-Signal und das von dem Detector 254 auf der Leitung abgegebene Signal als "Q"-Signal vor, so werden die Daten mittels des auf der Leitung 310 anstehenden Signales getaktet auf die EIKS- oder NULL-Leitungen über das UND-Gatter 300 und die NAND-Gatter 302 und 301 gegeben. Wenn der Q-Äusgang des Speicher-Flip-Flops 212-2 ein "!"-Signal ausgibt, so liegen an beiden Eingängen des NAND-Gatters 302 "1"-Signale vor, wodurch sich auf der EINS-Leitung ein "©"-Signal ergibt. Der negierte Ausgang Q des Flip-Flops 212-2 weist hierbei ein "©"-Signal auf, s© daß das hiermit beaufschlagte NAND-Gatter 301 an seinem Ausgang und damit auf der NULL-Laitung ein "!"-Signal erzeugt«

Wenn der den Leerzustand des Registers überprüfende Detektor 254 ein "!"-Signa! ausgibt und das Markierungs-Bit nach 16 Schiebeimpulsen sich in der Bit-Stelle 212-2 befindet, ergibt sich am Ausgang des UND-Gatters 303 ein "!"-Signal, wodurch auf Grund der Negierung vor dem UND-Gatter 300 die eine Eingang sbedingung für dieses UND-Gatter entfällt und andererseits das UND-Gatter 309 in der Eingangs-Paritätskcntrollogik 400 freigegeben wird. Das Ausgangssignal des UND-Gatters 309 schaltet die NAND-Gatter 308 und 307, wodurch die beiden Ausgänge Q und Q des Flip-Flops 306 auf die EINS- und NULL-Leitungen geschaltet werden. Das Flip-Flop 306 schaltet in Abhängigkeit von dem Sustand der auf der Leitung 243 erscheinenden Daten hin und her. Der von dem Einzelimpulsgenerator 305 erzeugte Eingangstakt wird von dem Q-Ausgang des Flip-Flops 304 ausgelöst, welches gesetzt wird, nachdem das Paritäts-Bit durch die Logik 400 übertragen worden ist.

Wie zuvor bereits erwähnt, wird die erste Stufe 212-1 des Schieberegisters 212 dazu herangezogen, um "1"-Signale für jede der Stufen des Registers 212-3 zusätzlich zu dem Start-Bit in der letzten

50984S/Ö9A9

Stufe 212-2 zu erzeugen. Wenn jedes der 16 Bits oder Stufen des Registers 212-3 ein "1"-Signal aufweist, so stellt der Detektor 254 dieses fest, wenn das Start-Bit in der Stufe 212-2 ebenfalls den Wert "1" einnimmt.

Zusammenfassend ist hinsichtlich der Wirkungsweise der tJbertragungslogik gemäß Figur 5 festzustellen, daß im Hinblick auf die die höchste Priorität aufweisende und die Unterbrechung anfordernde Einrichtung die Eingangslogik 40-T gesperrt wird, so daß die Einrichtungen mit niedrigerer Priorität keine Daten zu dem Datenprocessor 10 übertragen können. Einem Paritätsfehler wird jedoch die Übertragung zu dem Datenprocessor 10 während des Anstehens einer Lücke gestattet, so daß irgendwelche erforderlichen Korrekturen durch den Datenprocessor 10 veranlasst werden können. Ferner wurde festgestellt, daß das Schieberegister 212 16 Bits in paralleler Form empfangen kann, wobei diese Bits die Adresse des Schnittstellengerätes, z. B. seine periphere Adresse,und die Daten umfasst, welche ihrerseits Bit für Bit zu der Schnittstelle 12-1 übertragen werden, wenn sie aus dem Register 212 herausgeschoben werden. Diese Datenverschiebung wird gesperrt, wenn der Detektor 254 feststellt, daß das Register 212-3 leer ist. Schließlich werden die seriell empfangenen Bits in paralleler Form zu dem Datenprocessor 10 übertragen, wobei die entsprechende Umwandlung in der Schnittstelle 12-1 stattfindet.

5098^6/0949

Claims

Patentansprüche

ίiJ System zum Ankoppeln des Datenprocessors einer Datenverarbeitungsanlage an eine Vielzahl von Schnittstellen-Geräten, die ihrerseits periphere Einheiten mit dem Datenprocessor verbinden , gekennzeichnet durch

a. Duplex-Kopplungseinrichtungen in Reihe zwischen dem Datenprocessor (10) und jeweils mehreren hintereinander geschalteten Schnittstellen-Einheiten (12-1, 14-1, 14-2 ; 12-N,

16-1, 16-2, ...) zur Durchführung eines Datentransfers zwischen dem Datenprocessor (10) und einer der Schnittstellen-Einheiten, wobei der Datentransfer in sich wiederholenden Zyklen erfolgt und in jedem Zyklus ein Ausgangswort und ein Prioritätswort in Richtung der Schnittstellen-Einheiten sowie zwei Eingangs v/orte in Richtung des Datenprocessors übertragbar sind,

b. auf das Prioritätswort ansprechende und in jeder Schnittstellen-Einheit angeordnete Schaltkreise zur Bestimmung derjenigen Schnittstellen-Einheit, welche den Datentransfer mit dem Datenprocessor während des nächsten Zyklus durchführen soll und

c. Schaltungsvorrichtungen innerhalb der Schnittstellen-Einheiten zur Freigabe des Datentransfers derselben mit dem Datenprocessor während des nächsten Zyklus.-

509846/0949
2. System nach Anspruch 1, dadurch gekennzeichnet , daß die Schaltungsvorrichtungen zur Freigabe des Datentransfers aufweisen:

a. eine Einrichtung zur übertragung wenigstens eines der Eingangsworte zu dem Datenprocessor,

b. eine Einrichtung zum Empfang des Ausgangswortes in jedem der Schmittstellengeräte und

c. eine Einrichtung zur Festlegung desjenigen Schnittstellengerätes, dem das Ausgangswort zugeordnet ist.
3. System nach den Ansprüchen 1 und 2, dadurch gekennzeichnet , daß jedem Schnittstellengerät (14-1, 14-2, ...; 16-1, 16-2 ...)wenigstens ein peripheres Gerät (18-1 bis 18-N; 20-1 bis 20-N) zugeordnet ist, und daß eine Einrichtung zur Übertragung des Ausgangswortes von dem festgelegten Schnittstellengerät zu dem peripheren Gerät angeordnet ist.
4. System nach Anspruch 3, gekennzeichnet durch

a. eine Einrichtung zur Festlegung eines aus der Vielzahl peripherer Geräte, welchem das Ausgangswort zugeordnet ist und

b. eine Einrichtung zum übertragen des Ausgangswortes von dem festgelegten Schnittstellengerät zu dem festgelegten peripheren Gerät.
5. System nach Anspruch 2, gekennzeichnet durch

a. erste Schnittstelleneinrichtungen zwischen dem Datenprocessor und den Duplex-Kopplungseinrichtungen zur Eit für Bit-Umwandlung der von dem Datenprocessor in Paralleldarstellung empfangenen Worte in eine serielle Darstellung und

50984Β/09Λ9

b. zweite Schnittstelleneinrichtungen zwischen dem Datenprocessor und den Duplex-Kopplungseinrichtungen zur Bit für Bit-Umwandlung der in serieller Darstellung von den Schnittstellengeräten empfangenen Worte in eine parallele Darstellung.
6. System nach Anspruch 1, dadurch gekennzeichnet , daß die Duplex-Kopplungseinrichtung eine Eingangsschiene (36, 38) zur Datenübertragung von den Schnittstellengeräten zu dem Datenprocessor sowie eine Ausgangsschiene (32, 34) zur Datenübertragung von dem Datenprocessor zu den Schnittstellengeräten aufweist.
7. System nach Anspruch 6, dadurch gekennzeichnet , daß jedes Schnittstellengerät aufweist:

a. erste Einrichtungen zum Empfang von Daten in Form eines Ausgangswortes und eines Prioritätswortes über die Ausgangsschiene während aufeinanderfolgender Zeitintervalle,

b. zweite Einrichtungen zur intervallweisen Übertragung von Daten in Form zweier Eingangsworte über die Eingangsschiene,

c. dritte Einrichtungen zur Erzeugung einer Unterbrechungs-Anforderung ,

d. vierte Einrichtungen zur Feststellung des die höchste Priorität aufweisenden Schnittstellengerätes während der Ubertragungszeit des Prioritätswortes und

e. fünfte Einrichtungen zur Freigabe der Übertragung wenigstens eines Eingangswortes zu dem Datenprocessor hinsichtlich des die höchste Priorität aufweisenden Schnittstellengerätes während des nächstfolgenden Zeitintervalles.

809846/0949
8. System nach Anspruch 7, gekennzeichnet durch Einrichtungen zur Darstellung der auf den Schienen auftretenden Worte in serieller Eitform, wobei ein sich in einem ersten logischen Zustand befindliches Bit durch eine erste Stromrichtung, ein sich in einem zweiten logischen Zustand befindliches Bit durch eine zweite Stroinrichtuiig und eine Informationslücke durch einen Stromausfall repräsentiert wirdf und wobei die Informationslücke zwischen den genannten Zeitintervallen zwischen der übertragung des Ausgangswortes und des Prioritätswortes auftritt.
9. System nach Anspruch 8_f gekennzeichnet durch

a. eine Empfangslogik zum Empfang von Daten von dem Datenprocessor und

b. eine übertragungslogik zum Übertragen von Daten zu dem Datenprocessor.
10. System nach Anspruch 9, dadurch gekennzeichnet , daß die Empfangs- und übertragungslogik jeweils aufweisen:

a. eine Eingangslogik zur Umwandlung der ersten und zweiten Stromrichtungen in erste und zweite logische Zustandssignale und

b. eine Ausgangslogik zur Umwandlung erster und zweiter logischer Zustandssignale in erste und zweite Stromrichtungen zur entsprechenden übertragung über die Schienen.
11. System nach Anspruch 10, gekennzeichnet durch

a. an die entsprechenden Schienen angekoppelte Impedanz-Anpassungseinrichtungen,

b. erste Potential-Trenneinrichtungen und

c. zweite Potential-Trenneinrichtungen, wobei die beiden Potential-Trenneinrichtungen die logischen Zustandssignale in Abhängigkeit von den über die Schienen mittels der Impedanz-Anpassungseinrichtungen erhaltenen Ströme erzeugen.

509846/0949
12. System nach Anspruch 10, dadurch gekennzeichnet , daß die Empfangslogik umfasst:

a. eine Einrichtung zur Feststellung der übertragung eines Ausgangswortes von dem Datenprocessor und

b. eine Einrichtung, welche in Abhängigkeit von der festge- :. stellten übertragung des Ausgangswortes die übertragung des Ausgangswortes von der Elngangslogik zu der Ausgangslogik und durch die Schnittstellengeräte in serieller Weise gestattet, so daß jedes Schnittstellengerät das Ausgangswort empfängt.
13. System nach Anspruch 12, dadurch gekennzeichnet , daß die Empfangslogik ferner umfasst:

a. ein Schieberegister

b. eine Einrichtung, welche in Abhängigkeit von der Feststellung der Übertragung des Ausgangswortes das Ausgangswort in das Schieberegister eingibt,

c. eine Einrichtung zur Anzeige desjenigen Schnittstellengerätes, welchem das Ausgangswort zugeordnet ist und

d. eine Einrichtung zur übertragung eines Teiles des Ausgangswortes von dem ausgewählten Schnittstellengerät zu einem der peripheren Geräte.
14. System nach Anspruch 13, dadurch gekennzeichnet , daß die Empfangslogik weiterhin umfasst:

a. eine Einrichtung zur Paritätsprüfung des in dem Schieberegister enthaltenen Ausgangswortes und

b. eine Einrichtung zum Sperren der übertragung des Ausgangswortes zu einem der peripheren Geräte für den Fall, daß die Parität nicht gegeben ist.
15. System nach Anspruch 14, dadurch gekennzeichnet , daß die Empfangslogik ferner umfasst:

a. eine Einrichtung zur Erzeugung eines Lückensignales bei Abwesenheit der beiden Stromrichtungen und

b. eine Einrichtung zur Unterscheidung zwischen zwei aufeinanderfolgenden Zeitintervallen in Abhängigkeit von dem Lückensignal.

509846/0949
16. System nach Anspruch 15, gekennzeichet durch eine v/eitere Einrichtung innerhalb der Empfangslogik zur Unterscheidung zwischen dem Ausgangs- und denn Prioritätswort in Abhängigkeit von dem Lückensignal.
17. System nach Anspruch 9, dadurch gekennzeichnet , daß die Übertragungslogik aufweist:

a. ein Schieberegister

b. eine Einrichtung zum Laden paralleler Datenbits aus einem der peripheren Geräte in das Schieberegister und

c. eine Einrichtung, welche in Abhängigkeit von der Übertragung des Ausgangs- oder Prioritätswortes die Daten von dem Schieberegister als eines der Eingangsworte zu dem Datenprocessor überträgt.
18. System nach Anspruch 17, dadurch gekennzeichnet , daß die Übertragungslogik ferner umfasst:

a. eine Einrichtung zur Feststellung eines Lückenzustandes und

b. eine auf den Lückenzustand ansprechende Einrichtung zur Freigabe der übertragung eines Fehlerzustandes von einem der Schnittstellengeräte zu dem Datenprocessor.
19. System nach Anspruch 17, dadurch gekennzeichnet , daß die Übertragungslogik eine auf den Lückenzustand ansprechende Einrichtung auf v/eist, welche die Eingangsschiene zwischen dem die höchste Priorität aufweisenden und den anderen von dem Datenprocessor weiter entfernten Schnittstellengeräten unterbricht, so daß das die höchste Priorität aufweisende Schnittstellengerät wenigstens ein Eingangswort während des nächsten Zeitintervalles zu dem Datenprocessor übertragen kann.

509846/0949
20. System nach Anspruch 6, dadurch gekennzeichnet , daß das Prioritätsv^ort einen ersten Signalzustand aufweist, daß in jedem Schnittstellengor^t eine Einrichtung zur Umwandlung des ersten Signalzustriril·^.^ in einen zweiten Signalzustand angeordnet ist, wobei äi*:,e Umwandlung nur in dem Schnittstellengerät mit der hoch;?ten Priorität erfolgt und der zweite Signalzustand den weiter entfernt angeordneten Schnittstellengeräten diese Priorität anzeigt.

509848/0949