DE2504102B2 - Anordnung zur zeitmultiplex-uebertragung von analog-messwerten und digital-meldungen - Google Patents
Anordnung zur zeitmultiplex-uebertragung von analog-messwerten und digital-meldungenInfo
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Description
Ferner wird durch das beliebige Umschalten der Übertragung zwischen Digital-Meldungen und Analog-Meßwerten
die Übertragungskapazität der Anordnung wirksam ausgenutzt. Dadurch wird auch ein
freizügigerer Entwurf von Meßwert- und Meldungs-Übertragungsanordnungen gestattet.
Schließlich ist nur noch ein Digital/Analog-Umsetzer
zur Rückgewinnung der Analog-Meßwerte notwendig, deren Speicherung vorteilhafterweise erst im
rückgewonnenen Zustand durch einfache Kurzzeit-Analogspeicher erfolgt, die nicht so aufwendig wie bekannte
Anordnungen mit je einem Digital-Speicher und dem dazugehörenden Digital-Analog-Umsetzer
für jeden Analogkanal sind.
In diesem Zusammenhang ist zweckmäßig die Lehre des Anspruchs 2. Wenn über mehrere Kanäle
hinweg alle Informationsbits nur den Zustand H oder den Zustand L besitzen, nimmt das Prüfbit jeweils
den entgegengesetzten Zustand an, so daß genügend Bitflanken vorhanden sind, um die Phasenlage im
Empfangs- und Wiedergabeteil rückgewonnenen Taktesfür die Synchronisation korrigieren zu können.
Bei einem Defekt der Übertragungsstrecke sind zwei Fehler denkbar. Am Eingang des Empfängers
kann entweder der Zustand H oder der Zustand L dauernd auftreten. Der Prüfbiterzeuger sollte daher
so ausgelegt sein, daß bei der Übertragung von lpater Zuständen L das Prüfbit den Zustand H annimmt.
Umgekehrt sollte das Prüfbit den Zustand L annehmen, wenn alle übertragenen Informationsbits den
Zustand H besitzen. Wenn in diesem Sinn auch der Paritäts-Prüfer des Empfangs- und Wiedergabeteils
aufgebaut ist, wird eine Störung der Übertragungsstrecke, insbesondere ein Leitungsbruch, sofort erkannt,
und das fehlerhafte Dauersignal am Empfängereingang wird nicht mehr auf die Ausgänge
durchgeschaltet. Würde man z. B. (in an sich bekannter Weise) einem Codewort aus sechs Informationsbits, die sämtlich den Zustand L annehmen, das Prüfbit
L zuordnen, das auch auftreten würde, wenn alle sechs Informationsbits den Zustand H annehmen,
dann könnte man einen Leitungsbruch, der am Empfängereingang eine Dauerfolge von L-Zuständen bewirkt,
nicht als Fehler der Übertragungsstrecke erkennen und würde demnach ein derartiges Codewort
auswerten. Demgegenüber wird bei der vorteilhaften Ausgestaltung der Erfindung nach dem Anspruch 2
zusätzlich zu den z.B. sechs Informationsbits eines Kanals des sich zyklisch wiederholgenden Impulsrahmens
das zuletzi übertragene Bildes vorbergehenden
Kanals mit zur Prüf biterzeugung herangezogen. Danach wird für z.B. sieben Bits mit gleichem Logikzud i Ptb Likd
stand ein Piutbit ent
g g
setzten Logikzustands bh h
erzeugt, so daß ein durch Leitungsbruch verursachter
statischer Lozstnd L am Empfängereingang sofort ab ungültig akarait wird. Eine derartige Prüf biterzeugung ist aber nur möglich bei einer ungeraden
Zahl von Informationsbits. Diese ungerade Zahl von
ltioBsbits wird dadurch aet, daß das letzte
Informationsbit der vorher übertragenen Infonnationsbit-Grappe inch einmal zur Prfifbiterzeugung
wöd.
Außerdem ist auf diese Weise gewährleistet, daß ntnethalb jeder Inforniationsbit-Csruppe wenigstens
ein Bitwechsel erfolgt, und zwar auch dann, wenn afle
übertragenen nunsbils den Zustand H oder
den Zustand L besitzen, was den Vorteil hat, daß in
dichter Folge vorhanden sind, nrit denen die Phasenlage des Taktsynchronisieirers im Empfangs-
und Wiedergabeteil laufend korrigiert werden kann.
Hierbei empfiehlt sich die Lehre des Anspruchs 3.
Auf diese Weise wird im Zusar-.menhang mit dem
alternierenden Synchronbit und der alternierenden Abfrage mit Sicherheit ein zweimaliges fehlerhaftes
Synchronisieren auf vorgetäuschte Synchronbits verhindert. Erst nach zweimaliger erfolgreicher Synchronisation
erlaubt das zweite Synchronitätsüberwachungsglied die Auswertung der Informationen an den
Parallelausgängen des Serien/Parallel-Wandlers.
Im Zusammenhang mit den Lehren der Ansprüche 2 und 3 wird vorzugsweise die Lehre nach dem
'5 Anspruch 4 angewendet.
Bei einer Ausbildung der Anordnung gemäß dem Oberbegriff des Anspruchs 5 ist die Lehre des Kennzeichens
des Anspruchs 5 sehr zweckmäßig.
Danach wird die Entscheidung darüber, ob mit der jeweiligen Informationsbit-Gruppe Meldungen oder
ein Meßwert übertragen werden sollen bzw. soll, allein dadurch getroffen, daß die zur jeweiligen Informationsbit-Gruppe
gehörende Meldungs-Eingabekarte gesteckt oder entfernt wird. Somit ist in einfacher
Weise eine beliebige gemischte Übertragung von Meldungen und Meßwerten ohne Verdrahtungsänderung
der Anordnung gewährleistet.
Bei einer Anordnung mit dem Merkmal des Oberbegriffs 6 empfiehlt sich die Lehre des Kennzeichens
des Anspruchs 6.
In der praktischen Ausgestaltung der Erfindung ist zweckmäßig die Lehre des Anspruchs 7. Diese hat den
besonderen Vorteil eines wesentlich verringerten schaltungstechnischen Aufwandes.
Werden nämlich nach Laden des Speicherkondensators vom Digital/Analog-Umsetzer die Verbindungen
durch die beiden Analogschalter aufgetrennt, so kann der Speicherkondensator die an ihm liegende
Spannung, die dem wiederhergestellten (d.h. aus der digitalen in die analoge Form rückgewonnenen) Meßwertsignal
proportional ist, als Gatter-Spannung des Feldeffekttransistors über einen beträchtlichen Zeitraum
(mehrere Impulsperioden) unterhalten, so daß unabhängig vom Operationsverstärker auch der vom
Feldeffekttransistor abgegebene Strom konstant gehalten werden kann. Das Gatter des Feldeffekttransistors
zieht keinen Steuerstrom, wobei der hochohmige Gatter-Eingang des Feldeffekttransistors und der gesperrte
Analogschalter keine nennenswerte UmIa-
so
dung des Speicnerkondensators bewirken.
Die Besdialtung des Operationsverstärkers als sogenannten »Spamnmgsspiegel« ermöglicht, daß die
Versoigungsspannung nicht die sonst übliche große
Genauigkeit und Stabilität besitzen muß, und vor al
lern, daß nur eine Versorggnmmg benötigt wird
und daß die Last einseitig geerdet werden kann.
Dabei wird eine weitere Ausgestaltung erreicht durch die Lehre des Anspruchs 8.
Auf diese Weise wird sehr einfach eine gegebenen-
falb erwünschte digitale Weiterverarbeitung der Meßwerte ermöglicht.
Die Erfindung wird an Hand der Zeichnung näher
erläutert. Es zeigt
spiels des Eifassungs- and Sendetens der erfindnngsgemaßen Anordnung,
Fig. 2 das Blockschaltbild eines Ausführungsbeispiels des Empfangs- und Wiedergabeteils der erfin-
dungsgemäßen Anordnung,
Fig. 3 ein detaillierteres Ausführungsbeispiel des Serien/Parallel-Wandlers und der Überwachungs-
und Taktsynchronisier-Logik im Empfangs- und Wiedergabeteil
von Fig. 2,
Fig. 4 ein detailliertes Ausführungsbeispiel eines Abschnitts des Empfangs- und Wiedergabeteils von
Fig. 2, nämlich einer Stufe der Analogspeicher- und Anpassungseinrichtung der Meßwertsignale einschließlich
einer Stufe des Analog-Demultiplexers,
Fig. 5 Diagramme zur Erläuterung der Prüfbiterzeugung, und zwar Fig. 5 a bei einer herkömmlichen
Anordnung und Fig. 5b bei einem Ausführungsbeispiel der erfindungsgemäßen Anordnung, und
Fig. 6a und 6b zwei aufeinanderfolgende vollständige Impulsrahmen einschließlich der Synchronbits
beim betreffenden Ausführungsbeispiel der erfindungsgemäßen Anordnung.
Die an den dargestellten einzelnen Leitungen angebrachten Pfeile zeigen jeweils die Richtung des Signalflusses
an.
Gemäß Fig. 1 haben (hier) vier steckbare MeI-dungs-Eingabekarten
MEKx bis MEK4 jeweils sechs
Meldungs-Eingänge E. bis E6 E1 bis E12, E13 bis E18
bzw. E19 bis E34, die über Schalter S1 bis S6, S7 bis
S12, S13 bis S18 bzw. S19 bis S24 zu Meldungs-Ausgängen
Ax bis Ab, A1 bis A12, An bis /4lg bzw. ^19 bis
/I24 führen, während L-Potential über einpolige Umschalter
UJx, US1, US3 bzw. i/S4 an Umschaltausgänge
UA1, UA1, UA3 bzw. UA4 legbar ist.
Die Meldungj-Eingabekarten AfE1 bis ME4 sind
mit ihren Meldungs-Ausgängen A1 bis A6, A1 bis An,
/413 bis /I18 bzw. A19 bis /I24 in Meldungs-Buchsen
B1 bis B6, B1 bis B12, B13 bis B18 bzw. B19 bis B24,
ferner mit ihren Umschalt-Ausgängen UAx bis UE4
in Umschalt-Buchsen UBx bis UB4 sowie mit Schalt-Eingängen
SEx bis SE4, deren Funktion ebenfalls
noch ersichtlich sein wird, in Schalt-Buchsen SBx bis
SB4 einsteckbar, wie schematisch in Fig. 1 angedeutet
ist. Die Buchsen B1 bis B24 sind sämtlich direkt zu
den Parallel-Eingängen eines vorzugsweise als Schieberegister ausgebildeten Parallel-Serien-Wandlers
PSW geführt, dessen Ausgang an den Eingang eines (nicht gezeigten) Tonfrequenzsenders angeschlossen
ist, dessen gesendetes Tonfrequenzsignal durch den Parallel/Serien-Wandler PSW in für sich bekannter
Weise amplitudenmoduliert wird. Dieses amplitudenmodulierte Tonfrequenz-Sendesignal liegt an einem
Punkt SPu an, von dem es z. B. über eine Drahtleitung zum Empfangs- und Wiedergabeteil (vgl. Fig. 2)
übertragen wild.
Weiter gemäß Fig. 1 gehen von vier Meßwert-Eingängen MWEx bis MWE4 Leitungen zn einem Anatogwert-Auswahlschalter AM an sich bekannten Auf
bans, der nur schematisdi angedeutet ist. Der
Ausgang des Analogwert-Auswahlsclialters AM ist
mit einem Eingang eines Analog-Digital-Umsetzers
ADU verbunden, dessen anderer Eingang von einem Taktgeber 7TG über eine Steckverbindung beaufschlagt ist.
Die steckbaren Ausgänge des Analog-Dqptal-Umsetzers ADV sind ihrerseits über einen mehfpoagen
MeBwertAfeldungs-Unischalter MMU an die Parallefeingänge des ParaDel/Seriea-Wandlers PSfF an-
Ein Steoereingang SfE des mehrpofigen Meßwert/
Meldungs-Umschalters MMU ist über die UmschaU-Bnchsen UBx bis CZB4 nut den Umschalt-Aus-
gängen UAx bis UA4 verbunden.
Zwei weitere Ausgänge des Taktgebers TG führen
zu den Schalt-Buchsen SBx bis SB4 bei den MeI-dungs-Eingabekarten
MEKx bis MEK4 bzw. zu einem
gesonderten Eingang des Parallel/Serien-Wandlers PSW.
Der Erfassungs- und Sendeteil von Fig. 1 arbeitet folgendermaßen:
Wenn an den Meldungs-Eingängen E1 bis E24 der
Meldungs-Eingabekarten MEKx bis MEK4 jeweils
eine Digital-Meldung anliegt, d.h. H (logische »1« oder Versorgungspluspotential) oder L (logische »0«
oder Versorgungsminuspotential), werden diese durch Betätigen der Schalter S1 bis S24 mittels des
'5 Taktgebers TG über die Schalt-Eingänge SEx bis SE4
zum Parallel/Serien-Wandler PSW weitergegeben und dann entsprechend ausgesendet; d.h. es sei von
einem Fall ausgegangen, daß nur Digital-Meldungen zu übertragen sind. Genauer gesagt, alle sechs Schalter
ao der einzelnen Meldungs-Eingabekarten MEKx bis
MEK4 werden jeweils gleichzeitig betätigt, was für
alle Meldungs-Eingabekarten AfEK1 bis MEK4 nacheinander
zyklisch durch ein Kanal-Taktsignal (jeder Meldungs-Eingabekarte entspricht ein Zeitmulti-
a5 plex-Kanal) mit dem Pegel H (Versorgungspluspotential)
vom Taktgeber TG erfolgt. Die Gesamtheil der Meldungs-Eingabekarten MEKx bis MEK4 wirkt
also unter aufeinanderfolgender Steuerung durch den Taktgeber TG hinsichtlich ihrer Schalter S, bis S6.
S7 bis S12, S13 bis S18 bzw. S19 bis S24 als Auswahlschalter,
so daß sich am Ausgang des Parallel /Serien-Wandlers PSW ein Zeitmultiplex-Impulsrahmen ergibt,
der vier Gruppen zu je sechs Informationsbits enthält, deren jedes einer der an den Meldungs-Eingangen
E1 bis E24 anstehenden Digital-Meldunger
zugeordnet ist. Zusätzlich sind im Impulsrahmen jedei Gruppe oder jedem Kanal von sechs Informationsbits
jeweils am Ende noch ein Prüf- oder Paritätsbit zui Feststellung von Übertragungsfehlern sowie am An
fang ein Synchronbit zugeordnet, um den Empfangsund Wiedergabeteil starr auf den also aus insgesamt
32 Bits bzw. 32 Impulsen bestehenden Impulsrahmer zu synchronisieren.
Das Prüf- und das Synchronbit werden jeweils untei Steuerung durch den Taktgeber TG im Parallel Se
rien-Wandler PSWzugesetzt, wie an Hand von Fig. &
erläutert werden wird.
Bei einem Defekt der Ubertragungsstrecke sine zwei Fehler denkbar. Am Eingang des Empfänger
5» kann entweder der Zustand H oder der Zustand L
andauernd auftreten. Der Prüfbiterzeuger sollte nui so ausgelegt sein, daB bei der Übertragung von laute:
Zuständen L das Prüfbit den Zustand H annimmt Umgekehrt sofl das Prüfbit denZustand L annehmen
wenn alle übertragenen Informationsbits den Zu stand H besitzen. Wenn der Prüfbiterzeuger de
Empfängers in diesem Sinn programmiert ist, win
eine I IiiIriI nerhnng der Übertragungsstrecke, insbe
sondere ein Leitunrch, sofort erkannt und ds fehlerhafte r>«n**«igni»l am Empfangereiiigang nich
mehr auf die Ausginge durchgeschaltet.
Wie Fig. 4a zeigt, ist daner eine Prüfofterzeugunj
ans sechs Bits sehr unohaft. Zu einem Codewor
ans sechs Zustanden L gehört das Prüfbit L. Wem
infolge eines Leitungsbruchs am Empfängereingan] eine Danerfolge aus Zuständen L auftritt, wird d»
fehlerhafte Information ützdm als gültig erkann
und ausgewertet.
609548/31
Die Erfindung wird ausgestaltet, indem zusätzlich zu den sechs Informationsbits eines Kanals (Informationsbit-Gruppe)
das zuletzt übertragene Bit des vorhergehenden Kanals mit zur Prüf biterzeugung herangezogen
wird. Wie Fig. 4b zeigt, wird zu sieben Informationsbits mit gleichem Logikpegel bzw. Zustand
ein Prüfbit des entgegengesetzten Zustands erzeugt. Ein durch Leitungsstörung verursachter statischer
Zustand L am Empfängereingang wird sofort als ungültig erkannt. Diese Prüfbiterzeugung ist allerdings
nur möglich bei einer ungeraden Anzahl von Informationsbits. Die erfindungsgemäße Besonderheit
der Prüfbiterzeugung besteht also darin, daß das letzte Bit der zuvor übertragenen Informationsbit-Gruppe
noch einmal zur Prüferzeugung mit herangezogen wird, um eine ungerade Anzahl von zugrundeliegenden
Informationsbit!» zu erhalten. Ferner erfolgt die Prüfbiterzeugung gerade, d.h. das Prüfbit nimmt
bei einer geraden Anzahl von L-Informationsbits oder bei überhaupt keinem L-Informationsbit den
Zustand L an.
Außerdem ist auf diese Weise gewährleistet, daß innerhalb jeder Informationsbit-Gruppe (Kanal) wenigstens
ein Bitwechsel erfolgt, auch dann, wenn alle übertragenen Informationsbits den Zustand H oder
den Zustand L besitzen. Somit sind in dichter Folge Bitflanken vorhanden, mit denen die Phasenlage des
Taktsynchronisierers TS (vgl. weiter unten Erläuterung von Fig. 3) laufend korrigiert werden kann.
Es sei jetzt die erfindungsgemäße Einfügung der Synchrobits in die Impulsrahmen an Hand von Fig. 6
erläutert.
Fig. 6a und 6b zeigen jeweils einen vollständigen, aus vier Bitgruppen bzw. Kanälen Gruppe 1 bis
Gruppe 4 bestehenden Impulsrahmen des vorliegenden Ausführungsbeispiels der erfindungsgemäßen
Anordnung, wobei der Impulsrahmen von Fig. 6a zeitlich vor dem von Fig. ob liegi.
Dabei sind die Synchronbits jeweils die mit 5 bezeichneten Bits der Gruppe bzw. Kanäle 1 und 2 in
jedem Impulsrahmen. Der logische Zustand der Synchronbits S wira mit jedem Rahmenbeginn geändert
oder alterniert, weshalb die Synchronbits des Impulsrahmens von Fig. 6a den Zustand / (bzw. H) und des
Impulsrahmens von Fig. 6b den Zustand O (bzw. L) einnehmen.
Diese Änderung des logischen Zustandes der Synchronbits wird durch eine einfache bistabile Kippstufe
(Flipflop) vorgenommen, die mit jedem Impulsrahmenbegmn umgeworfen wird. Diese sich ständig wiederholende Änderung des logisdien Zustands erfahren im gesamten Impulsrahmen ausschließlich die
beiden Syndixonbits S.
Gegenüber den bisher bei Zeitmultiplex-Anlagen verwendeten statischen Synchronbit-Mustern bedeutet die Charakteristik der erfmdungsgemäß verwendeten Synchronisation eine wesentlich sicherere ErkennungsmögUchkeit, weil mit Sicherheit auszuschließen ist, daß zwei andere Bits innerhalb des
Impulsrahmens laufend dieselbe charakteristische Veränderung erfahren, worauf eine fehlerhafte Synchronisierung erfolgen könnte. Die beiden mit »O«
gekennzeichneten Bits der Gruppen 3 und 4 werden nicht benutzt and behalter ständig den Zustand» L«.
Wenn nur Digkal-Meldungen und keine Meßwerte zu übertragen shkL ist gleichzeitig der mehrpo'ige
Meßwert/Meldungs-Umschalter MMU ständig geöffnet, und zwar durch Beaufschlagung von seinem
Steuereingang SlE mit L-Potential über die nacheinander
geschlossenen einpoligen Umschalter US1 bis t/S4, so daß der Parallel/Serien-Wandler PSW an seinen
Parallel-Eingängen nur mit Digital-Meldungen gespeist wird.
Wenn dagegen nur Meßwerte zu übertragen sind, werden mit Hilfe des vom Taktgeber TG abgegebenen
Kanaltaktes die an den Eingängen MWEx bis MWE4
des Analogwert-Auswahlschalters AM anliegenden Analog-Meßwerte nacheinander zum Analog/Digital-Umsetzer
ADU durchgeschaltet, von dem sie als digitalisierte Meßwerte zum mehrpoligen Meßwert/
Meldungs-Umschalter MMU weitergehen, wobei (vgl Fig. 1) jeder Meßwert einem 6-Bit-Codewort
oder einem Kanal des Impulsrahmens entspricht. In diesem Fall sind die einpoligen Umschalter US1 bis
USt der Meldungs-Eingabekarten MEKx bis MEK^
nicht betätigt, d.h. am Steuereingang StE des Meßwert Meldungs-Umschalters MMU liegt auf Grund
interner Beschallung ein //-Potential (Versoigungspluspotential)
an, so daß die parallel anstehenden Meßwert-Bits zum Parallel/Serien-Wandler PSW gelangen
und von diesem zum Modulieren des (nicht gezeigten) Senders ausgegeben werden, der dann ent-
a5 sprechend amplitudenmodulierte Tonfrequenz-Signale
zum Punkt SPU am Anfang der Übertragungsstrecke abgibt.
Ein besonderer Vorteil der Erfindung besteht nun in der Möglichkeit, die in jedem Impulsrahmen vor-
handenen vier Gruppen aus je sechs Informationsbits fur eine sogenannte gemischte Übertragung von Meldungen
und Meßwerten zu verwenden.
Solange nämlich keine der Meldungs-Eingabekarten MEKx bis MEKt gesteckt ist, ist der Steuerein-
gang StE des Meßwert/Meldungs-Umschalters MMU
mit dem Potential H beaufschlagt, so daß er während aller vier den vier 6-Informationsbit-Gruppen entsprechenden
Kanalzeiten geschlossen ist, also nur die aus dem Analog-Digital-Umsetzer ADU gewonnenen
♦° digitalisierten Meßwerte in den Parallel Serien-Wandler
PSW eingelesen werden. Sollen aber z.B. nur mit der ersten 6-Informaiionsbit-Gruppe Meldungen
übertragen werden, so wird nur die erste MeI-dungs-Eingabekarte MEK1 gesteckt. Durch den er-
sten Kanaltakt vom Taktgeber TG werden dann in der Meldungs-Eingabekarte MEKx die Schalter S1 bis
S^ und US1 geschlossen, so daß einerseits die an den
Eingängen E1 bis E6 anstehenden Meldungen zum
Parallel-Serien-Wandler PSW durchgeschaltet wer-
den und andererseits gleichzeitig in besonders einfacher Weise mit dem einpoligen Umschalter 1/5, das
Signal L zum Steuereingang SfE des mehrpoügeB
Meßwert^feldunp-Umschalters MMU gegebec
wird, so daß dieser geöffnet und damit die uner-
wünschte gleichzeitige Übertragung eines (ersten) digitalisierten Meßwertes (vom Meßwert-Enganf
MWE1) ausgeschlossen wird. Sind die übrigen Mel·
dungs-Eingabekarten nicht gesteckt, so werden jedoch anschließend die Meßwerte entsprechend den
ft» Meßwert-Eingängen MWE2 bis MWE4 übertrage»
Die Entscheidung darüber, ob mit der jeweil^ei Informationsbit-Gruppe Meldungen oder ein Meßwert übertragen werden sollen bzw. soll, wird also allein dadurch getroffen, daß die zur jeweiligen Infor
mationsbit-Giuppe gehörende Meldungs-Eingabe
karte gesteckt oder entfernt wird. Ist rtämlich dk
entsprechende Meldungs-Eingabekarte nicht ge steckt, so kann auch ihr zugehöriger einpoliger Um
schalter l/S, nicht vom Taktgeber TG betätigt werden,
da er gar nicht im Erfassungs- und Sendeteil vorhanden ist, so daß der Steuereingang StE des Meßwert/
Meldungs-Umschalters MMU insoweit unbetätigt und damit der Meßwert/Meldungs-Umschalter MMU
selbst geschlossen bleibt, um den digitalisierten Meßwert vom Analog/Digital-Umsetzer ADU zum Parallel/Serien-Wandler
PSW durchzulassen. Ist dagegen eine Meldungs-Eingabekarte gesteckt, so wird ihr einpoliger
Umschalter USj vom Taktgeber TG auf jeden
Fall betätigt.
Somit ist vorteilhafterweise eine beliebig gemischte Übertragung von Meldungen und Meßwerten ohne
Verdrahtungsänderung möglich.
Gemäß Fig. 2 gelangt im Empfangs- und Wiedergabeteil der übertragene Impulsrahmen über einen
Empfangspunkt EPu und einen vorgeschalteten (nicht gezeigten) Empfänger in einen Serien/Parallel-Wandler
SPW.Der Serie.i/Parallel-Wandler SPW
ist mit sechs Ausgangsleitungen AL1 bis ALb an die
Eingänge von Meldungs-Ausgabe/Speicher-Karten MASpK1 bis MASpK4 über schematisch angedeutete
Steckverbindungen verbunden.
Eine Steuerleitungseinheit SiL4 (schematisch nur
als einzelne Leitung angedeutet) schließt einen weiteren Parallel-Ausgang des Serien/Parallel-Wandlers
SpW an eine Überwachungs- und Taktsynchronisier-Logik ÜTSL an, und zwar eine Überwachungsvorrichtung
Ü davon, die ihrerseits über Steuerleitungen StL2 und StL3 mit einem Bit- und Kanal-Taktsynchronisierer
TS verbunden ist, die über eine weitere Steuerleitung StL1 direkt mit dem an EPu empfangenen
Impulsrahmen beaufschlagt wird, um daraus den Synchron-Takt rückzugewinnen.
Ein weiterer Ausgang der Überwachungsvorrichtung Üsteuert einen Digital/ Analog-Umsetzer DAU
über eine (steckbare) Steuerleitung SiL5.
Sechs weitere Eingänge des Digital Anaiog-Umsetzers DAU sind (steckbar) an die sechs Ausgangsleitungen
AL1 bis AL6 des Serien/Parallel-Wandlers
SPW angeschlossen.
Der Ausgang des Digital-Analog-Umsetzers DAL·
fuhrt zu einem Analog-Demultiplexer ADM und einer diesem nachgeschalteten parallelstufigen Analogspeicher-
und Anpassungseinrichtung SpAnp zur kurzzeitigen Anaiogspeicherung und Anpassung der
wiederhergestellten Analog-Meßwertsignale an an Meßwert-Ausgängen MWA1 bis MWA4 liegende
Verbraucher.
Vorteühafterweise ist auch eine zusätzliche digitale
Ausgabe jedes übertragenen Meßwertes möglich, indem eine gesonderte, an sich für die Aosgabe von Digrtal-Meldungen vorgesehene Meldangs-Aosgabe/
Speicher-Karte in Steckverbindung mit den A«sgangsleitungcn AL1 bis AL6 des Serien/Parallel-Wandlers SPW gebracht wird. Das heißt, die digitale
Ausgabe des Meßwerts erfolgt einfach dadurch, daß parallel zur Meßwert-Ausgabekarte die Meldungs-Ausgabekartefür die gleiche loformationsbit-Gruppe
gesteckt wird. Damit erfolgt gleichzeitig die Ausgabe des Meßwerts m analoger sowie in digitaler Form.
Tter Rit-rand Kanal-Taltsittiionisierer TS Steuert
über eine ee vieradrige Steuerieitnng SrL6 einerseits den Analog-Demultqjlexer ADM und andererseits jede Meidongs-Ausgabe/Speicher-Karte
MASpK1 bis MASpKn aber jeweils einen gesonderten
Steuereingang SiE1 bis SiE4 davon, d.h. jede MeI-dungs-Ausgabe/Spekher-Karte wird über einen ge-
trennten Steuertakt angesteuert.
Die Steuerleitung StL6 führt dabei den wiedergewonnenen
Kanaltakt, mit dessen Hilfe der Analog-Demultiplexer ADM die aus dem Digital/Analog-Umsetzer
DAU wiedergewonnenen Analog-Meßwerte nacheinander an die zugehörigen Kurzzeit-Analogspeicher
in Form von Speicherkondensatoren in der Analogspeicher- und Anpassungseinrichtung
SpAnp anschaltet bzw. die Digital-Meldungen vom
ίο Serien'Parallel-Wandler SPW zu dem jeweiligen Digitalspeicher
auf der zugehörigen Meldungs-Ausgabe/Speicher-Karte MASpK1 durchläßt.
Die Takt-Wiedergewinnung vollzieht sich in der Überwachungs- und Taktsynchronisier-Logik ÜTSL
folgendermaßen:
Im unsynchronisierten Zustand versucht der Taktsynchronisierer TS über die Steuerleitung SzL3 mittels
der Überwachungsvorrichtung Ü über die Steuerleitungseinheit SfL4 den Impulsrahmenanfang zu erken-
ao nen. In dieser Phase ist ein Bit- und Kanal-Zähler Z
(vgl. dazu Fig. 3) des Taktsynchronisierers TS auf Null eingestellt. Sobald der Impulsrahmenanfang erkannt
ist, gibt die Überwachungsschaltung Ü über die Steuerleitung StL3 einen Startimpuls an den Bit- und
*5 Kanal-Zähler Z des Taktsynchronisierers TS, so daß
dieser zu laufen beginnt. Derselbe Überwachungsvorgang wiederholt sich mit jedem neuen Impulsrahmen.
Zusätzlich führt die Überwachungsvorrichtung Ü
während jeder Kanalzeit über die Steuerleitungseinheit
StL4 eine Prüfung auf gültige Parität der im betreffenden
Kanal übertragenen Informationsbit-Gruppe durch und verhindert bei ungültiger Parität
über die Steuerleitung SfL5 die Ausgabe der übertragenen
Informationen vom Digital/Analog-Umsetzer
DAU.
Über die Steuerleitung StL^ werden dabei die am
Empfangspunkt EPu seriell auftretenden Bits vom Taklsynchronisierer TS laufend überprüft, um dessert
Phasenlage ständig zu korrigieren.
Es wird nun an Hand von Fig. 3 ein genaueres Schaltbild der Überwachungs- und Taktsynchronisier-Logik
ÜTSL in Verbindung mit dem Serien/Parallel-Wandler
SPW angegeben.
Der Serien/Parallel-Wandler SPWist als ein Schieberegister
SR ausgebildet, das. wie im einzelnen aus Fig. 3 ersichtlich ist, aus zwei Teilen besteht. Dereine,
größere Teil hat acht Stufen, die jeweils ein Bit und zusammen al!e Bits einer Gruppe bzw. eines Kanals
des Impulsrahmens (vgl. Fig. 6) aufnehmen, nämlich eine erste Stufe S1 für das Synchronbit, zweite bis
siebte Stufe 6, bts I1 für die Informationsbits und eine
achte Stufe P, für das Prüf- oder Paritätsbit. Der andere Teil des Schieberegisters 51? umfaßt nur zwei
Stufen, nämlich eine Stufe SM für das Synchronbit der
unmittelbar vorhergeilenden Bit-Gruppe bzw. des vorhergehenden Kanals des Impulsrahmens und die
Stufe öjj für das letzte, bier das sechste Bit ebenfalls
der unmittelbar vorangehenden Bit-Gruppe. Mit den Eingängen eines Paritäts-Prüfers PP sind nicht nur
die Stufen 6,_, und P} des Schieberegisters SR verbunden, sondern auch der Ausgang der Stufe 6jW des
Schieberegisters SR, was darauf hindeutet, daß das letzte Bit Oner Nr. 6) der jeweils vorhergehenden
Bit-Gruppe noch einmal zur Paritätsprüfung, und
zwar der dann folgenden Bit-Gruppe herangezogen wird.
Der Paritäts-Prüfer selbst besteht aus einem einzigen Logik-Baustein, der aus einer größeren Anzahl
von Exklusiv-ODER-Gliedern zusammengesetzt ist.
An den Ausgängen der einzelnen Stufen des Schieberegisters SR können jeweils die Bits parallel ausgelesen werden.
Im folgenden sei vorausgesetzt, daß zwischen Sende- und Empfangsteil noch keine Synchronisation
hergestellt ist: Die Synchronüberwachung findet so statt, daß die beiden Stufen Sj und .$_, des Schieberegisters SR gleichzeitig mit Hilfe von zwei Exklusiv-ODER-Gliedern EX1 und EX2 abgefragt werden. Ein
Taktsynchronisierglied TSG, das im wesentlichen ein Monoflop ist, stellt über die Steuerleitung StL1 zwischen den am Empfangspunkt EPu anstehenden Impulsrahmen-Bits und dem Takt eines kontinuierlich
laufenden Bit-Taktgenerators TE Phasengleichheit her.
Der Bittaktgenerafor TE kann jedoch trotz seines
kontinuierlichen Betriebs den nachgeschalteten mehrstufigen Bit- und Kanal-Zähler Z zunächst nicht
weiterstellen, da dieser durch ein erstes Synchronitätsüberwachungsglied SU1 in Form eines D-Flipflops, das zusammen mit einem zweiten Synchronitäts-Überwachungsglied SU2 - ebenfalls in Form eines
D-Flipflops - als Schieberegister geschaltet ist, auf Null festgehalten wird, bis dieses einen Impuls von
einem vorgeschalteten NOR-Glied NOR erhält, dessen Eingänge vom Paritäts-Prüfer PP und einem
ODER-Glied OjR beaufschlagt sind.
Die Verknüpfungsglieder EX1, EX2 und OR bilden
also einen binären Vergleicher, der das Ausgangssignal der bistabilen Kippstufe KS mit dem Inhalt der
für die Synchronbits der laufenden und der unmittelbar vorhergehenden Bit-Gruppe vorgesehenen Stufen
S1 und Sw des Serien/Parallel-Wandlers SPW vergleicht.
Bei dem Zähler Z handelt es sich um einen Binärzähler, der insgesamt 32 Zustände durchläuft. Aus
dem Zähler Z werden mit Hilfe eines (nicht gezeigten) Ringzählers die vier Kanaltakte (vgl. Fig. 6) erzeugt. Deshalb erscheint nur einmal je Impulsrahmenablauf, nämlich nach Durchzählen von 32 Bits,
am Ausgang des Zählers Z eine positive Flanke. Ein positives Signal am Takteingang des Synchronitätsüberwachungsgliedes SO1 bewirkt, daß das an dessen
D-Eingang anliegende Signal übernommen wird.
Die erstmalige Synchronisation soll hier noch einmal an Hand der Fig. 3 erklärt werden. Der Zähler Z
wird in seiner Anfangsstellung festgehalten, d.h. am Ausgang liegt statisch ein positives Signal. Dieses positive Signal hält das Synchronitätsüberwachungsglied
SU1 dauernd durchgeschaltet. Falls der Ausgang einer
dem Zähler Z nachgeschalteten bistabilen Kippstufe KS in Form eines D-Flipflops den Zustand H besitzt,
erzeugen die als binäre Vergleicher arbeitenden Exklusiv-ODER-Glieder EX1 und EX2 an ihren Ausgangen den Zustand L, wenn sich in den beiden Stufen
S1 und S,j des Schieberegisters SPW Bits mit dem
Zustand H befinden. Somit besteht die Möglichkeit, daß es sich bei den beiden erkannten Bits aus den
Stufen Sx und S^ um die gesuchten Synchronbits S
handelt. Wenn die Ausgänge von den Exklusiv-ODER-Gliedern EX1 und EX2 beide den Zustand L
besitzen, nimmt der Ausgang des ODER-Gliedes OR ebenfalls den Zustand L an. Wenn es sich bei den
in den beiden Stufen S1 und S1 ^ befindlichen Bits tatsächlich um die gesuchten Synchronbits handelt, müssen die gleichzeitig in dem Schieberegister SR in den
Stufen »6,« bis »/,« und »6,.,« anliegenden Informa
tionsbits der Gruppe 1 einschließlich des letzten In
formationsbits der vorhergehenden Gruppe eine gül tige Parität aufweisen. Das NOR-Glied NOR erzeug
nur dann den Zustand H, wenn sowohl die Synchroni
tätsprüfung als auch die vom Paritäts-Prüfer PP vor
genommene Paritätsprüfung gültig erfolgt sind. Da: Synchronitätsüberwachungsglied SU1 übernimmt dei
Zustand Hund startet den Zähler Z.Nach Ablauf vor 32 Bits erscheint am Ausgang des Zählers Z erneu'
*° eine positive Flanke, die bewirkt, daß die Kippstufe
KS umkippt und den Ausgangszustand L annimmt Die positive Flanke am Ausgang des Zählers Z hai
gleichzeitig zur Folge, daß der Ausgang des ODER Gliedes OR erneut durch das Synchronitätsüberwa-
1S chungsglied SU1 abgefragt wird. Weil der mit den Exklusiv-ODER-Gliedern EX1 und EX2 verbundene
Ausgang der Kippstufe KS inzwischen den Zustand L angenommen hat, müssen die beiden Stufen S1 und
S1., ebenfalls den Zustand L besitzen, um einen gülti-
»° gen Vergleich i,"u bewirken. Verläuft der Vergleich
gültig, so sind Me Bits in den beiden Stufen S1 und
Sj., mit größter Sicherheit als Synchronbits identifiziert worden. Wenn auch die Paritätsprüfung, erneut
positiv verläuft, erscheint am Ausgang des NOR-
»5 Gliedes NOR wiederum der Zustand //,der Zähler 2
bleibt weiterhin freigegeben, und der Ausgang des Synchronitäts-Überwachungsgliedes SU2 nimmt
ebenfalls den Zustand H an. Dies ist immer dann der Fall, wenn zweimal aufeinanderfolgend eine gültige
Prüfung der Synchronbits erfolgt ist. Erst von diesem Moment an kann eine auf ein dem zweiten Synchronitätsüberwachungsglied SCZ2 nachgeschaltetes
NAND-Glied NAND folgende Logik die Taktimpulse bis an die Ausgabe-Gruppen durchschalten, so
daß die Informationen an den Ausgängen erscheinen. Es wird hier von alternierenden Synchronbits gesprochen, weil sich der Zustand der Bits S mit jedem Impulsrahmen ändert (vgl. auch Fig. 5), und von einer
alternierenden Abfrage, weil sich der als. Vergleich
herangezogene Zustand am Ausgang der Kippstufe
KS ebenfalls nach Ablauf eines Impulsrahmens ändert. Solange der Zähler Z steht und der Empfänger
sich im nichtsynchronisierten Zustand befindet, werden alle Bits, die die beiden Stufen S1 und SM des
v5 Schieberegisters SR durchlaufen, auf den zufällig am
Ausgang der Kippstufe KS herrschenden Zustand abgefragt. Mit großer Wahrscheinlichkeit erscheint die
gewünschte Bit-Konfiguration mehrfach innerhalb des übertragenen Bit-Rahmens, ohne daß es sich da
bei um die gewünschten Synchronbits S handelt. In
diesem Fall spricht man von »vorgetäuschten Synchronbits«. Normalerweise startet aber die Steuerung
den Zähler Z und unternimmt einen Synchronisierversuch, der dann abgebrochen wird, wenn nach Ab-
lauf eines Rahmens die Bits in den Stufen S1 und S1.,
nicht den invertierten Zustand angenommen haben. Auf diese Weise würde sich die Fangzeit, die der
Empfänger braucht, um die wirklichen Synchronbits S zu finden, erheblich verlängern. Bei der erfindungsge-
mäßen PCM-Anordnung wird dagegen die Fangzeit dadurch verkürzt, daß schon der erste Synchronisierversuch unterbleibt, wenn die gleichzeitig anliegenden
Informationsbits (von den Stufen »6,« bis »(« und »6,.,«) keine gültige Parität ergeben.
Die Anzahl der fehlerhaften Synchronisierversuche
wird dabei um die Hälfte reduziert, da die Schaltung nach Fig. 3 einen Synchronisierversuch nur dann vornimmt, wenn die Informationsbits aus den Stufen »/,«
bis »6j« und »6M« eine gültige Parität besitzen. Das
Resultat ist eine geringere Fingzeit nach dem Einschalten
der PCM-Anordnung oder nach einem Synchronisationsausfall. Anders ausgedrückt, wenn in
den beiden Stuf en S1 und S^1 des Schieberegisters SR
vorgetäuschte Synchronbits erscheinen, besteht eine statistische Wahrscheinlichkeit von 50%, daß die
gleichzeitig anliegenden Informationsbits eine ungültige Parität aufweisen. Auf Grund der gleichzeitig erfolgenden
Paritätsprüfung im Paritäts-Prüfer PP kann die Überwachung das anliegende Bit-Muster als ungültig
erkennen. Die Fangzeit der Synchronisation wird dadurch verkürzt, daß in 50% der Fälle, bei denen
vorgetäuschte Synchronbits erscheinen, ein Synchronisierversuch gar nicht erst vorgenommen wird,
weil die gleichzeitige Paritätsprüfung ungültig verläuft.
In Fig. 4 ist eine Stufe der mehrstufigen Analogspeicher- und Anpassungseinrichtung SpAnp zur
kurzzeitigen Analogspeicherung und Anpassung der wiederhergestellten Analog-Meßwertsignale an die
Verbraucher einschließlich eines Teils des Analog-Demultiplexers ADM gezeigt.
Ein Operationsverstärker OP ist mit seinem invertierenden Eingang (—) über einen Widerstand Rx an
einen Eingangsanschluß E1 geführt, der seinerseits mit
dem Ausgang des Digital Analog-Umsetzers DAU von Fig. 2 verbunden ist. Der nichtinvertierende Eingang
(+) des Operationsverstärkers OP ist mit dem Mittelpunkt eines aus zwei Widerständen R3 und A4
bestehenden Spannungsteilers verbunden, der an einem Ende an das Versorgungspluspotential + und am
anderen Ende an einen weiteren Eingangsanschluß E2
der Stufe angeschlossen ist, der ebenfalls mit dem Ausgang des Digital/Analog-Umsetzers DAU verbunden
ist, so daß eine zwischen den Eingängen E, und E2 liegende Steuerspannung UE allein vom Digital
Analog-Umsetzer DAU kommt. Die Steuerspannung UE ist auf das Versorgungsnullpotential (0 V)
bezogen, allerdings mittels einer hinzuaddierten, gegen Null stabilen Referenzspannung Urtf, die erforderlich
ist, damit der zulässige Eingangsspannungsbereich des unsymmetrisch betriebenen Operationsverstärkers
OP nicht überschritten wird.
Der invertierende Eingang (-) des Operationsverstärkers OP ist ferner über einen Widerstand R1 und
einen Analog-Schalter S2 zwischen Punkte C und D
mit einem strombestimmenden Widerstand Rs verbunden,
damit die am strombestimmenden Widerstand R5 eingestellte Spannung abgefragt werden
kann. Eine auf den Eingang der Stromquellenschaltung gegebene Steuerspannung (hier das Ausgangssignal
des Digital Analog-Wandlers) erscheint am Ausgang eines Pufferverstärkers wieder, wo sie auf
den strombestimmenden Widerstand R5 gegeben wird. Diese Steuerspannung läßt durch RS einen definierten
Strom fließen, der als Konstantstrom den Verbraucher RL durchfließt.
Der Operationsverstärker OP ist als sogenannter »Spannungsspiegel« geschaltet, so daß nur eine Versorgungsspannung
benötigt wird, die zudem die sonst übliche Genauigkeit und Stabilität nicht besitzen muß.
Ein weiterer Vorteil dieser Anordnung besteht darin, daß der angeschlossene Verbraucher einseitig gegen
das Massepotential angeschlossen werden kann. Ein sogenannter »Drehpunkt«, auch virtuelles Festpotential
genannt, für die Spiegelung ist dabei die Spannung, die mittels des Spannungsteilers /?_„ R4 zwischen dem
Versorgungspluspotential + und der unteren Aussteuergrenze der Steuerspannung UE erzeugt und an
den nichtinvertierenden Eingang (+) des Operationsverstärkers OP geführt ist. Eine Änderung der
Versorgungsspannung verlagert sich wegen des mit dem Spannungsteiler R3, R4 erzeugten virtuellen
Festpotentials derart, daß die Eingangs- oder Steuerspannung UE immer in gleicher Größe, jedoch invertiert,
am strombestimmenden Widerstand A5 erscheint.
Die Versorgungspannung der Anpassungseinrichtung kann daher ohne Einfluß auf deren
Funktion in weiten Grenzen geändert werden. Die Bezeichnung »Spannungsspiegel« soll hier auf die besonders
originelle Anwendung des invertierenden
1S Operationsverstärkers OP hinweisen, d.h. besagen,
daß die am Eingang der Stromquellenschaltung anliegende Steuerspannung invertiert (»gespiegelt«) in den
Bereich unterhalb der positiven Betriebsspannung gelegt wird. Als Spiegelachse dient ein aus den Widerständen
A3 und A4 erzeugtes virtuelles Festpotential,
das sich mit der Betriebsspannung ändert. Im Gegensatz zu üblichen Stromquellenschaltungen, die mit
nichtinvertierenden Operationsverstärkern arbeiten, wird hier der Operationsverstärker OP invertierend
betrieben.
Am Ausgang des Operationsverstärkers OP liegt ein weiterer Analog-Schalter S1, zwischen Punkt A
und ß, der dem bereits erwähnten Analog-Schalter S2 zwischen den Punkten C und D gegenüber ange-
ordnet ist. Die Analog-Schalter S1 und S2 werden jeweils
gemeinsam geschaltet vom Taktsynchronisierer TS über die den Kanaltakt führenden Steuerleitungen
SfL6. Die beiden Analog-Schalter S1 und S2 gehören
also letztlich zum Analog-Demultiplexer ADM. Zwisehen dem Punkt B und dem Eingang eines P-Kanals-MOS-Feldeffekttransistors
FET befindet sich der eine Anschluß eines Kurzzeit-Analogspeichers in Form eines Speicherkondensators C, dessen anderer
Anschluß mit dem Versorgungspluspotential + beaufschlagt ist. Die am Punkt B eingestellte Spannung
des Gatters des Feldeffekttransistors FET, die etwa — 1 bis -4 V beträgt, ist bestimmend für den vom
Feldeffekttransistor FET abgegebenen Strom. Diese Gatter-Spannung ist für den P-Kanal-MOS-Feldeffektransistor
FET,d.h. vom Anreicherungstyp, erforderlich und bewirkt, daß sich der Ausgang des vorgeschalteten
Operationsverstärkers OP immer im zulässigen Aussteuerbereich befindet.
Werden nach Laden des Speicherkondensators C vom Digital/Analog-Umsetzer DA U die Verbindungen
AIB und CID durch die Analog-Schalter S1 bzw.
S2 aufgetrennt, so kann der Speicherkondensator C die an ihm liegende Spannung, die dem wiederhergestellten
(d.h. aus der digitalen in die analoge Form rückgewonnenen) Meßwertsignal proportional ist, als
Gatter-Spannung des Feldeffekttransistors FET über einen beträchtlichen Zeitraum hinweg unterhalten, so
daß unabhängig vom Operationsverstärker OP auch der vom Feldeffekttransistor FET abgegebene Strom
konstant gehalten werden kann. Das Gatter des Feldeffekttransistors FET benötigt nämlich keinen Steuerstrom,
so daß der Strom durch den strombestimmenden Widerstand R5 und der Strom zu Last- oder
Verbraucherwiderstand RL über einen bipolaren Transistor Tr (vgl. dazu weiter unten) identisch sind.
Der hochohmige Gatter-Eingang des Feldeffekttransistors FET und der gesperrte Analog-Schalter S, bewirken
dabei keine nennenswerte Umladung des
Speicherkondensators C. Während der Offenzeit der Analog-Schalter S1 und S2 der betrachteten Stufe
kann derselbe Operationsverstärker OP dazu benutzt werden, (nicht gezeigte) gleichartige Feldeffekttransistor-Ausgangs-
und Speicherstufen für die anderen Meßwerte zyklisch einzustellen, was allerdings hier
nicht in allen Einzelheiten gezeigt ist, jedoch leicht
zu Fig. 4 hinzugedacht werden kann.
Die beschriebene Stromquellenschaltung arbeitet auch ohne den Transistor Tr, der dem Feldeffekt-Transistor
FET deshalb nachgeschaltet worden ist (in Kaskadenschaltung), weil die Stromquelle unter Umständen
einen so großen Strom liefern muß, daß die Verlustleistung für den Feldeffekt-Transistor FET allein
zu groß wäre. An der prinzipiellen Wirkungsweise der Schaltung ändert sich dadurch nichts.
Hierzu 5 Blatt Zeichnungen
Claims (8)
- Patentansprüche:I. Anordnung zur Zeitmultiplex-Übertagung von Analog-Meßwerten und Digital-Meldungen, vorzugsweise über eine Fernmeldeleitung mittels eines Tonfrequenzkanals; mit einerseits einem Erfassungs- und Sendeteil und andererseits einem Empfangs- und Wiedergabeteil; wobei der Erfassungs- und Sendeteil mittels erstens Meldungs-Eingabeeinheiten und/oder zweitens Meßwert-Eingabeeinheiten mit einem nachgeschalteten Analogwert-Auswahlschalter und einem diesem nachgeschalteten Analog/Digital-Umsetzter sowie drittens ein mit sowohl den Meldungs-Einga- X5 beeinheiten a!s auch dem Analog-Digital-Umsetzer verbundener Parallel/Serien-Wandler Informationsbit-Gruppen sowie Prüf- und Synchronbits über einen Sender auf eine Ubertragungsstrecke zum Empfangs- und Wiedergabeteil gibt; wobei der Empfangs- und Wiedergabeteil aufweist:erstens einen einem Empfänger nachgeschalteten Serien Parallel-Wandler, diesem nachgeschaltet zweitens Meldungs-Ausgabeeinheiten a5 und oder drittens eine Meßwert-Ausgabeeinheit, zwischen der und dem Serien/Parallel-Wandler eine Digital/Analog-Umsetzeinheit, eine Speichereinheit mit einer Speicherzeit von mindestens mehreren Impulsrahmenperioden und ein Demultiplexer liegen, dadurch gekennzeichnet, daß der Erfassungs- und Sendeteil aufweist:einen Taktgeber (TG), der die Meldungs-Eingabeeinheiten (MEKx bis MEK4), die Meßwert-Eingabeeinheiten (AfWE1 bis MWE4), den Analogwert-Auswahlschalter (AM), den Analog/Digital-Umsetzer (ADU) sowie den Parallel/Serien-Wandler (PSHO so steuert, daß die Informationsbit-Gruppen als Kanäle eines sich zyklisch wiederholenden Impulsrahmens übertragen wer- 4<j den; eine Einrichtung, um die Synchronbits (S in Fig. 6) in jedem zweiten Impulsrahmen invertiert zu übertragen; und eine Meßwert/Meldungs-Umschalteinheit, um verschiedene Informationsbit-Gruppen des Impulsrahmens wahlweise für die Übertragung von Meldungen oder digitalisierten Meßwerten zu benutzen und daß der Empfangsund Wiedergabeteil aufweist:eine Überwachungs- und Taktsynchronisier-Logik und eine Synchronisations-Einrichtung, die jeweils das Synchronbit zusammen mit dem Prüfbit zur Synchronisation heranzieht; und die Speichereinheit bildende Kurzzeit-Analogspeichereinheiten zwischen dem einem einzigen Digital· Analog-Umsetzer (DA U) nachgeschalteten Analog-Demultiplexer (ADM) und der Meßwert-Ausgabeeinheit (Fig. 1 und 2).
- 2. Anordnung nach Anspruch 1, mit einem im Erfassungs- und Sendeteil angeordneten Prüfbiterzeuger, wobei jede Informationsbit-Gruppe aus einer geraden Anzahl von Informationsbits besteht, dadurch gekennzeichnet, daß die Prüfbiterzeuger das Prüfbit jeder Informationsbit-Gruppe aus allen deren Informationsbits und dem letzten Informationsbit der jeweils vorhergehenden Informationsbit-Gruppe erzeugt.
- 3. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Überwachungs- und Taktsynchronisier-Logik (OJSL) eine Synchron- und Paritätsüberwachurigsvorrichtung (O) sowie einen Bit- und Kanal-Taktsynchronisier« (TS) aufweist; daß der Takiisynchronisierer ( TS) ein mit dem Eingang des Serien/Parallel-Wandlers (SPHO verbundenes Tatotsynchronisiergtied (TSG) hat, um Phasengleichheit zwischen den am Serien/Parallel-Waridler (SPHO anstehenden Impulsrahmenbits und dem Takt eines dem Taktsynchronisierglied (TSG) unmittelbar nachgeschalteten Bittaktgenerators (TE) herzustellen, der seinerseits einen Bit- und Kanaltakt-Zähler (Z) beaufschlagt, der mit seinem Ausgang einerseits direkt den Kanaltakt abgibt und andererseits zu einer bistabilen Kippstufe (KS) geführt ist; und daß die Synchron- und Paritätsüberwachungsvorrichtung (Ü) einen sowohl an die die Informationsbits der laufenden Bit-Gruppe afs auch das letzte Informationsbit der unmittelbar vorhergehenden Bit-Gruppe abgebenden Ausgänge (6, -11,6, _,) als auch den Prüf bit-Ausgang (P1) des Serien/Parallel-Wandlers (SPHO angeschlossenen Paritäts-Prüfer (PP) sowie einen binären Vergleicher (BV) aufweist, der das Ausgangssignal der bistabilen Kippstufe (KS) mit deta Inhalt der für die Synchronbits der laufenden und der unmittelbar vorhergehenden Bit-Gruppe (Si und S,_,) des Serien/Parallel-Wandlers (SPW) vergleicht, wobei die Ausgänge des Paritätsprüfers (PP) und des binären Vergleichers (BV) über ein Verknüpfungsglied ( NOR) mit dem Eingang eines ersten Synchronüberwachungsgliedes (SU1) verbunden sind, dessen einer Ausgang an einen Freigabe-Eingang (StLJ des Zählers (Z) und dessen anderer Ausgang an ein zweites Synchrcmitätsüberwachungsglied (SU2) angeschlossen ist, von dem der Ausgang den einen Eingang eines weiteren Verknüpfungsgliedes (NAND) bildet, dessen anderer Eingang mit dem Ausgang des Zählers (Z) verbunden ist (Fig. 3).
- 4. Anordnung nach Anspruch 2 und 3, dadurch gekennzeichnet, daß der Serien/ Parallel-Wandler (SPHO ein Schieberegister (SR) ist, dessen Stufen (Sj1IS1-I,, Pit Sj.poj.,) in Richtung weg vom Eingang nacheinander das Synchronbit, die Informationsbits und das Prüfbit der laufenden Bit-Gruppe sowie das Synchronbit und das letzte Informationsbit der unmittelbar vorhergehenden Bit-Gruppe speichern (Fig. 3).
- 5. Anordnung nach einem der vorhergehenden Ansprüche, wobei die Meldungs-Eingabeeinheiten iteckbare Meldungs-Eingabekarten mit den Mcldungs-Eingängen zugeordneten Schaltern sind, dadurch gekennzeichnet, daß die Meßwert/ Meldungs-Umschalteinheit aufweist: jeweils einen einpoligen Umschalter (US1 bis LZS4) auf jeder Meldungs-Eingabekarte (MEK1 bis MEK4), der synchron mit den Schaltern (z.B. S1 bis S6) der Meldungs-Eingänge (z.B. E1 bis E7) auf der betreffenden Meldungs-Eingabekarte durch den Taktgeber (7G) betätigbar ist, und einen zwischen dem Analog/Digitai-Umsetzer (ADU) und dem Parallel/Serien-Wandler (PSHO liegenden mehrpoligen Meßwert/Meldungs-Umschalter (MMU), der jeweils durch den betätigten der einpoligen Umschalter (US1 bis US4) in Offenstellung kommt.
- 6. Anordnung nach einem der vorhergehendenAnsprüche, mit einer im Empfangs- und Wiedergabeteil vorgesehenen parallelstufigen Anpasiungseinrichtung zur Anpassung der wiederhergestellten Analog-Meßwertsignale an die Verbraucher, wobei die Anzahl der Stufen der Meßwerte entspricht, dadurch gekennzeichnet, daß jede einen dem jeweiligen Meßwert proportionalen Strom abgebende Stufe der Anpassunggsinricbtung eine Anpassungseinheit enthält, mittels der bei unsymmetrischer Versorgungsspannung der Verbraucher (RL) einseitig gegen Erde anschließbar und bei hochohmigem Verbraucher die verfügbare Spannung im wesentlichen voll nutzbar ist.
- 7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß jede Stufe der Anpassungseinrichtung zur Umwandlung einer dem Meßwert proportionalen Spannung am Ausgang des zugehörigen Kurzzeit-Analogspeichers in meßwertproportionalen Strom einen Spannungs/Strom-Wandler mit einem P-Kanal-MOS-Feldeffekttransistor (FET) aufweist, dessen Senke mit der Basis eines bipolaren NPN-Transistors (Tr) verbunden ist, zwischen dessen Kollektor und dem Versorgungspluspotential ( + ) ein strombestimmender Widerstand (Rs) liegt und dessen Emitter den Ausgang der Stufe der Anpassungseinrichtung bildet, und daß der Kurzzeit-Analogspeicher ein Speicherkondensator (C) ist, der über einen zum Analog-Demultiplexer (ADM) gehörenden integrierten ersten Analogschalter (S*,) auf eine dem Meßwert proportionale Spannung aufladbar und von der Gatter-Elektrode des Feldeffekttransistors (FET) abfragbar ist, und daß die Anpassungseinrichtung aufweist: einen Operationsverstärker (OP), mittels dessen der Speicherkondensator (C) jeder einzelnen Stufe über den integrierten ersten Analogschalter (5*,) kurzzeitig anschaltbar ist, und einen ebenfalls zum Analog-Demultiplexer gehörenden zweiten Analogschalter (S2), mittels dessen der mit dem Kollektor des NPN-Transistors (Tr) verbundene Anschluß des strombestimmenden Widerstands (Rs) über einen zweiten Widerstand (A2) an den invertierenden Eingang (-) des Operationsverstärkers (OP) anschaltbar ist, welcher Eingang über einen dritten Widerstand (A1) mit dem Ausgang des Digital Analog-Umsetzers (DAU) verbunden ist, während der nichtinvertierende Eingang ( + ) des Operationsverstärkers (OP) mit dem Abgriff eines Spannungsteilers (A3, A4) verbunden ist, der einerseits mit dem Versorgungspotential (-!-) und andererseits mit einer Spannung (UnA, entsprechend der unteren Aussteuergrenze des Digital Analog-Umsetzers (DAU), beaufschlagt ist, wobei der Operationsverstärker (OP) mit seiner vor dem ersten und dem zweiten Analogschalter (5*,, S*2) liegenden Beschattung für alle Stufen der Anpassungseinrichtung gemeinsam vorgesehen ist (Fig. 4).
- 8. Anordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine von der Uberwachungs- und Taktsynchronisier-Logik (ÜTSL) gesteuerte Zusatz-Einrichtung, um zusätzlich die übertragenen Meßwerte digital auszugeben, wobei die Zusatz-Einrichtung eine zusätzliche Meldungs-Ausgabeeinheit (MASp) ist.Die Erfindung betrifft eine Anordnung gemäß dem Obergriff des Anspruchs 1.Bei einer derartigen bekannten Anordnung wird- das zur Zeit gebräuchliche Zeitmultiplex-Verfahren eingesetzt, bei dem die Zuordnung der übertragenen Digital-Informationen auf der Empfängerseite dadurch erfolgt, daß mit jeder Information eine 5-Bit-Adresse übertragen wird. Die zur Verfügung stehenden Informationen werden »gebündelt« und nacheinander übertragen. Am Anfang des Impulstelegrarams steht ein Startimpuls, auf den sich die Empfänger-Steuerung synchronisieren kann. Für die Erzeugung und die Verarbeitung des Impulstelegramms ist ein erheblicher Logikaufwand erforderlich.1S Bei der bekannten Anordnung sind für die Ausgabe und Speicherung der Analogsignale (Meßwerte) auf jeder der zwei vorhandenen Analog-Ausgabekarte η vier Digital/Analog-Umsetzer untergebracht, die ständig vier Meßwerte in Analog-Form (0 bis 10 mA oder 0 bis 20 mA) als Steuersignal oder zur Weiterverarbeitung mit einem Schreiber oder mit einem Anzeigeinstrument anbieten.Die große Anzahl der für die Rückgewinnung und Speicherung der Analog-Meßwerte verwendeten Digital Analog-Umsetzer sowie der Digitalspeicher bzw. -register im Empfangs- und Wiedergabeteil der bekannten Anordnung macht diese sehr aufwendig.Es ist Aufgabe der Erfindung, die Anordnung dereingangs genannten Art in ihrem baulichen Aufwand sowohl im Erfassungs- und Sendeteil als auch im Empfangs- und Wiedergabeteil beträchtlich zu vereinfachen, insbesondere durch Wegfall der Adressen, und gleichzeitig die Übertragungskapazität besser zu nutzen, indem eine beliebige gemischte Übertragung mehrerer Meßwerte und Meldungen ermöglicht wird, ohne daß ein Verlust an Übertragungssicherheit eintritt.Diese Aufgabe wird durch die Lehre des Kennzeichens des Anspruchs 1 gelöst.Der Wegfall der Adressen führt zu einer Vereinfachung des Erfassungs- und Sendeteils wegen des Wegfalls des Adressengenerators.Andererseits gewährleistet die rahmenweise Alternierung der Synchronbits eine große Fehlersicherheit,z. B. kann in der ersten und zweiten Bit-Gruppe jedes Impulsrahmens je ein Synchronbit vorgesehen sein, die zusammen der Impulsrahmensynchronisation dienen. Ihr logischer Zustand wird mit jedem Impulsrahmenbeginn geändert bzw. alterniert. Diese sich ständig wiederholende Veränderung erfahren im gesamten Impulsrahmen ausschließlich die beiden Synchronbits. Gegenüber den bisher bei Zeitmultiple x-Anlagen verwendeten statischen Synchronbit-Mustern (vgl. z.B. DT-Zeitschrift VFI 4/73, Seite 28) bedeutet die erfindungsgemäß verwendete Synchronisation eine wesentlich sicherere Erkennungsmöglichkeit.Eine besonders kurze Fangzeit für die Synchronisation wird dadurch erreicht, daß die digitale Überwachungs- und Taktsynchronisier-Logik des Empfangsund Wiedergabeteils, wenn sie Synchronbits erkennt, gleichzeitig die anliegenden Informationsbits auf gültige Parität überprüft und, falls sich das Prüfbit als ungültig erweist, keine Synchronisierung auslöst. Auf diese Weise unterbleibt ein Synchronisierversuch, der sich dann ohnehin kurze Zeit später (z. B. für 2 s), nämlich nach Ablauf eines Impulsrahmens, als ungültig herausstellen würde.
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