DE2458525C3 - Speicheranordnung mit Haupt- und Pufferspeicher - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung nach dem Oberbegriff des Patentanspruches 1.
Derartige Speicheranordnungen sind bekannt, beispielsweise aus der DE-OS 22 30 266, und sie dienen dazu, die Geschwindigkeit der mit diesen Anordnungen zusammenarbeitenden Prozessoren besser auszunutzen. Die Geschwindigkeit des Pufferspeichers hat die gleiche Größenordnung wie die Arbeitsgeschwindigkeit des Prozessors. Der Hauptspeicher, der langsam ist, kann jedoch bei tragbaren Kosten sehr großen Umfang haben. Beim heutigen Stand der Technik kann der Hauptspeicher ein Magnetkernspeicher und der Pufferspeicher ein integrierter Halbleiterspeicher sein.

In der Praxis wird es jedoch Fälle geben, bei denen es

vorteilhaft ist, den Pufferspeicher air selbständigen Speicher verwenden zu können, wobei die Verbindung mit dem Hauptspeicher unterbrochen wird und keine Ladung des Puffers mehr auf Basis der häufigst verwendeten Programmteile und/oder Daten erfolgt.

Ein solcher Fall tritt ein, wenn eine Störung im Hauptspeicher auftritt und dieser Speicher für einige Zeit außer Betrieb ist. Der Pufferspeicher ist dann jedoch noch benutzbar.

Ferner kann ein als normaler Speicher betriebener Pufferspeicher abgeschaltet vom Rest des Computersystems getrennt getestet werden. Im Betrieb als normaler Speicher sind alle Pufferspeicherwörter aufeinanderfolge gend adressierbar und somit au: fehlerhafte oder defekte Wortstellen oder Teile davon prüfbar. Zumal in Computersystemen, bei denen bei Verwendung mehrerer Prozessoren auch mehrere Pufferspeicher vorhanden sind, ist es besonders nützlich, wenn die jeweiligen Pufferspeicher getrennt geprüft werden können.

Aufgabe der Erfindung ist es, den Pufferspeicher als normalen,'selbständigen Speicher oder als Teil des Hauptspeichers betreiben zu können.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.

Damit ist also erreicht worden, daß im Adressenspeicher aufeinanderfolgende Adressen stehen, mit denen beim Anbieten einer derartigen Adresse von außen her oder vom Adressengenerator über die Vergleichsanordnung, die angibt, daß die Adresse im Adressenspeicher steht, im Pufferspeicher der betreffende Wortblock ausgewählt wird.

Bei der eingangs genannten Speicheranordnung ist es

so beispielsweise aus der DE-AS 19 56 604 bekannt, daß der Hauptspeicher in Gruppen von Wortblöcken und der Pufferspeicher in eine trleiche Anzahl von Gruppen von Wortblöcken, jedoch mit weniger Wortblöcken pro Gruppe, und der Adressenspeicher in Adreßblöcke

*>'> eingeteilt ist. Für eine solche Speicheranordnung ist eine Lösune der genannten Aufgabe entsprechend einer Ausgestaltung der Erfindung im kennzeichnenden Teil des Anspruches 2 angegeben.

Die Verwendung ei:_:cs Adressenger.erators, der zum Prüfen eines Speichers aufeinanderfolgende Adressen erzeugt, ist beispielsweise aus der DE-OS 22 09 253 bekannt. Dabei ist der Adresseneingang des Speichers jedoch mit dem Adressengenerator verbunden, und die erzeugten Adressen werden unmittelbar zum Adressieren des ζ» prüfenden Speichers verwendet Ein zusätzlicher Adressenspeicher zur Adressierung des Speichers mit einer Vergleichssinrichtung ist dabei nicht angegeben.

Bei der Verwendung von Pufferspeichern in einer oben erwähnten Speicheranordnung ist das Vorhandensein des Adressenspeichers eine Notwendigkeit In praktischer Hinsicht ist es auch erwünscht, daß dieser Adressenspeicher vollständig geprüft werden kann. Dieses vollständige Prüfen des Adressenspeichers ist nach einer weiteren Ausgestaltung der Erfindung auf besonders einfache Weise durch die im Anspruch 3 angegebenenen Maßnahmen möglich.

Im obigen Falle eines in Gruppen eingeteilten Speichers ist nach einer weiteren Ausgestaltung der Erfindung der Adressengenerator ein zum Auswählen der Gruppen des Pufferspeichers bzw. Adrey. enspeichers vorgesehener Gruppenzähier, der um eine Anzahl Bits η erweitert ist, wobei 2" gleich der Anzahl Adressen des Adressenspeichers ist, die der Wortblockspeicherkapazität pro Gruppe des Pufferspeichers entspricht

Auf diese Weise ist es also möglich, jede Bitstelle des Adressenspeichers im einen Falle mit einem 1- oder einem O-Bit und im anderen Falle mit einem 0- oder einem 1-Bit zu schreiben. Wenn in beiden Fällen, also sowohl bei der nicht invertiert geschriebenen als auch bei der invertiert geschriebenen Adresse, bei dem aufeinanderfolgenden Anbieten aller Adressen bzw. der invertierten Adressen, über die Vergleichsanordnung Gleichheit eintritt, so bedeutet dies, daß die Bitstellen des Adressenspeichers einwandfrei sind.

Die Erfindung wird nachstehend an Hand der Zeichnungen näher erläutert Es zeigt

F i g. 1 ein Computersystem mit einer Speicheranordnung mit einen Haupt- und einem Pufferspeicher,

F i g. 2 ein Ausführungsbeispiel einer erfindungsgemäßen Speicherkonfiguration,

Fi g. 3 ein Adressenformat, wie es in der Anordnung nach F i g. 4 verwendet wird,

F i g. 4 ein anderes Ausführungsbeispiel einer bei der Erfindung zu verwendenden Speicheranordnung,

F i g. 5 einen Teil der erfindungsgemäßen Speicheranordnung nach F i g. 4,

F i g. 6 den Adresseninhalt einer Gruppe des Adressenspeichers nach F i g. 5.

Fig. I zeigt ein an sich bekanntes Computersystem mit einem Prozessor P, einem Hauptspeicher MS, einem Pufferspeicher BS, eine Steueranordnung CS und Eingangs/Ausgangseinrichtung I/O. Der Pufferspeicher BS dient dazu, die Geschwindigkeit des Prozessors P besser auszunutzen, trotz der Beschränkung, die ihm durch die Verwendung eines verhältnismäßig langsamen großen Hauptspeichers MSauferlegt worden ist. In Fig. 1 ist mit CS die Steueranordnung angegeben, die allen Verkehr zwischen den Speichern, dem Prozessor und der »Außenwelt« regelt. Der Aufbau dieser Steueranordnung CS wird nachstehend nur, soweit für ein gules Verständnis der Erfindung nötig, erläutert. Er wird in CS mil C bezeichnet. Mit den punktierten μ Blöcken in Fig. I ist weiter angegeben, daß in einem derartigen Computerrystcm noch mehr Prozessoren P' und/oder mehrere Hauptspeicher MS' und Pufferspeicher ÄS'vorhanden sein können.

In Fig.2 ist ein erstes Ausführungsbeispiel der erfindungsgemäßen Speicherkonfiguration dargestellt. Hierin ist MS wiederum der Hauptspeicher, der mit einer Auswahleinheit SE versehen ist, mit der beim Anbieten einer Adresse A im Adressenregister AR ein Wortblock Wi? aus dem Hauptspeicher MS auswählbar ist Das Schreiben/Lesen des Wortblockes WB erfolgt über das Eingangs/Ausgangsregister MSR. Der Pufferspeicher ÄS hat in diesem Beispiel einen Umfang von 4 Wortblöcken, für die die Stellen in BS mit wbO, wb 1, wb 2 und wb 3 bezeichnet sind. Diese Anzahl von vier ist zur Vereinfachung der Beschreibung so gewählt Das Eingangs/Ausgangsregister des Pufferspeichers ist mit BSR bezeichnet Weiter ist ein Adressenspeicher mit AS und eine Vergleichsanordnung mit V bezeichnet Ein anderer in der Praxis möglicher Aufbau ist der, bei dem die Vergleichsmittel für den Adressenspeicher aus der Assoziativität des Adressenspeichers selbst bestehen. Der Adressenspeicher kann genauso viele Adressen enthalten als ÄS Wortblöcke aufnehmen kann. Die Stellen für diese Adressen, die sogenannten Adressenblöcke, sind mit abO, ab I₁ ab2 und ab3 bezeichnet In der Vergleichsanordnung V wird eine im Register AR angebotene Adresse A mit den im Adressenspeicher AS stehenden Adressen verglichen. Dies kann für alle Adressei. gleichzeitig stattfinden oder auch für eine nach der anderen, so daß weniger Vergleichslogik benötigt wird. Ist ASein Assoziativspeicher, erfolgt dies automatisch für alle Adressen gleichzeitig. Ist eine der Adressen gleich, wird eine betreffende Leitung 10, Ii, 12 oder /3 erregt und der zu dieser Adresse gehörige Wortblock wird damit im Pufferspeicher ÄSausgewählt. Dieser Wortblock kann dabei in den Prozessor (mit P bezeichnet) gelesen oder aus dem Prozessor P geschrieben werden. Ist jedoch der Wortblock WB mit der Adresse A nicht im Pufferspeicher BS vorhanden, tritt für diese Adresse A keine Gleichheit in der Einrichtung V ein, was auf der Leitung /4 signalisiert wird, und der Wortblock WB wird aus dem Hauptspeicher ausgewählt. Schreiben/Lesen dieses Wortblockes WB ist dabei über das Register MSR möglich. Weiter geschieht hier noch folgendes: Der Inhalt des Wortblokkes WB wird auch BSR angeboten, denn dieser Wortblock muß jetzt nach dem Prinzip dieser Speicheranordnung als der zuletzt verwendete im Pufferspeicher ÄSgespeichert werden. Wenn ÄSbeieits voll besetzt ist, muß ein früher gespeicherter Wortblock überschrieben oder nötigenfalls sogar daraus entfernt und zum Hauptspeicher gebracht werden, letzteres in dem Falle, in dem ein Wortblock des Pufferspeichers, ohne daß dieser im Hauptspeicher aufgezeichnet wurde, geschrieben werden darf. Welcher der gespeicherten Wortblöcke dafür in Betracht kommt, wird in der En'sch^itungsanordnung BI bestimmt, in der z. B. auf einer Regel (first in, first out) »der zuerst Kommende geht auch wieder aij Erster heraus« die Entscheidung fällt. Andere mögliche Entscheidungskriterien sind z. B.: »kürzest zuvor gebracht« oder auf »Gebrauchsfrequenz«. Um eine derartige Entscheidung treffen zu können, sind die Adreßblöcke ab/in ,4Smit zusätzlichen Datenbits versehen. Später wird dies näher erläutert (bei F i g. 5). Auf Basis der Entscheidung wiid ein Adreßblock ab/in ASund der entsprechende Wortblock wbi'm BSfreigemacht und die Adresse A kann darin aus dem Regi"?r ARunu der zugehörige Wortblock VVt'irr Adressenblock abi von AS b/w. im Wortblock wbi von ß.Sgespeicherl werden.

F.rfindungsgcmäß ist in oben dargestellter und an sich bekannter Speicheranordnung ein Adrcssengcnerator AG vorhanden. Dieser fiene ,itor AG kann auf die Steuerung eines Taktsignal am Hingang (7. aufeinanderfolgende Adressen, bei 00 anfangend, erzeugen. AG ist hier als ein Binärzähler ausgebildet und liefert in diesem Beispiel die aufeinanderfolgenden Adressen 00. 01. 10 und II. Wenn jetzt der Pufferspecher RS erfindungsgemäß als ein normaler Speicher arbeiten muß. werden in diesem Beispiel diese Adressen aufeinanderfolgend auf den Leitungen λ 0 und ,; I und weiter mit Bit·« eines bestimmten Wertes, hier mit »0« angegeben, ergänzt, als eine vollständige Adresse A ' über eine Torschaltung /'.V. die an ihrem Eingang I erregt ist. dem Adressenspeicher AS angeboten. Außerdem werden die Adressen aus dem Generator AG in einem Adressendekoder APdekodiert, und über Leitungen »da« werden damit hintereinander die aufeinanderfolgenden Adreßblöcke abi von AS ausgewählt. Auf diese Weise wird der Adreüpuiiei AS hintereinander mit den erwähnten Adressen IX)O.. .000. ooo.. .001. 000.. .010, 000.. .011 gefüllt (Ladeaktion). Die erwähnte Dekodierung der Adressen des Adressengenerators AG ist nicht nötig, wenn vor der Inbetriebnahme des Pufferspeichers als normalen Speicher die F.ntscheidungsanordnung Bl in einen Anfangszustand gebracht ist (der /wischen Klammern angegebene Befehl RC) so daß die Entscheidungsanordnung Rl beim Anbieten der erwähnten Adressen \ den Adressenspeicher AS automatisch aufeinanderfolgend mit den Adressen A füllt. Es sei bemerkt, daß auch die F.rgänzung der aufeinanderfolgenden Adressen mit anderen Werten als nur O-Bits erfolgen kann, /.um Beispiel wird eine bestimmte Adresse, die als Basisadresse dient, den oben erwähnten aufeinanderfolgenden Adressen zugefügt (indexierung).

Hiernach kann der Pufferspeicher als normaler Speicher verwendet werden: Wenn eine Adresse A in den Adrcßraum von A 'fällt oder mit anderen Worten, wenn A eine der Adressen A 'darstellt, ergibt dies in der Vergleichsanordnung Kein Signal auf der betreffenden Leitung Ii. und der betreffende Wortblock wird damit in BS ausgewählt (Auswählaktion). Der Adreßraum aufeinanderfolgender Adressen ist also durch die Größe des Pufferspeichers bestimmt, während die Adressen selbst aufeinanderfolgend durch den Kode bestimmt sind, mit dem der Adressengenerator die Adressenerzeugung beginnt. Dies wird praktisch meistens eine O-Anfangsposition sein, so daß der Adreßraum mit aufeinanderfolgenden Adressen von 0.../Vläuft, wobei /Vdie Anzahl Wortblöcke des Pufferspeichers ist. Wenn der Pufferspeicher auf die dargestellte Weise mit aufeinanderfolgenden Adressen versehen als ein Teil des Hauptspeichers verwendet wird, kann z. B. für den Pufferspeicher MS jede Adresse um einen Wert N = erhöht werden, so daß BS gleichsam unten in MS hinzugefügt ist.

Eine wichtige Möglichkeit, die mit diesem erfindungsgemäßen Aufbau verwirklicht ist, ist folgende: Der Puffer BS kann »off-line«, also völlig unabhängig vom h System und insbesondere unabhängig vom Hauptspeicher geprüft werden. Denn der ÄS ist direkt mit aufeinanderfolgenden Adressen adressierbar. Diese Adressen können vom Prozessor geliefert werden. Weiter ist es möglich, dafür den Adressengenerator AG t zu verwenden: Die Adressen A'. die auf Taktimpulse an der Klemme CL von .4Ggeliefert und mit O-Bits ergänzt werden, werden in Vmit dem Inhalt von AS verglichen und ein betreffender Worlblock in IiS ist ausgewählt. Während dieser Aktion muß AP abgeschaltet sein, damit die Auswahl in AS und damit in BS nicht direkt über eine der Leitungen »du« erfolgt. Hierzu ist dem . Dekoder Au ein Signal und zugefügt. Das Prüfen von BS kann weiter auf bekannte Weise erfolgen. Eine häufig angewandte Methode ist: Anbieten von Bitmustern, abermaliges Auslesen davon und Befrachten des Ergebnisses mit Hilfe von Paritätsprüfungen. ι Deutlichkeitshalber wird als Beispiel hier folgende Methode erwähnt: Auf Befehl am Eingang Cl. von AG aufeinanderfolgend .illc Adressen A' erzeugen und damit die aufeii iderfolgenden Wortblöcke in I)S auswählen. Dabei in diesen Wortblöcken lauter I-Bits Ί schreiben. Darauf: Erneut alle Adressen Λ'er/engen und jetzt die Wortblöcke lesen: Dies muß für jedes Bit ein 1 Bit ergeben. Dies läßt sich z. B. dadurch prüfen, daß am Ausgang des Registers I)SR eine UND-Operation durchgeführt wird. In 1Ί g. 2 ist dies mit dem ι piinküci ieii ί !ND-C iäiiei (Ά/Λ'/V di'igegeuen. Wenn aiii: Bits 1-Wcrt haben, ergibt dies eine »I«. LJm die Prüfung /u vervollständigen, muß auch geprüft werden, ob alle Bitstellen des Puffers BS auch 0 Bitwerte annehmen können. Dazu kann obige Methode wiederholt werden \ (Erzeugen aller Adressen A). und dabei werden zunächst alles O-Bits geschrieben und darauf wieder gelesen und geprüft, ob alle gelesenen Bits auch O-Bits sind. Dies ist durch Invertieren des Inhalts des Registers BSR i;-..v! erneutes Durchführen der UND-Operation • möglich. In F" i g. 2 ist darauf durch das eingeklammerte Nbeim UND-Gattcr f,VJ/:/Vhingewiesen.

Die skizzierte er!"indungsgemä3e Speicheranordnung bietet auch die Möglichkeit, den Adressenspeicher vollständig zu prüfen. Aul die oben beschriebene Weise . sind über /'S" alle Adressen A' »normal« dem Adressenspeicher AS zugeführt. Wenn die Adressen aus dem Prozessor oder aus dem Adressengenerator AG wie oben beschrieben (AD abgeschaltet) aufeinanderfolgend abgefragt werden, muß immer Gleichheit auftreten. 1st das der Fall, ist der Adressenspeicher in Ordnung, immerhin soweit es die »norm;!ic« Adresse A ' betriff:. Zum vollständigen Prüfen ist es nötig, auch den Adressenspeicher mit der invertiereten Adresse zu prüfen. Flierzu ist im Beispiel nach F i g. 2 eine Inverteranordnung INVPS. die gleichfalls als Torschaltung dient, vorhanden. Wenn der Eingang 2 vom / WPS einen Befehl führt, ist am Eingang 1 der Torschaltung kein Befehl vorhanden, und es wird eine Adresse A dem Adressenspeicher invertiert zugeführt. Bei der oben erwähnten Ladeaktion werden jetzt also invertierte Adressen in die Adreßblöcke von AS aufgenommen. Sowohl nach der erstgenannten Ladeaktion fur die »normalen« Adressen als auch nach der letztgenannten Ladeaktion für die invertierten Adressen muß bei dem aufeinanderfolgenden Auswählen dieser gleichen Adressen nach jeder dieser Ladeaktionen durch erneutes Anbieten der Adressen an die Vergleichsanordnung V und durch Vergleichen dieser Adresse mit den in diesem Augenblick im Adressenspeicher gespeicherten Adressen immer Gleichheit auftreten. Ist das der Fall, so bedeutet dies, daß die Bitstellen des Adressenspeichers alle ein 0- und ein 1 -Bit enthalten können. Damit ist also die Funktion des Adressenspeichers geprüft.

In Fig. 3 ist ein Adressenformat (Struktur) einer Speicherkonfiguration angegeben, die in eine Anzahl Gruppen von Wortblöcken, sowohl für den Haupt- als auch für den Pufferspeicher, eingeteilt ist. Die Anzahl

Gruppen ist für beide gleich, nämlich 2·. worin c die Anzahl erforderlicher Bit'-, ist. um jede firuppc gesondert identifizieren zu können. Weiter ist 2' die Anzahl Wortblöcke, die zu jeder Gruppe des Hauptspeichers oder in Bänke des Hauptspeichers gehört, /'ist die dazu benötigte Anzahl Bits. Schließlich kann noch eine Anzahl von 2' Speicherbänken vorhanden sein, die zusammen den kompletten Hauptspeicher Λ f.S' bilden. ;? ist die Anzahl dazu benötigter I3its. In den folgenden F-" i jj. 4 und ■"> wird von diesem Adressenformat ausgegangen. Dabei sind ;) und b zusammengenommen und der Hauptspeicher isi als eine Einheit betrachtet, obgleich er aus einer Anzahl gesonderter Speicherbän kc 2' besteht. Ebenso kann in F i g. 4 und 5 mit mehr als einem System von Pufferspeicher und Adressenspeicher gearbeitet werden. Da dies jetloch für ein gutes Verständnis der Erfindung unwichtig ist. wird auf eine weitere Beschreibung verzichtet. Es sei betnerki, daß die Bezeichnungen in den F i g. 4 und ϊ und die in F-i g. 2 möglichst angeglichen sind.

K i g. 4 zeigt den Aufbau einer Speicheranordnung nach dem Entwurf der Erfindung mit einer Einteilung in Gruppen der getrennten Speicher: Hauptspeicher MS. Pufferspeicher RS' und Adressenspeiche' AS. hier wiederum mit der Vergleichsanordnung V. obgleich auch hier AS und V zusammen ein Assoziativspeicher sein können. In F i g. 4 ist ein Prozessor P mit Datenregister PDR für Prozessordaten PD dargestellt. Weiter gibt es ein Adressenregister AR, das eine Adresse mit \dressenformat nach I" ι g. 3 enthalten kann. Das Register AR kann mit einer Adresse (a + b-\ c) aus dem Prozesse /'oder aus einer anderen Adrcsscnqueile. z. B. einem Prozessor /''oder aus einem Peripheriegerät mit der allgemeinen Bezeichnung I/O. gefüllt werden Ein weiteres Adressenregister DAR ist für den Hauptspeicher MS vorhanden. Hierin können Adressen (n+b + c) vwm Auswählen in MS aufgenommen werden. Diese Adressen können aus P. P'. I/O herrüh-en. Der Adreßteil c dient dabei für die Gruppenauswahl in MS. Hierzu wird c im Gruppendekoder GDMdekodiert. Eine im Register AR vorhandene \dresse dient zum Auswählen im Pufferspeicher BS. Der Adreßteil c gelangt in das Gruppenregister CR und wird im Gruppendekoder GD dekodiert, damit ist gleichzeitig in BS und im Adressenspeicher AS eine Gruppe ausgewählt.

Der Adreßteil (a-^-b) im Register DAR dient zum Auswählen in einer Gruppe des Hauptspeichers MS. Im Dekoder DAD erfolgt die Dekodierung von (a + b). so daß ein Wortblock WB in einer Gruppe ausgewählt wird. Ein Wortblock WB kann eine Anzahl z. B. 2 oder 4 Speicherwörter w\, w2 enthalten. Ein derartiger ausgewählter Wortblock ist dann über das Eingangs/ Ausgangsregister MSR schreib- oder lesbar. Diese Daten sind z. B. die oben erwähnten Prozessordaten PD. Selbstverständlich können diese Daten auch aus anderen Quellen herrühren oder auf andere Empfänger übertragen werden.

Die Anordnung von Registern AR und DAR muß dafür sorgen, daß unabhängig in MSund BSausgewählt werden kann. Ein Prozessor P ist z. B. mit BS beschäftigt, während eine //O-Aktivität zusammen mit MSerfolgt. Der Pufferspeicher BS hat eine beschränkte Speicherkapazität pro Gruppe. In diesem Beispiel einfachheitshalber vier, nämlich Wortblockstellen wb 0, wb 1, wb 2 und wb 3 pro Gruppe. Beim Auswählen über die Leitungen /0, /1, /2 oder /3 ist einer der Wortblöcke über das Eingangs/Ausgangsregister BSR schreib- oder

lesbar Der Adrcssenspoicher AS'(Mithält die Bits ;t+h der Wortblöcke, die pro Gruppe im differ BS stehen, denn Gruppenauswahl erfolgt auch hier von selbst über GR und GD. F)ie Adreßblöcke Ali pro Gruppe sind gleich der Anzahl Wortblöckc pro Gruppe BS. somit auch vier: abO. ab I. ab 2 und ab .3. Beim Anbieten einer Adresse in AR wird der (a + b)-Te\\ davon der Vergleichsanordnung Vangeboten.

Der Inhalt der Adreßblöcke abO, ab 1. nb2 und ab 3 der ausgewählten Gruppe (Teil c der Adresse in AR) wird mit dem (a + fj/Wert in V verglichen. Tritt bei einem davon Gleichheit auf. wird sie auf der betreffenden Leitung /0. /1. /2 oder /3 signalisiert, und der entsprechende Wortblock wird in BS ausgewählt. Wird keine Gleichheit signalisiert, erscheint hinter dem NICHT-ODER-Gattei^cin I-Signal auf der Leitung /4. Dieses 1 -Signal auf der Leitung /4 bereitet das UND-Gatter 4 vor, und damit wird die Adresse in A/? an DAR wcitergeleitct. wenn über die Leitung /5 dieser Weg ireigi.-geueii wild. Die Leitung /j füi'ii'i !-Signal, wenn MS frei ist. um eine neue Adresse auszuwählen. Danach erfolgi die Auswahl des Adreßteiles (a+b)\m Hauptspeicher MS. Der Inhalt des dabei gefundenen Wortblockes wird jetzt über MSR auf den Prozessor P und gleichfalls auf BSR übertragen, um in den Puffer BS aufgenommen zu werden. Wenn 55 voll besetzt ist. entscheidet die Entscheidungsanordnung Bl. an welcher Stelle dieser immei noch gleichen Gruppe dieser Wortblock aufgehoben wird. Der Adreßteil (a+b) dieses Wortblocks wird dabei im Adressenspeicher an der entsprechenden Stelle in dieser gleichen Gruppe gespeiihcrt. Wenn abgesehen vom Laden des Puffers normalerweise nur im Puffer gelesen wird, kann der »alte« Wortblock und seine Adresse überschrieben werden. Wenn auch das Schreiben von Wortblöcken im Puffer möglich ist, ohne daß diese direkt im Hauptspeicher aufgezeichnet werden, wird der aus dem Puffer herauszuschiebende Wortblock, z. B. bei einem folgenden Zyklus des Hauptspeichers, wieder nach seinen Platz in dieser Gruppe des Hauptspeichers gebracht. Dabei wird auch der Adreßblock benutzt, der vor diesem Wortblock im Adressenspeicher AS stand, aber jetzt also auch herausgeschoben ist. Wie dies alles in der Praxis verwirklicht ist, ist an sich bekannt und braucht keine nähere Erläuterung, weil es für ein gutes Verständnis der Erfindung unwichtig ist.

In Fig. 5 ist der für die Erfindung wichtige Teil der Speicheranordnung nach F i g. 4 mit den dazugehörigen erfindungsgemäßen Maßnahmen für diese Anordnung angegeben.

Dazu ist in F i g. 5 gezeigt: Der Adressenspeicher AS. die Vergleichsanordnung V, hier in Subeinheiten VO. Vi, V2 und K3 unterteilt. Flipflops FFO. FF1.FF2 und FF3, die Entscheidungsanordnung Bl, ein Adressengenerator AGG mit Dekoder DAGG. weiter das Gruppenregister GR. der Gruppendekoder GD und schließlich noch die UND-Gatter £0, El, £2 und £3 und die ODER-Gatter O0, O 1, O2 und O3; QQ. Q 1. Q2 und Q3 sowie 70, Ti, T2 und Γ3. Die Adreßblöcke ab0,abi,ab2 und ab3 des Adressenspeichers AS sind jeweils in Teile eingeteilt: (a+b) zum Speichern des Adreßteiles (a+b), der für die Auswahl in einer Gruppe sorgt, ν zur Speicherung eines sogenannten Gültigkeitsbits, das angeben muß, ob ein betreffender Wortblock als gültig (mit brauchbarem Inhalt) oder als ungültig (also negierbar und somit auch überschreibbar) betrachtet werden muß, und den Teil pr, der sogenannte Prioritätsbits enthält die in der Entschei-

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ίο

dungsiinordniing /J/benutzt werden, um entscheiden zu können, welcher Wortblock bei voll besetztem Pufferspeicher überschrieben oder herausgeschoben werden darf (muß). Einfachhcilshnlber wird weiter unten angenommen, daß ein neuer Wortblock und die zugehörige Adresse ohne weiteres einem »alten« Wortblock und seiner Adresse überschrieben werden kann (der I all eines Pufferspeichers, in dem ausschließlich gelesen v,ird und keine zwischenzeitigen Änderungen in den Wortblöcken des Puffers erfolgen). Daneben können Änderungen im Hauptspeicher MS aufgezeichnet werden. Dabei muß also, wenn ein geänderter Wortblock in BS vorhanden ist, dieser Wortblock für ungültig erklärt werden (sie weiter unten auch bei Gültigkeit). Wenn bei der Verwendung einer Speicheranordnung mit einem Pufferspeicher und zugehörigem Adressenspeicher angefangen wird, muß die Einheit zunächst in eine Startposition gebracht werden. Dies geschieht im Aufbau nach F i g. 4 und 5 wie folgt: Das i/-Rif icdc¹» AHrpRhlnrlts abi muß auf unpültip.

angenommen = 0 gesetzt werden. Damit ist alles frei und die Startposition ist also eingestellt. Diese O-Stellen der ϊ'-Bits geht einfach wie folgt vor sich: Es ist ein Zähler CTI vorhanden, der auch als Teil des Adressengenerators AGG dienen kann, wie später erläutert wird, der auf Taktimpulse am Eingang CL aufeinanderfolgend alle Gruppen von 0 bis 2"' abzählt. Für dieses Abzählen gibt es auf der Leitung ST (Startleitung) ein !-Signal, das über die ODER-Gatter 70 bis T3 die entsprechenden Ripflops FFO bis FF3 in die O-Stellung bringt; diese O-Stellung wird mit einem Schreibbefehl an den v-Bitstellen der Adreßblocke abO bis ab 3 bei jeder Stellung des Zählers CT1 geschrieben. Der Zähler zählt alle Gruppen ab: Zählerstellung * wird über Gruppenregister GR und Dekoder GD zum Auswählen der Gruppe χ verwendet. Nach dem Durchlaufen aller 2'-Stellungen ist jedes v-Bit = 0 gesetzt.

Jetzt kann die Speicheranordnung nach Bedarf arbeiten, und zwar der Pufferspeicher in Verbindung mit dem Hauptspeicher. Es werden Adressen (a + b + c) angeboten, und zwar in den Gruppenteil c und den Teil (a + b)usw. getrenet, wie oben bereits beschrieben. Das Vergleichen erfolgt gleichzeitig in den Subvergleichsanordnungen VO bis V 3. Liegt Gleichheit vor und ist v= 1 für diesen Fall (dieses v= 1 kann z. B. in jeder der VO bis V3 festgestellt werden), so tritt eine Signalisierung auf der betreffenden Leitung /0, /1, /2 oder /3 auf. Der entsprechende Wortblock aus dieser gleichen Gruppe des Pufferspeichers wird ausgewählt usw., wie oben beschrieben.

Tritt keine Gleichheit auf. so wird auf Basis der Werte, die jedes der Bits pr darstellen, in der Entscheidungsanordnung Bl bestimmt, an welcher Stelle in der ausgewählten Gruppe des Pufferspeichers der Wortblock mit der nicht im Adressenspeicher vorhandenen Adresse (a+b) geschrieben wird. Hierzu wird eine der Leitungen 5 0, s 1, 5 2 oder s3 erregt Damit wird durch das zugehörige ODER-Gatter QO, Q 1, Q 2 oder Q3 der zugehörigen Vergleichungsanordnung VO, Vl. V2 oder V3 ein Befehl gegeben, der die zu Vergleichszwekken angebotene Adresse (a + b) an die Adreßstelle des Adreßblocks abi des Adressenspeichers weiterleitet Ist also ab2 zum Oberschreiben ausgewählt, hat 5 2 1-Signal und wird V2 über Q 2 gesteuert um die (a + b)-Adresse in ab 2 zu bringen. Gleichzeitig steuert die erregte Leitung, hier beispielsweise s2 über das ODER-Gatter Q 2 den Füpflop FF2 an. Dieser FF2 wird gesetzt und es wird ein v=l-E.it an die Validitätsbitstellen von ;ib2 weitergeleitet. In dieser Situation führt auch die Leitung /2 I-Signal, denn durch das Einführen von (a + b) in ab 2 ist Gleichheit erzeugt, und damit wird der Wortblock v.b2 (Fig. 4) mit den ■> Daten gefüllt, ate zu dieser Adresse (a + ^gehören.

Wenn im Computcrsystem (vgl. Fig. 1) eine Aktion stattfindet, bei der von der »Außenwelt«, d. h. von einem Peripheriegerät oder von anderen Abschnitten des Computersystems, Daten auf die Speicherkonfiguration

in und insbesondere auf den Hauptspeicher übertragen werden, muß dafür gesorgt werden, daß die Validitätsinformation v=0 wird, wenn eine Adresse, auf der im Hauptspeicher geschrieben wird, auch in /iSvorhanden ist. Dies ist in F i g. 5 auch angegeben. Im Zustand:

ii Hauptspeicher ist mit der Außenwelt verbunden, führt die Leitung MSPe'm ! -Signal, das an den UND-Gattern /TO, £ 1, F. 2 und E3 liegt. Tritt in einer der Anordnungen VO, Vl, V2 oder V3 Gleichheit auf, wird über die betreffende // das Gatter Ei geöffnet und mit dessen

m Ausgang wird über das ODER-Gatter 77 der Flipflop FFi rückgestellt, wodurch im Adreßblock abi das Gültigkeitsbit v=0wird.

Beim Gruppenregister GR ist noch angegeben, woher das ceiner Adresse (a + b+c)herrühren kann: PARd. h.

>-, aus dem Prozessor (siehe Fig. 4, das caus dem Register AR)-, MSPR: das heißt aus einem Register, von dem aus die oben erwähnte Aktion zwischen der »Außenwelt« und dem Hauptspeicher erfolgt.

Um in oben dargestellter Anordnung das Arbeiten des Pufferspeichers nach der Erfindung als normaler Speicher zu ermöglichen, ist folgendes vorgesehen: Der Gruppenzähler CTX ist um einen Teil CT2 erweitert, und diese beiden Teile bilden den sogenannten Adressengenerator AGG (vgl. den Adressengenerator

υ AG in F i g. 2). Für den Teil CTl bleibt gültig, daß er für die Gruppenauswahl dient, wie oben bereits beschrieben wurde. Wenn der Pufferspeicher BS mit seinem Adressenspeicher AS als normaler Speicher arbeiten muß (also AS muß aufeinanderfolgende Adressen besitzen, die dazu verwendet werden, in BS auswählen zu können, als wäre BS ein normaler Speicher mit aufeinanderfolgend adressierten Wortblöcken), so führt die Leitung BMS 1-Signal. Dieses Signal gelangt über die ODER-Gatter OQ, O\, O2 und O3 an den Setzeingang der Fllipflops FFO, FFl, FF2 und FF3. Hiermit wird für jedes Validitätsbit ν aller Adreßbiöcke der v= !-Wert weitergeleitet. Gleichfalls liegt die Leitung BMS am Dekoder DAGG, in dem die Zählstellungen von CT2 dekodiert werden. Die

so Zählkapazität von CT2 ist durch die Anzahl Wortblökke, die pro Gruppe im Pufferspeicher vorhanden ist, bestimmt. Das sind hier also vier, d. h. CT2 umfaßt 2 Bits für 2² = 4 Zählstellungen. Das Füllen des Adressenspeichers AS mit aufeinanderfolgenden Adressen geht dann wie folgt vor sich: Der Adressengenerator AGGspricht auf Taktimpulse am Eingang CL an. Ausgehend von der Stellung 00/0 ... 00 wird zunächst in der 0. Gruppe im 0. Adreßblock ab 0 der Kode 00 (vor dem Strich der erwähnten Stellung, hier wiederum beispielsweise, ausschließlich mit 0-Werten gefüllt, so daß die ganze Adresse (a+b)= A' den Wert 000...000 hat) eingebracht Der erwähnte Kode 00 wird im Dekoder DAGG dekodiert und liefert auf der Leitung da 0 ein Signal, mit dem die erwähnte Adresse (a+b)=A' über die Anordnung VO an der Adreßstelle von abO gebracht wird.

Ist die folgende Stellung von CTl, CT2 00/00 ... 0!, so wird die erste Gruppe ausgewählt, und nach obiger

Beschreibung wird in der 1. Gruppe an der Stelle nbQ die Adresse Λ': 000... 000 gebracht. Die folgende Stellung von CTl. CT2 ist 00/0... 10, damit wird die 2. Gruppe ausgewählt, und gleichfalls wird in dieser Gruppe an der Stelle ubO die Adresse A': 000 ... 000 -, geschrieben. Dies läuft so weiter für alle Gruppen. Sind alle Gruppen einmal an der Reihe gewesen, ist die Stellung von C7'l, CT2: 01/00... 00. hiermit wird wiederum die 0. Gruppe angewiesen, aber jet/.t wird der Kode 01 in DAGG dekodiert, was ein 1-Signal an da 1 in bedeutet. Dies hat zur Folge, daß der mit Nullen ergänzte Kode 01: 000... 001 an der Adrelistelle ab I dieser 0. Gruppe geschrieben wird. Dieser Vorgang wiederholt sich, bis der vollständige Adrcsscnspeichcr mit aufeinanderfolgenden Adressen gefüllt ist. Zur r. Veranschaulichung ist in Fig. 6 für eine Gruppe /der Inhalt des Adressenspeichers dargestellt.

F i g. 6 steht neben F i g. 5. um zu zeigen, wie dies insgesamt zusammenhört. An den Stellen pr der

Prioritätsdaten sind Kreuze angegeben, weil für diesen lall ihr Inhalt keine Rolle spielt.

Auf diese Weise ist also mit sehr geringen Mitteln (närrl'ch !".,Weiterung¹.··· ι CT', mi; C T2) der Zweck der F.rfii.uiLig erreicht. Wenn eine beliebige Adresse (;i + b-f- c), die im Adreßraum des auf oben beschriebene Weise gefüllten Adre.ssenspcichers liegt, angeboten wird, führt nach dem Vergleichen des (u + fc^Tnils in den Vergleichsanordnungen VO, Vl, V2 und V3. eine der Leitungen /0. /1. /2 oder /3 1-Signal, und der entsprechende Wortblock dieser Gruppe wird (auf Hinweis des Adreßteiles c) im Pufferspeicher BS ausgewählt.

Das Prüfen des Puffers und des Adressenspeichers k?ht weiter auf entsprechende Weise wie an Hand der I' i g. 2 beschrieben. Hierfür ist in F i g. 5 sowie in F" i g. 2 das Signal nad und die Anordnung mit der Torschaltung PS mit dem F.ingang 1 und der Invertertorschaltung //VVPSmit dem tlingang 2 angegeben.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Speicheranordnung mit mindestens einem langsamen Hauptspeicher großer Speicherkapazität, der in Wortblöcke eingeteilt ist, und mit mindestens einem schnellen Pufferspeicher geringer Speicherkapazität, der gleichfalls in Wortblöcke eingeteilt ist, jedoch mit geringerer Anzahl als im Hauptspeicher, mit weiter einem Adressenspeicher, der in eine Anzahl Adreßblöcke gleich der Anzahl Wortblöcke des Pufferspeichers eingeteilt ist, wobei jeder Adreßblock die Adresse eines im Pufferspeicher befindlichen Wortblocks aufnimmt und der Adressenspeicher mit mindestens einem Vergleicher versehen ist, der die Adresse eines aufgerufenen Wortblocks mit den im Adressenspeicher gespeicherten Adressen der im Pufferspeicher vorhandenen Wortblöcke vergleicht und bei Übereinstimmung den betreffenden Wortblock im Pufferspeicher auswählt, wobei bei Nichtübereinstimmung der Wortblock vom Hauptspeicher zam Pufferspeicher und die betreffende Adresse zum dazugehörigen Adreßblock des Adressenspeichers übertragen wird, dadurch gekennzeichnet, daß zur Herstellung eines Betriebs des Pufferspeichers (BS) als selbständiger Speicher unabhängig vom Hauptspeicher (MS) ein Adressengenerator (AG; AGG) vorhanden ist, der aufeinanderfolgende Adressenteile (JaO, a I]) erzeugt, die zusammen mit Nachfülladreßbits (0) aufeinanderfolgende Adressen (A') bilden, daß ein Dekodierer (Bl, AD; DAGG)aus den Adressenteilen ([a 0, a I]) Selektionssignale (da, da 0, ...da 3) erzeugt, die das Einsenreiben der erzeugten Adressen (A') in die Adreßblöcke (abO,... ab 3) des Adressenspeichers (AS) über dtn bzw. die Vergleicher (V; VO,... V3) steuern, so daß nachfolgend der Pufferspeicher (BS) über den Adressenspeicher (AS) als ein Speicher mit aufeinanderfolgenden Adressen adressierbar ist.

2. Speicheranordnung nach Anspruch 1, in der der Hauptspeicher in Gruppen von Wortblöcken und der Pufferspeicher in eine gleiche Anzahl vor Gruppen von Wortblöcken, jedoch mit weniger Wortblöcken pro Gruppe, und der Adressenspeicher in Adreßblöcke, eingeteilt ist, dadurch gekennzeichnet, daß bei den vom Adressengenerator (AGG) erzeugten Adressen ein erster Adressenteil (C) für die Gruppenauswahl beim Adressenspeicher (AS) und beim Pufferspeicher (BS) und ein zweiter Adressenteil ([aO, a I]) zusammen mit Nachfülladreßbits (0) zur Bildung vollständiger Adressen (a + b) zur Identifizierung der Wortblöcke pro Gruppe des Pufferspeichers (BS) dient und daß die vollständigen Adressen (a+b)über Vergleicher (Vi, ... V3), die von im Dekodierer (D/4GG^dekodierten •,(.■weiten Adressenteile ([a0, a I]) selektiert sind, in die Adreßblöcke (abO, ... ab3) pro Gruppe des Adressenspeichers (AS) eingeschrieben werden.

3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Inverteranordniing (INVPS) vorhanden ist, in der die vom Adressengenerator (AGG) erzeugten Adressen inverlierbar sind, so daß der Pufferspeicher (BS) über den Adressenspeichcr (AS) als ein Speicher mit aufeinanderfolgenden invertierten Adressen adressierbar ist.

4. Speicheranordnung nach Anspruch 2, dadurch

gekennzeichnet, daß der Adressengenerator (AGG) ein zum Auswählen der Gruppen des Pufferspeichers (PS) bzw. Adressenspeichers (AS) vorgesehener Gruppenzähler (CTi) ist, der um eine Anzahl Bits π erweitert ist (CT2), wobei 2" gleich der Anzahl Adressen des Adressenspeichers (AS) ist, die der Wortblockspeicherkapazität pro Gruppe des Pufferspeichers (ÄSJentsprichL