DE2209253A1 - Verfahren und schaltungsanordnung zur fehlerpruefung einer speicheradressierung - Google Patents

Description

Böblingen, den 18. Februar 1972 moe-sz

Amtliches Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket GE 971 039; 871 181

Verfahren und Schaltungsanordnung zur Fehlerprüfung einer Speicher adres s ier ung

Die Erfindung betrifft ein Verfahren sowie die zugehörige Schaltungsanordnung zur Fehlerprüfung und örtlichen Fehlerzuordnung einer Speicheradressierung, bei der aus einem einzelnen Fehler im Adressierungssystem jeweils ein Fehlerfeld bzw. eine Fehlerfeldverteilung bezüglich der adressierten Speicherstellen resultiert. Als Anwendungsgebiet der Erfindung kommen alle Schreib-/ Lesespeicher mit direktem Zugriff in Frage, bei denen eine physikalische Beziehung zwischen der Speicheradresse und der eigentlichen Speicherzelle besteht.

Bei der Prüfung einer Speicheradressierung, d. h. der Prüfung eines Speichers auf Adreßfehler, ist zu berücksichtigen, daß ein Fehler im Ad:eßsystem jeweils in einem ganzen Fehlerfeld falsch adressierter Speicherstellen resultieren kann. Umgekehrt kann nicht ohne weiteres aus dem Erkennen einer falsch adressierten Speicherstelle auf den konkreten Fehler im zugehörigen Adreßsystem, z. B. einer Adreßleitung, geschlossen werden, da in der Regel jede Adreßleitung ein ganzes Speicherstellenfeld bedient.

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Es ist nun bekannt, für jede konkrete Speicherkonfiguration Musterlisten mit typischen Fehlerfeldverteilungen in Abhängigkeit von bestimmten Fehlern im zugeordneten Adreßsystem verfügbar zu haben. Dabei läßt die Ermittlung einer falsch adressierten Speicherstelle jedoch aus den obengenannten Gründen noch nicht oder nur sehr schwierig eine Zuordnung dieses ermittelten Fehlers zu dem konkreten Fehler im Adreßsystem zu. Bekannt ist weiterhin zur Prüfung einer Speicheradressierung, als Dateninhalt in die einzelnen Speicherstellen deren jeweilige Adressen einzuschreiben und in einem zweiten Durchgang die jeweiligen Adressen noch einmal zu erzeugen und mit den ausgelesenen Speicherinhalten zu vergleichen. Tritt bei diesem Vergleich eine Diskrepanz zwischen der Adresse und dem Inhalt der so adressierten Speicherstelle auf, kann so in relativ einfacher Weise ein Fehler erkannt werden. Ist nun aufgrund eines vorhergehenden Testes des Speichers bezüglich seiner einzelnen Bitstellen sichergestellt, daß dieser Fehler nicht durch die fehlerhafte Funktion der Speicherstelle bedingt ist, muß demnach ein Fehler im Adressierungssystem angenommen werden. Aber auch mit diesem Verfahren lassen sich fehlerhaft adressierte Speicherstellen nur einzeln feststellen, was für die Ermittlung des letztlich zugrunde liegenden Fehlers nicht ausreichend ist.

Der Erfindung liegt daher die Aufgabe zugrunde, ein einfacheres und gleichzeitig zuverlässigeres Verfahren zur Fehlerprüfung einer Speicheradressierung anzugeben. Es soll ermöglicht werden, im Wege einer systematischen und vor allem automatischen Durchprüfung aller Speicherzellen eine vollständige Übersicht über die gesamte Fehlerfeldverteilung zu erhalten, aufgrund derer durch einen einfachen Vergleich mit der zugehörigen Musterfehlerfeldverteilung die örtliche Zuordnung des zugrunde liegenden Fehlers vorgenommen werden kann. Weiterhin soll eine Schaltungsanordnung zur Durchführung dieses Prüfverfahrens angegeben werden.

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Gemäß der Erfindung wird diese Aufgabe durch ein Verfahren zur Fehlerprüfung einer Speicheradressierung gelöst, das die folgenden Verfahrensschritte umfaßt:

a) Der hinsichtlich Fehladressierung zu prüfende Speicher wird in jeder Speicherstelle mit der dieser SpeichersteHe zugehörigen Adresse geladen;

b) es werden alle Speicherstellen ausgelesen und ihr Inhalt mit der Speicherstellenadresse verglichen;

c) stimmt der Inhalt einer Speicherstelle nicht mit ihrer Adresse überein, wird diese Fehlerfeldadresse aufbewahrt und eine
automatische Invertierung des Prüfkriteriums vorgenommen;

d) bei der nächstfolgenden Übereinstimmung zwischen Inhalt und Adresse einer Speicherstelle wird diese Adresse ebenfalls
aufbewahrt und die automatische Invertierung des Prüfkriteriums vorgenommen usw. entsprechend der Verfahrensschritten b) - d) .

Durch diese Art des an der Fehlerfeldgrenze automatisch invertierten Prüfkriteriums erhält man eine Tabelle von Speicheradressen, die die Lage und Länge etwaig vorhandener Fehlerfelder angibt. Aus dem "Rhythmus" der Fehlerfeldverteilung ergibt sich zusammen mit dem jeweiligen Adressierungsschema des Speichers der Fehlerort in der Adressierung. Der Bediener des Tests erhält somit direkt Reparaturanweisungen, z. B. Austausch einer Schaltungskarte, wodurch die Ausbildungskosten für diesen Personenkreis erheblich reduziert werden können. Weitere vorteilhafte Ausgestaltungen dieses Verfahrens sind in den Unteransprüchen gekennzeichnet.

Die Schaltungsanordnung zur Durchführung des Verfahrens ist erfindungsgemäß dadurch gekennzeichnet, daß ein Adreßgenerator mit dem Adreß- und Dateneingang eines Speichers sowie mit einem er-

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sten Eingang einer Vergleichseinrichtung verbunden ist, daß der Datenausgang des Speichers auf den zweiten Eingang der Vergleichseinrichtung und der Ausgang der Vergleichseinrichtung auf eine Steuerschaltung geführt ist, die im Falle der durch die Vergleichseinrichtung festgestellten ersten Abweichung von Inhalt und Adresse einer ausgelesenen Speicherzelle bzw. einer nach einem festgestellten Fehlerfeld vorliegenden ersten Übereinstimmung ein die jeweilige Adresse betreffendes Aufbewahrungssignal erzeugt und das jeweilige Prüfkriterium invertiert, und daß das von der Steuerschaltung erzeugte Ausgangssignal eine Torschaltung zur Aufbewahrung der Adresse darstellt. Diese Steuerschaltung enthält eine Verriegelungsschaltung, deren Setz- und Rückstelleingang, letzterer über ein Invertierglied, mit dem Ausgang der Vergleichseinrichtung in Verbindung stehen, wobei in einem ersten UND-Glied das wahre Ausgangssignal der Vergleichseinrichtung mit dem invertierten Ausgangssignal der Verriegelungsschaltung und in einem zweiten UND-Glied das invertierte Ausgangssignal der Vergleichseinrichtung mit dem wahren Ausgangssignal der Verriegelungsschaltung verknüpft sind und die Ausgänge beider UND-Glieder durch ein ODER-Glied zu dem das Adreßaufbewahrungssignal bildenden Ausgangssignal der Steuerschaltung zusammengefaßt sind. Auch bezüglich der Schaltungsanordnung sind weitere vorteilhafte Ausführungsformen in den Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden an Hand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein Blockschaltbild der Schaltungsanordnung zur

Durchführung des erfindungsgemäßen Verfahrens;

Fig. 2 die Steuerschaltung zur Erzeugung des Adreßauf-

bewahrungssignals sowie zur automatischen Inver-

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tierung des Prüfkriteriums an den Fehlerfeldgrenzen und

Fig. 3 ein Zeitdiagramm zur Erklärung der Wirkungsweise

der Steuerschaltung.

Um zu gewährleisten, daß bei der eigentlichen Fehlerprüfung der Speicheradressierung ermittelte Fehler tatsächlich im Adressierungssystem und nicht im Speicher, d. h. in den Speicherzellen selbst verursacht sind, ist Voraussetzung, daß vorher jede einzelne Speicherzelle als fehlerfrei befunden wurde. Das soll im folgenden vorausgesetzt werden.

Das Verfahren zur Fehlerprüfung der Speicheradressierung wird im folgenden unter Zuhilfenahme des Blockschaltbilds nach Fig. beschrieben. Der Speicher 1 wird in einem ersten Durchlauf über den Adreßgenerator 2 mit einer Adreßfortschaltung gemäß der Beziehung (ADR) . = (ADR) + 1 in jeder Speicherstelle mit der zugehörigen Speicherstellenadresse geladen. Der Ausgang des Adreßgenerators 2 führt sowohl auf den Adreß- als auch den Dateneingang des Speichers 1. Es kann u. U. vorteilhaft sein, lediglich eine Teiladresse als Dateninhalt in die jeweilige Speicherstelle zu schreiben. In einem zweiten Durchlauf, der nach derselben Adreßsteuerung abläuft, werden über den Datenausgang des Speichers 1 die Inhalte der Speicherstellen mit ihrer eigenen Adresse bzw. Teiladresse in einer Vergleichseinrichtung 3 auf Übereinstimmung geprüft. Beim Erkennen der ersten Abweichung (Fehler) wird die zugehörige vom Adreßgenerator.2 erzeugte Adresse aufbewahrt und als Beginn eines Fehlerfeldes, z. B. auf einer Liste 4, ausgedruckt (ADR U). Dann wird automatisch das Prüfkriterium invertiert, so daß nunmehr weitere Abweichungen zwischen Adresse und Speicherstelleninhalt zugelassen werden, ohne daß die Adressen dieser weiteren Fehlstellen aufbewahrt werden. Das Aufbewahrungssignal für diese und die folgenden Fehleradressen an den Grenzen eines Fehlerfeldes wird in der der Vergleichseinrichtung 3 nachgeschalteten Steuerschaltung 5 erzeugt und steuert

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die Torschaltung 6 für die gerade anliegende fehlerhafte Adresse, im Beispiel ADR U, auf Durchgang. Auch die automatische Umkehrung des Prüfkriteriums wird in der Steuerschaltung 5, wie später näher beschrieben werden wird, vorgenommen.

Wie bereits erwähnt, werden von dieser ersten fehlerhaften Adresse, ADR U, an aufwärts alle Fehler zugelassen. Wird nun wieder die erste Übereinstimmung zwischen einem Speicherstelleninhalt und der zugehörigen Adresse festgestellt, wird wiederum durch ein in der Steuerschaltung 5 erzeugtes Aufbewahrungssignal AS diese das Ende des ersten Fehlerfeldes bezeichnende Adresse, ADR V, aufbewahrt und auf der Liste 4 ausgedruckt. In gleicher Weise wie oben wird weiterhin automatisch das Prüfkriterium invertiert. Der Prüflauf wird dann entsprechend der bisher beschriebenen Routine fortgesetzt, d. h. die Adresse ADR W der nächstfolgenden Nichtübereinstimmung sowie die erste Adresse ADR X der dann folgenden ersten Übereinstimmung werden wieder aufbewahrt zur Bezeichnung des zweiten Fehlerfeldes F2 usw., bis der gesamte Speicher durchgeprüft ist.

Die auf diese Weise festgehaltenen Adressen und damit die Fehlerfeldverteilungen werden mit dem jeweiligen Adressierungsschema des geprüften Speichers verglichen. Hierdurch wird der Fehlerort des Adressierfehlers ermittelt, wobei z. B. davon ausgegangen werden kann, daß sich das jeweilige Fehlerbild durch Einfügung des konkreten Fehlers an seinem Fehlerort ergibt. Führt man in den Test Listen ein, die die Verteilung der AdreßbitP auf die einzelnen Schaltungskarten entsprechend der jeweiligen Speicherkonfiguration erhalten, kann ausgehend von dem ermittelten Adreßfehler durch einen assoziativen Vorgang auf der zu Beginn des Tests ausgewählten Liste die fehlerhafte Schaltungskarte automatisch ermittelt und dem Bediener die entsprechende Reparaturanweisung mitgeteilt werden.

In Fig. 2 ist die für die Durchführung des erfindungsgemäßen Verfahrens wesentliche Steuerschaltung 5 zur Erzeugung des je-

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weiligen Adreßaufbewahrungssignals sowie zur automatischen Umkehr des Prüfkriterium in einem mehr ins einzelne gehenden Blockschaltbild dargestellt. Soweit in dieser Darstellung bereits in Fig. 1 enthaltene Schaltungsteile mit aufgeführt sind, sind diese gleich bezeichnet. In seinem Kern besteht die Steuerschaltung aus einer Verriegelungsschaltung 51 mit einem Setz- bzw. Rückstelleingang S bzw. R. Der Ausgang der Vergleichseinrichtung 3 ist über ein UND-Glied 52 auf den Setzeingang und über das Invertierglied 53 sowie das UND-Glied 54 auf den Rückstelleingang der Verriegelungsschaltung 51 geführt. An den zweiten Eingang der UND-Glieder 52 und 54 ist eine Taktsignalquelle T2 angeschlossen. Der Ausgang der Verriegelungsschaltung 51 ist einmal unmittelbar mit dem weiteren UND-Glied 55 sowie über das zweite Invertierglied 56 mit dem UND-Glied 57 verbunden. Die jeweils beiden weiteren Eingänge der UND-Glieder 57 bzw. 55 sind mit dem Ausgang der Vergleichseinrichtung 3 und der Taktsignalquelle Tl bzw. mit dem Ausgang des Invertiergliedes 53 und der Taktsignalquelle Tl verbunden. Schließlich sind die Ausgänge der UND-Glieder 55 und 57 über das ODER-Glied 58 zum eigentlichen Ausgang der Steuerschaltung 5 zusammengefaßt. Dieser Ausgang liefert das Adreßaufbewahrungssignal AS, das die Torschaltung für die jeweils aufzubewahrende Adresse ADR auf Durchgang steuert.

Zur Erklärung der Funktion der in Fig. 2 dargestellten Steuerschaltung 5 wird im folgenden das zugehörige Zeitdiagramm gemäß Fig. 3 hinzugezogen. Zu Beginn des Prüflaufs zur Fehlerermittlung der Speicheradressierung, bei dem nacheinander die einzelnen Speicherstelleninhalte mit den zugehörigen Adressen in der Vergleichseinrichtung 3 auf Übereinstimmung geprüft werden, soll angenommen werden, daß die Verriegelungsschaltung 51 an ihrem Ausgang im Binärzustand O ist. Eine durch die Vergleichseinrichtung 3 festgestellte Nichtübereinstimmung (Fehler) soll durch den Binärzustand 1 repräsentiert werden. Solange nun die Vergleichseinrichtung 3 die Übereinstimmung zwischen Speicherstelleninhalt und zugehöriger Adresse feststellt, an ihrem Ausgang demzufolge Null-Signale erscheinen, sind die UND-Bedingun-

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gen der beiden UND-Glieder 55 und 57 nicht erfüllt, so daß auch das am Ausgang des ODER-Gliedes 58 auftretende Adreßaufbewahrungssignal AS im Null-Zustand ist. Voraussetzungsgemäß soll weiterhin die Torschaltung 6 nur durchlässig sein, wenn das Adreßaufbewahrungssignal AS an ihrem Eingang im Eins-Zustand ist. Im soeben beschriebenen Fall ist die Torschaltung 6 demnach gesperrt. Wird bei einer ausgelesenen Adresse, z. B. ADR U_# deren Nichtübereinstimmung mit dem zugehörigen Speicherstelleninhalt festgestellt, erscheint am Ausgang der Vergleichseinrichtung 3 eine binäre 1. Damit sind die beiden oberen Eingänge des UND-Gliedes 57 erfüllt, so daß mit dem Auftreten des auf den dritten Eingang geführten Taktimpulses Tl am Ausgang des UND-Gliedes 57 und somit auch am Ausgang des ODER-Gliedes 58 eine binäre 1 auftritt. Das die Torschaltung 6 steuernde Aufbewahrungssignal AS weist jetzt den Zustand der binären 1 auf und die gerade anliegende Adresse, hier ADR U, wird zum Ausgang der Torschaltung 6 durchgeschaltet und aufbewahrt. Wie sich aus Fig. 3 ergibt, tritt im Anschluß an Tl der Taktimpuls T2 auf, wodurch über das UND-Glied 52 und den Setzeingang S die Verriegelungsschaltung 51 umgeschaltet wird, an ihrem Ausgang also eine binäre 1 erscheint. Dadurch wird über das Invertierglied 56 das UND-Glied 57 wieder gesperrt. Folgen nun im Zuge der Fehlerprüfung weitere Abweichungen, werden deren zugehörige Adressen nicht aufbewahrt.

Tritt wieder eine erste zutreffende Adresse auf, erscheint am Ausgang der Vergleichseinrichtung 3 eine binäre O. Damit ist das UND-Glied 55 bezüglich seines unteren Eingangs und auch bezüglich seines mittleren Eingangs (Ausgang der Verriegelungsschaltung) erfüllt. Durch den Taktimpuls Tl wird auch der dritte Eingang des UND-Gliedes 55 erfüllt mit der Folge, daß diese Adresse wiederum aufbewahrt wird. Durch diese aufbewahrte Adresse, ADR V, wird das Ende des ersten Fehlerfeldes (Fl in Fig. 1) festgehalten. Die automatische Umkehr des Prüfkriteriums erfolgt jetzt durch das Taktsignal T2 und das UND-Glied 54 über den Rückstell-

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eingang R der Verriegelungsschaltung 51. Damit liegt nun wieder der ursprüngliche Ausgangszustand vor, von dem bei der obigen Beschreibung ausgegangen wurde.

Mit dem angegebenen Verfahren sowie der beschriebenen Schaltungsanordnung ist somit die systematische Durchprüfung einer Speicheradressierung möglich, bei der infolge der Adressenaufbewahrung sowie der automatischen Umkehrung des Prüfkriteriums an den Fehlerfeldgrenzen die gesamte Fehlerfeldverteilung dieser Speicheradressierung durchgehend ermittelt wird, so daß aus dem sich, ergebenden Fehlerrhythmus die örtliche Fehlerzuordnung unschwer und vor allem zuverlässig erreicht werden kann.

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Claims (7)

1. PATENTANSPRÜCHE

   Verfahren zur Fehlerprüfung und örtlichen Fehlerzuordnung einer Speicheradressierung, bei der aus einem einzelnen Fehler im Adressierungssystem jeweils ein Fehlerfeld bzw. eine Fehlerfeldverteilung bezüglich der adressierten Speicherstellen resultiert, dadurch gekennzeichnet, daß es die folgenden Verfahrensschritte umfaßt:

   a) der hinsichtlich Fehladressierung zu prüfende Speicher wird in jeder Speicherstelle mit der dieser Speicherstelle zugehörigen Adresse geladen;

   b) es werden alle Speicherstellen ausgelesen und ihr Inhalt mit der Speicherstellenadresse verglichen;

   c) stimmt der Inhalt einer Speicherstelle nicht mit ihrer Adresse überein, wird diese Fehlerfeldadresse (ADR U) aufbewahrt und eine automatische Invertierung des Prüfkriteriuras vorgenommen;

   d) bei der nächstfolgenden Übereinstimmung zwischen Inhalt und Adresse einer Speicherstelie wird diese Adresse (ADR V) ebenfalls aufbewahrt und die automatische Invertierung des Prüfkriteriums vorgenommen usw. entsprechend den Verfahrensschritten b) - d).
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die sich aus der Prüfung an Hand der aufbewahrten Adressen ergebende Fehlerfeldverteilung mit einer zu jedem Speicheradressierungsschema vorhandenen Musterfehlerfeldverteilung verglichen wird.

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3. 3. Verfahren nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß in die Speicherstellen nur ein Teil der zugehörigen Adresse eingeschrieben und der Vergleich nur bezüglich dieser Teiladresse durchgeführt wird.
4. 4. Verfahren nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß bei der sich aus dem Vergleich ergebenden Feststellung einer ersten Abweichung bzw. nach einem festgestellten Fehlerfeld ersten Übereinstimmung von Inhalt und Adresse einer Speicherstelle zu einem ersten Zeitpunkt die jeweilige Adresse aufbewahrt und zu einem anschließenden Zeitpunkt die automatische Invertierung des Prüfkriteriums vorgenommen wird.
5. 5. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß ein Adreßgenerator (2) mit dem Adreß- und Dateneingang eines Speichers (1) sowie mit einem ersten Eingang einer Vergleichseinrichtung (3) verbunden ist, daß der Datenausgang des Speichers (1) auf den zweiten Eingang der Vergleichseinrichtung (3) und der Ausgang der Vergleichseinrichtung auf eine Steuerschaltung (5) geführt ist, die im Falle der durch die Vergleichseinrichtung festgestellten ersten Abweichung von Inhalt und Adresse (ADR U) einer ausgelesenen Speicherstelle bzw. einer nach einem festgestellten Fehlerfeld (Fl) vorliegenden ersten Übereinstimmung (ADR V) ein die jeweilige Adresse betreffendes Aufbewahrungssignal erzeugt und das jeweilige Prüfkriterium invertiert, und daß das von der Steuerschaltung (5) erzeugte Ausgangssignal (AS) mit dem jeweiligen Adreßsignal (ADR) die Eingänge einer Torschaltung (6) zur Aufbewahrung des Adreßsignals darstellt.

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6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerschaltung (5) eine Verriegelungsschaltung (51) enthält, deren Setz- und Rückstelleingang, letzterer über ein Invertierglied (53), mit dem Ausgang der Vergleichseinrichtung (3) in Verbindung stehen, daß in einem ersten UND-Glied (57) das wahre Ausgangssignal der Vergleichseinrichtung mit dem invertierten Ausgangssignal der Verriegelungsschaltung (51) und in einem zweiten UND-Glied (55) das invertierte Ausgangssignal der Vergleichseinrichtung mit dem wahren Ausgangssignal der Verriegelungsschaltung (51) verknüpft sind, und daß die Ausgänge beider UND-Glieder (55, 57) durch ein ODER-Glied (58) zu dem das Adreßaufbewahrungssignal bildenden Ausgangssignal (AS) der Steuerschaltung (5) zusammengefaßt sind.
7. 7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die beiden ausgangsseitigen UND-Glieder (55, 57) der Steuerschaltung (5) je einen zusätzlichen Eingang für ein erstes Taktsignal (Tl) aufweisen und daß das wahre und invertierte Ausgangssignal der Vergleichseinrichtung (3) zusammen mit einem zeitlich nach dem ersten Taktsignal (Tl) auftretenden zweiten Taktsignal (T2) über je ein weiteres UND-Glied (52, 54) auf den Setz- bzw. Rückstelleingang der Verriegelungsschaltung (51) geführt sind.

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