DE2443526B2 - Verfahren und schaltungsanordnung zum betrieb eines zeitlagenumsetzters fuer digitale signale - Google Patents

Description

sind, und daß die Ausgangsleitungen (ί/Ρ11, UPIl...; UPVl, UPIl...) der einen Richtung der beiden Matrizen jeweils an eine von zwei Gruppen von Eingangsklemmen eines ersten Umschalters (CAfI) und die Ausgangsleitungen (USU, USIl...; USU, USU...) der dazu orthogonalen zweiten Richtung der beiden Matrizen jeweils an eine von zwei Gruppen von Eingangsklemmen eines zweiten Umschalters (CM2) angeschlossen sind und die beiden Gruppen von Eingangsklemmen jedes der Umschalter alternierend auf eine einzige Gruppe von Ausgangsklemmen schaltbar sind, die beim ersten Umschalter mit den parallelen Eingangsklemmen des Zeitlagenumsetzers und beim zweiten Umschalter mit den abgehenden PCM-Leitungen verbunden sind.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Zeitgeber (BT) sowohl die erste und die zweite Matrize (AfI, Af2) hinsichtlich der Richtung des Verschiebens der Bits ils auch den ersten und den zweiten Umschalter (CAfI. CAf 2) hinsichtlich der Umschaltung auf die eine oder andere Gruppe der Eingangsklemmen durch Steuersignale (Sl, S2, C) in Synchronismus mit dem Takt der ein- und abgehenden PCM-Signale steuert.

Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Anspruchs 1 und auf eine Schaltungsanordnung zur Durchführung des Verfahrens.

Zeitlagenumsetzer arbeiten am zweckmäßigsten mit paralleler Eingabe und paralleler Ausgabe. Auf den einzelnen PCM-Leitungen werden jedoch die Signale seriell übertragen. Bei dem beispielsweise vor oder hinter einem Koppelfeld geschalteten Zeitlagenumsetzer müssen also die von den verschiedenen Leitungen gleichzeitig parallel einlaufenden »Wörter«, also die PCM-Rahmen oder deren Vielfache, die jeweils aus einer Bitserie bestehen, in eine Serie von Wörtern umgewandelt werden, die jeweils aus parallelen Bits bestehen. Diese Wörter werden nacheinander in den Zeitlagenumsetzer eingespeist, um dort geschaltet, also hinsichtlich der Zeitlagen neu geordnet zu werden, indem ein rufender Kanal auf einen freien Kanal geschaltet wird. Die aus dem Zeitlagenumsetzei nacheinander auslaufenden Wörter, die jeweils aus parallelen Bits bestehen, müssen nun wieder in aul parallelen Leitungen gleichzeitig auslaufende Wörter die jeweils aus einer Bitserie bestehen, zurückverwandelt werden.

Für die PCM-Vermittlungstechnik sind verschiedene Möglichkeiten bekannt (Aufsatz Max Schlichte, »Prinzipien und Probleme der PCM-Vermittlungstechnik« in der Zeitschrift »Informationen Fernsprech-Vermittlungstechnik« 1969, Heft 1, Seiten 4f bis 59). Beispielsweise ist es bekannt, daß man ein gangsseitig vom Zeitlagenumsetzer ein erstes Registei für die Serien-Parallel-Umwandlung von jede; PCM-Leitung und ein zweites Register mit Puffer funktion verwendet, wobei die Puffer von einem MuI tiplexer mit vielen parallelen Drähten abgetastet wer den, die die Daten mit Zeitteilung zum Zeitlagenum setzer leiten. Ausgangsseitig werden zwei Zeittei lungsregister verwendet, nämlich ein erstes zun

Entmultiplexieren der Signale und ein zweites für die PaKÜlel-Serien-Umwandlung. Eine derartige Lösung bringt eine Gruppe von Schaltungen mit vielen Bestandteilen und Verbindungen mit sich, so daß die Schaltungsanordnung äußerst raumungünstig und S mn&tändlich wird, nämlich wesentlich ungünstiger und umständlicher als der zentrale Zeitlagenumsetzivr selbst. Außerdem erfüllt sie nicht vollständig die Geschwindigkeitsanforderungen, die für die Zeitteilungsvorgänge des Zeitlagenumsetzers erhoben werden.

Es ergibt sich dann, daß viele der Vorteile hinsichtlich Einfachheit, Kosten, Baugröße und Zuverlässigkeit des zentralen Zeitlagenumsetzers wegen der Komplexität der Einheiten verloren gehen, die für die ¹S Multiplexierung/Entmultiplexierung und die Reihen-Parallel-Umwandlung und Parallel-Reihen-Umwandlung gebraucht werden.

Demgegenüber Hegt der Erfindung die Aufgabe zugrunde, den Zeitlagenumsetzer in einer Weise zu ^ao betreiben, die mit mäßigem Schaltungsaufwand und hoher Geschwindigkeit durchführbar ist. Diese Aufgabe wird durch das Verfahren nach dem kennzeichnenden Teil des Anspruchs 1 gelöst. Man arbeitet demnach mit den beiden alternierend funktionieren- »5 den Schaltungseinheiten so, daß runä.-hst die eine Schaltungseinheit die parallel einlaufenden Wörter mit seriellen Bits einspeichert und gleichzeitig die in der Zeitlage bereits umgeschalteten parallelen Wörter mit seriellen Bits auf die Ausgangsleitungen abgibt, während gleichzeitig die andere Schaltungseinheit vorher von den Eingangsleitungen aufgenommene Worter nacheinander mit parallelen Bits in den Zeitlagenumsetzer einspeist und gleichzeitig vom Zeitlagenumsetzer bereits zeitlagenumgesetzte, seriell abgegebene Wörter, die jeweils aus parallelen Bits bestehen, aufnimmt. Nach einer von der Wortlänge und vom Fassungsvermögen der Schaltungseinheiten abhängigen Zeit wird die Rolle der beiden Schaltungseinheiten umgekehrt, so daß nun die erste Schaltungseinheitdie zuvor von den Leitungen als parallele Wörter mit seriellen Bits aufgenommenen Daten als serielle Wörter mit parallelen Bits an den Zeitlagenumsetzer abgibt und gleichzeitig dessen Ausgangsdaten in gleicher Form aufnimmt, während die zweite Schaltungseinheit die Ausgangsdaten des Zeitlagenumsetzers aus der vorhergehenden Phase an die Ausgangsleitungen abgibt und gleichzeitig die neuen Eingangsdaten aufnimmt. Die Umschaltzeit wird zweck mäßigerweise mit der PCM-Rahmenzeit gekoppelt. Die Schaltungsanordnungen arbeiten also alternierend als Serien-Parallel-Umsetzer und Parallel-Serien-Umsetzer, und zwar wiederum jeweils in alternierender Funktion einerseits für die Wörter und andererseits für die Bits innerhalb der Wörter. Die schaltungsmäßige Darstellung dieses Verfahrens erfolgt zweckmäßigerweise nach den Ansprüchen 2 bis 4 mit Matrizen aus Universal-Schieberegistern und multiplexierenden Umschaltern sowie einer entsprechenden Steuerung des Durchlaufs durch die Matrizen in der einen oder anderen Richtung und der Schalterstellung der Umschalter entsprechend der augenblicklichen Arbeitsweise der jeweiligen Matrix.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus der folgenden Be-Schreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt

Fie. 1 einen Gesamt-Blockschaltplan des Signalverarbeitungssystems,

Fig. 2 im einzelnen einen Schaltplan von in Fig. 1 mit Ml und MZ bezeichneten Schaltungseinheiterj, und

Fig. 3 ein Zeitschema des Betriebs der Einheiten Ml und M2.

Auf Eingangsleitungen F₁, F₂.... F_n 7. B. vom Koppelfeld einer elektronischen Fernsprechvermittlung kommende und hinsichtlich ihrer Zeitlage im PCM-Rahmen umzuschaltende PCM-Signale liegen an zwei genau gleichen Matrizen Ml und Ml an, die aus Universal-Schieberegistern bestehen.

Aufbau und Betrieb der Matrizen Ml und Ml werden später im einzelnen unter Bezugnahme auf die Fig. 2 und 3 erläutert.

Ein elektronischer Schalter CMl, der von üblicher Bauart sein kann, weist m Schaltpfade und zwei Stellungen auf und gibt als Ausgangssignal g eines von zwei Eingangssignalen e, f mit m parallelen Bits ab. Ein elektronischer Schalter CMl, der von üblicher Bauart sein kann, weist η Schahpfade und zwei Stellungen auf und gibt als Ausgangssignal c auf Ausgangsleitungen OSl, OSl... OSn eines von zwei Eingangssignal«, η α und b mit η parallelen Bits ab.

Die Schaltung umfaßt weiterhin einen üblichen Zeitlagenumsetzer CC der elektronischen Fernsprechvermittlung und einen Zeitgeber BT, der als Ausgangssignale eine Mehrzahl von Taktsignalen abgibt, nämlich ein Taktsignal CP für die Matrizen Ml und Ml und ein Taktsignal C für die elektronischen Schalter CMl und CM2. Außerdem gibt der Zeitgeber BT Steuersignale Sl und Sl für die Matrizen Ml bzw. Ml zur Steuerung von deren Betrieb ab, wie noch beschrieben wird.

In Fig. 2 ist die Matrix Ml bzw. Ml nach Fig. 1 beispielsweise als ein Satz von m Universal-Schieberegistern SRI, SRI... SRm bekannter Art mit jeweils η vertikalen Positionen dargestellt. Diese Register haben im vertikalen Sinn einen Eingang mit Eingangsleitungen /Öl, IPl...IPm und einen Ausgang mit Ausgangsleitungen UPl, UPl... UPm und im horizontalen Sinn η Eingangsleitungen /Sl, ISl ... ISn und η Ausgangsleitungen USl, USl... USn entsprechend den »1 Positionen.

Die Ausgangsleitungen UPl, UPl... UPm übertragen parallel die m Bits eines Worts: Es werden dann die η Wörter, die vorher in den Registern SRI, SR2... SRm gespeichert wurden, zeitlich nacheinander übertragen; diese Übertragung wird durchgeführt, indem zur Ausgangsleitung innerhalb jedes Registers alle η gespeicherten Bits übertragen werden. Die Ausgangsleitungen USl, USl... USn übertragen parallel die η Bits der gleichen Position, also derselben Ordnung, in dem Wort; es werden dann die m Bits jedes Worts, die vorher in den Registern SRI, SR2... SRm gespeichert wurden, nacheinander übertragen, was durch Verschieben aller gespeicherter Bits von einem Register SR zum nächsten bis hin zum Ausgangsregister SRm durchgeführt wird. Die Matri> gemäß Fig. 2 kann leicht entweder in der Anzahl vor Zeilen oder in der Anzahl von Spalten vergrößer' werden. Die Vergrößerung hinsichtlich der Zeilenzah wird durchgeführt, indem die Ausgangsleitunger UPl, UPl... UPm der einen Matrix mit den Ein gangsklemmen /Pl, /P2... IPm einer zweiten Matrij verbunden werden, und die Vergrößerung hinsichtlicl der Spaltenzahl wird durchgeführt, indem die Aus gangsleitungen USl, USl... USm der einen Matri:

mit den Eingangsleitungen /51, /52 ...ISn einer zweiten Matrix verbunden werden. In beiden Fällen sollen die Eingänge der Steuersignale 5 und der Taktsignale CP für beide Matrizen gleich sein.

Die Register SRI, SR2... SRm arbeiten ohne Totzeit. Während des Vertikalbetriebs sind sowohl die Ausgangsleitungen UP als auch die Eingangsleitungen IP erregt und jede Position des Registers, die oben wegen des Auslaufs eines Bits bei UP frei wird, wird vom Bit der gleichen Ordnung des nächsten Worts, das von IP hereinkommt, besetzt. Während des Horizontalbetriebs sind die Ausgangsleitungen US und die Eingangsleitungen /5 erregt und jedes Register, das an der linken Seite wegen des Auslaufs von η Bits bei US frei wird, wird von den η Bits der nächsten Ordnung der η übertragenen Wörter besetzt.

Die Matrix wird über eine Leitung 1 gesteuert, die für die Matrix AfI die Steuersignale 51 bzw. für die Matrix Ml die Steuersignale 52 überträgt, wobei ein zyklischer Betrieb in zwei Phasen erhalten wird: Während der ersten Phase eines bestimmten Zyklus c_k werden der Matrix horizontal die auf den η Eingangsleitungen /51, /52...ISn ankommenden Seriensignale eingespeichert, während sie bei t/51, t/52... USn die Signale abgibt, die während der zweiten Phase des vorhergehenden Zyklus (<*_,) parallel durch /Pl, IPl...IPm eingespeichert wurden; während der zweiten Phase des Zyklus c_k werden der Matrix vertikal die parallel von den m Eingangsleitungen /Pl, IPl... IPm einlaufenden Bits eingespeichert, während sie bei UPl, UPl... UPm die Bits abgibt, die in der ersten Phase des gleichen Zyklus c_k nacheinander durch /51, /52... ISn eingespeichert wurden.

Das Taktsignal CP, das den Betrieb der m Register SRI, SR!... SRm synchronisiert, wird auf einer Leitung 2 zugeführt.

Diese Betriebsweise ist in Fig. 3 veranschaulicht, und zwar zeigt Fig. 3a den Betrieb von AfI und Fig. 3b den Betrieb von Ml. Eine gestrichelte Linie 100 zeigt das horizontale Einspeichern von den Eingangsleitungen /51, /52... ISn (Fig. 2) an, und eine strichpunktierte Linie 101 zeigt das horizontale Ausspeichern auf die Ausgangsleitungen t/51, USl... USn an. Eine durchgezogene Linie 102 zeigt das vertikale Einspeichern von den Eingangsleitungen /Pl, /P2... IPm und eine doppelt durchgezogene Linie 103 das vertikale Ausspeichern auf die Ausgangsleitungen UPl, UPl... UPm an. Die Angabe r, bedeutet die eiste Phase und I₂ die zweite Phase eines gleichen Zyklus und mit q. und q*+, sind beliebig aufeinanderfolgend betrachtete Zyklen bezeichnet.

Bei der Btractung von beispielsweise Fig. 3a wird klar, daß in Ml wählend der Phase f, aller Zyklen ein zges horizontales Einspeichern/Ausspeichern et and während der Phase r₂ ein gleichzeitiges vertikales Einspeichern/Ausspeichern stattfindet. AnBerdem gibt die Linie 163 das vertikale Aasspeichern während der Phase Z₂ des Zyklus q dessen an, was während der Phase I, horizontal eingespeichert wurde (Linie 100), und gibt die Linie 101 das horizontale Ausspeichern wählend der Phase r, des Zyklus C^₊₁ dessen an, was während der Phase t₂ des Zyklus <* vertikal eingespeichelt wurde (Linie 102).

IKe Systemsterg bewirkt einen alternierenden Betrieb der Matrizen AfI and A#2, die in der Matrix AfI während der Phase ι, durchgerührten Vorgänge werden also in der Matrix AfZ während der Phase t₂ durchgeführt und die in der Matrix AfI während der Phase /₂ durchgeführten Vorgänge werden in der Matrix Ml während der Phase /, durchgeführt. In Fig. 1 sind die in der Phase /, signalführenden

S Leitungen durchgezogen und die in der Phase f, nicht signalführenden Leitungen strichpunktiert eingezeichnet. Diese Rollen sind in der Phase I₂ umgekehrt. Die Matrizen AfI und Ml behandeln die von den PCM-Leitungen und die vom gemeinsamen Zeitla genumsetzer kommenden Daten: Während der Phase f, des Zyklus c_k ist die Matrix Ml mit auf den Eingangsleitungen Fl, Fl... Fn eingehenden und auf den Ausgangsleitungen OSl, OSl...OSn auslaufenden PCM-Signalen befaßt, indem sie direkt von Eingangs leitungen /511, /521... /SnI die im Zeitlagenumset zer CC zu schaltenden Daten empfängt und die bereits im Zeitlagenumsetzer CC geschalteten, also zeitlagenumgesetzten Daten auf Ausgangsleitungen USIl, USIl... USnI über den elektronischen Schalter CAf 2

^ao zu den Ausgangsleitungen OSl, OSl... OSn überträgt. Während dieser gleichen Phase /, des Zyklus ist die Matrix M2 mit dem Zeitlagenumsetzer CC sowohl an dessen Eingangsklemmen als auch an dessen Ausgangsklemmen verbunden und empfängt so auf

^as Eingangsleitungen /P12, IPIl...IPnI unmittelbat vom Zeitlagenumsetzer CC die bereits zeitlagenumgesetzten und zu den auslaufenden PCM-Leitungen zu übertragenden Daten und überträgt auf ihren Ausgangsleitungen UPIl, UPl!... UPmI über den elek- tronischen Schalter CMl die in ihrer Zeitlage umzuschaltenden Daten zum Zeitlagenumsetzer CC.

Während der Phase t₂ des Zyklus c_k ist die Matrix Ml ebenso geschaltet und arbeitet ebenso wie die Matrix M2 während der Phase /,, und während der-

selben Phase t₂ ist die Matrix Ml ebenso geschaltet und arbeitet ebenso wie die Matrix Ml während der Phase /,.

So wird ein kontinuierlicher Datenfluß nach dem und vom Zeitlagenumsetzer und nach und von den PCM-Leitungen ohne Totzeiten erreicht. Dieses Alternieren wird durch die Signale Sl und 52 gesteuert. Der Betrieb des Systems wird im folgenden durch Betrachtung des Durchlaufs einer Gruppe von η Wörtern durch die verschiedenen Stufen erklärt. Zu Be- ginn der Phase f, eines beliebigen Zyklus c_k sind die ersten Positionen der η Wörter, die aus m Bits in Reihe bestehen, gleichzeitig und synchron an den η Eingangsleitungen Fl, Fl...Fn gegenwärtig. Wenn das Steuersignal Sl die Matrix Ml zum Betrieb in

so Verbindung not den PCM-Lettungen ansteuert, werden (Fig. 3a) die m Bits jeder Gmppe nacheinander in die Matrix ATl bei den Eingangsleitungen ISIl, ISZl...iSnl in die m Regster SSl, SRZ... SRm (Fig. 2) nÄ einer Frequenz eingespeist, die von dem

SS auf der Leitung 2 hereinkommenden Taktsignal CP synchron mit der Bit-Frequenz festgelegt wird.

Ersichtlich erfolgt der glchzeti for die Sigiiaie aller nLeitungen, so daß iiachmTaktsignalen dBe Matrix « Wörter von je »1 Bits speichert und voll

So besetz ist. Im einzelnen enthält das Register SRI die letzten Bits sämtlicher π Wörter, das RegtHer SR2 die vorletzten Bits usw. bis zum Register SKm, das alle ersten Bits enthält.

Zu diesem Zeitpunkt beginnt die Phase I₂ dieses

«5 Zyklus, indem das Steuersignal Sl wechselt und die Matrix Ml so eingestellt wirf, daß sie mit dem Zeitlagenumsetzer zusammenarbetet. IMe Regster SRI, SR2...SRm verschieben ihre Daten zu den Ass-

gangsleitungen UPIl, UP21...UPm (Fig. 1) und geben also an diese Ausgangsleitungen bei jedem auf der Leitung 2 (Fig. 2) eingehenden Taktsignal CP die in der vorhergehenden Phase in der Matrix Ml gespeicherten Wörter von m Bits ab.

Die aus m Bits in Serie bestehenden und synchron und parallel von den verschiedenen Eingangsleitungen Fl, Fl...Fn hereinkommenden Wörter werden also in eine Serien-Aufeinanderfolge von η Wörtern mit m parallelen Bits umgewandelt. Diese Umwandlung entspricht einem Serien-Parallel- und Multiplexier-Vorgang.

Die Wörter werden dann über eine Mehrzahl von m Leitungen 3 zum elektronischen Schalter CMl (Fig. 1) geleitet, dessen Eingangsklemmen e mit seinen Ausgangsklemmen durch das Taktsignal C verbunden werden, während das Steuersignal 51 in der Matrix Ml die Ausgangsleitungen UPU, UPIl... UPmI aktiviert. Der Fluß der η Wörter läuft also von der Matrix zum Schalter CMl und als dessen Ausgangssignal g über seine Ausgangsklemmen zum gemeinsamen Zeitlagenumsetzer CC.

Gleichzeitig mit der beschriebenen Übertragung der PCM-Signale zum Zeitlagenumsetzer, also während des gleichen Zyklus c_k, werden die bereits umgeschalteten Signale vom Zeitlagenumsetzer CC an die hinausgehenden PCM-Leitungen abgegeben. Diese Übertragung erfolgt über die Matrix M2, die für diesen Zweck durch das Steuersignal 52 gesteuert wird. Zu Beginn der Phase f, erreichen die m Bits eines Worts zur gleichen Zeit und synchron die Eingangsleitungen /P12, IPll... IPmI. Sie werden in die m Register 5Rl. SRI...SRm (Fig. 2) eingespeichert und füllen deren erste Position. Aus dem Zeitlagenumsetzer CC (Fig. 1) kommen η Wörter, da er von η PCM-Gruppen geteilt wird. Infolgedessen werden in die Matrix M2 aufeinanderfolgend die η Wörter eingespeichert und am Ende der Phase r, sind alle Positionen belegt und die Wörter haben eine Verteilung gleich derjenigen zur gleichen Zeit in der Matrix Ml. Zu Beginn der Phase f₂ werden die Steuersignale 51 und 52 vertauscht, wie beschrieben wurde, und die Matrix M2 wird mit den PCM-Ausgangsleitungen verbunden. Hierbei verschieben die Register 5Rl. SRI... SRm (Fig. 2) die jeweiligen Daten von einem Register zum nächsten bis zu den Ausgangsleitungen USIl, USU... USnI.

Bei jedem Taktsignal CP nehmen diese Ausgangssignale die η Bits auf, die die Positionen der gleichen Ordnung in den η Wörtern halten. Die Wörter, die aus m parallelen Bits bestehen, welche die verschiedenen Eingangsieitungen IP nacheinander erreichen, werden also in eine die Wörter bildende Bit-Serie umgewandelt, die an den Ausgangsleitungen US parallel auslaufen und zu den η PCM-Gruppen gerichtet sind. ¹⁽> Diese Umwandlung entspricht einem Parallel-Serien- und einem Entmultiplexier-Vorgang.

Die Wörtei werden dann zum elektronischen Schalter CM2 geleitet, der zur gleichen Zeit wie CMl das Taktsignal C empfängt, das ihn auf die Eingangs-

»5 signale b schaltet, und die m Bits fließen als Ausgangssignal c des Schalters CM2 zu den PCM-Ausgangsleitungen Ο51, OSl... OSn.

Zwecks Einfachheit wurde ein Betriebszyklus beschrieben, bei dem Signale zu den Maltrizen Ml und

ao M2 während der Phase f, des Zyklus c_k geleitet werden, jedoch erreichen die Daten die Matrizen Ml und M2 kontinuierlich in der Zeit und deshalb auch während der Phase t₂. Von den PCM-Eingangsleitungen während der Phase t₂ einlaufende Daten kommer

»5 über die Eingangsleitungen /512, ISIl...ISnI zui Matrix M2, die durch das Steuersignal 52 in einen Zustand zum Verschieben der PCM-Signale gebrachi ist, und die neu kommenden Daten werden in die Matrix M2 gemäß demselben bei Ml gebrauchten Sy-

stern eingespeichert. Sie werden während der Phase f, des nächsten Zyklus c_{k +}, in der gleichen Weise ar den Ausgangsleitungen UPIl, UPIl... UPmI aus gespeichert und als Eingangssignal /dem multiplexie renden Schalter CMl eingespeist, der während dei Phase /, des Zyklus c_{k +}, durch das Taktsignal C au diese Eingangsklemme gelegt ist, von wo die Signal« zum Zeitlagenumsetzer CC geleitet werden.

Gleichzeitig, also während der Phase t₂ des Zyklui C₄, werden die vom Koppelfeld kommenden Signal·

in die Matrix Ml von Eingangsleitungen /Pll

IPIl... IPmI eingespeichert, die sie über die Aus gangsleitungen USIl, USH... USmI in der Phase / des Zyklus c_t4., zum Schalter CM ausspeichert.

Fig. 3 zeigt diese Betriebsfolge der Matrizen M] und M2 sehr klar, so daß keine weiteren Erklärungei erforderlich sind.

Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche: 24

1. Verfahren zum Betrieb eines Zeitlagenumsetzers für digitale Signale, insbesondere für eine elektronische PCM-Zeitmultiplex-Vermittlungsanlage, bei dem die Eingangssignale bitweise in einen Eingangsspeicher seriell eingespeichert und nach erfolgter Zeitlagenumsetzung im Zeitlagenumsetzer über einen Parallel-Serien-Umsetzer abgegeben werden.dadurch gekennzeichnet, daß eine erste und eine zweite, entsprechend einem Steuersignal (Sl, 52) als Serien-Paralleloder Parallel-Serien-Umsetzer wirkende Schaltungseinheil (Ml, Af2) gleichzeitig gemäß einem ¹S Zykius arbeiten, der aus einer stetig alternierenden ersten und zweiten Phase (il, *2) besteht, daß in der ersten Phase die erste Schaltungseinheit seriell die im Zeitlagenumsetzer (CC) zu schaltenden Daten empfängt und gleichzeitig seriell die in der Zeitlage umgesetzten Daten abgibt und die zweite Schaltungseinheit parallel die im Zeitlagenumsetzer umgesetzten Daten empfängt und gleichzeitig parallel die zu schaltenden Daten abgibt, daß in der zweiten Phase die erste Schal- ^a5 tungseinheit parallel die im Zeitlagenumsetzer zeitlagenumgesetzten Daten empfängt und gleichzeitigparallel die zu schaltenden Daten abgibt und die zweite Schaltungseinheit seriell die im Zeitlagenumsetzer zu schaltenden Daten empfängt und 3<> gleichzeitig seriell die zeitlagenumgesetzten Daten abgibt, daß die zeitlagenumgesetzten Daten während der ersten Phase von der ersten Schaltungseinheit und während der zweiten Phase von der zweiten Schaltungseinheit, die parallel jeweils während der unmittelbar vorhergehenden Phase gespeichert worden sind, als Serienaubgangssignal abgegeben werden und daß die zu schaltenden Daten in der zweiten Phase aus der ersten Schaltungseinheit und in der ersten Phase aus der zwei- 4*> ten Schaltungseinheit, die seriell jeweils während der unmittelbar vorhergehenden Phase gespeichert worden sind, parallel abgegeben werden.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die gleichzeitig im Zyklus arbeitenden Schaltungseinheiten Matrizen (AfI, Ml) mit in zwei orthogonalen Richtungen jeweils einer Mehrzahl von Eingangsleitungen (/SIl, /S21 .../SnI; /Pll, /P21.../Pml; /S12, So /S22.../S/12; /P12, /P22...IPmI) und einer Mehrzahl von Ausgangsleitungen ((/SIl, USZl... USnI; UPU, UPZl... UPmI; US12, US22... USr.2, UP\2, UP22... UPm2) sind, die aus einer Mehrzahl von Universal-Schieberegistern (SRI, SR2. ..SRm) bestehen und wahlweise zum Verschieben der Bits in der einen oder in der dazu orthogonalen anderen Richtung ansteuerbar sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsleitungen (IPU, IPIl..., IP12, IP22...) der einen Richtung der beiden Matrizen mit den Ausgangsklemmen des Zeitlagenumsetzers (CC) verbunden sind und die Eingangsleitungen (/SIl, JS21...; /S12, /S22...) der dazu orthogonalen zweiten Richtung der beiden Matrizen (AfI, M2) mit den eingehenden PCM-Leitungen (Fl, F2...Fn) verbunden 526