DE2443176A1 - Daten-speichereinrichtung mit automatischer adressenzuordnung und dafuer geeignetes adressierungsverfahren - Google Patents

Description

betreffend

DATEN-SPEICHEREINRICHTUNG MIT AUTOMATISCHER ADRESSENZUORDNUNG UND DAFÜR GEEIGNETES ADRESSIERUNGSVERFAHREN

Die Erfindung betrifft eine Speichereinrichtung für Datenverarbeitungsanlagen, die eine Speicherbank aufweist, die aus wenigstens einer Speichereinheit oder einem Speichermodul mit mehreren Speicherzellen besteht, und bezieht sich insbesondere auf Speichereinrichtungen für Kleinrechner in Modultechnik, und hierbei wiederum vor allem auf Kleinrechner mit einem expandierbaren flexiblen Speichersystem, das aus einer Mehrzahl von Speichermodulen aufgebaut ist. Außerdem betrifft die Erfindung ein Verfahren zur automatischen Adressenzuordnung bei Speichereinrichtungen dieser Gattung.

Der Begriff "Kleinrechner" bezieht sich im allgemeinen auf einen programmierbaren Allzweck-Digitalrechner mit relativ kleiner Speicherkapazität, einer Verarbeitungseinheit und einer oder mehreren Eingabe/Ausgabeeinheiten sowie mit einer Bedienungskonsole.

/2

509811/1067

Speichereinrichtungen, insbesondere für Kleinrechner der genannten Art, weisen im allgemeinen einen Adressbereichsucher oder Adressbereichabtaster auf, der manuell durch auf den Modulen des Speichers angeordnete Schalter gesetzt oder voreingestellt wird. Bei dieser Einstellung jedoch schleichen sich leicht Fehler ein, da natürlich auch eine Falscheinstellung möglich ist.

Eine weitere Schwierigkeit bei bisher bekannten Speichersystemen dieser Art ergibt sich daraus, daß beim Ersetzen eines Speichermoduls mit einer bestimmten sogenannten örtlichen Speicherkapazität durch einen Speichermodul mit anderer örtlicher Speicherkapazität auch die Schalter aller Speichermodule höherer Ordnungszahl neu eingestellt werden mUssen. Dieses manuelle Nachstellen ist zumindest sehr zeitraubend und unbequem, und auch hierbei ergeben sich leicht Einstellfehler aufgrund menschlichen Irrtums.

Um sicherzustellen, daß eine durch eine zentrale Recheneinheit - im folgenden als Prozessor bezeichnet - gelieferte Adresse eine Speicherzelle des richtigen Speichermoduls anspricht, ist auch bereits ein Speichermodul-Wähler bekannt, der als feste Einbaueinheit auf einer als Mutterplatte bezeichneten Hauptschaltungsplatte angeordnet ist. FUr diesen Wähler wird die Annahme vorgegeben, daß jedem fUr eine spezielle Position in dem Rechner angeschlossenen Speichermodul ein fester Adressenbereich und eine feste Position zugeordnet werden, um die Adressierung der Module in aufeinanderfolgende Bereiche eines Gesamt-Adressbereichs zu ordnen. Diese Anordnung begrenzt jedoch die örtliche Speicherkapazität irgend eines beliebigen Speichermoduls, der in eine bestimmte Anschlußeinheit eingesteckt sein kann. Dieser Speichermodul-Wähler beseitigt jedoch die Notwendigkeit, die Bereichwähler fUr die einzelnen Module einzustellen, er reduziert jedoch die Flexibilität des Rechners. Dabei ist vor allem zu berücksichtigen, daß aus Gründen der Einheitlichkeit ein Speichermodul geringerer Kapazität als sie Über eine bestimmte Anschlußeinheit zugänglich wäre, ebenfalls eingesteckt werden kann. Damit ergibt sich jedoch eine LUcke in dem Bereich der Adressen, und es wird erforderlich, eine bestimmte Programmiertechnik anzuwenden, um die FunktionsuntUchtigkeit des Rechners aufgrund der vorhandenen freien Adressen zu vermeiden. Dazu alternativ kann natürlich die Mutterplatte neu verdrahtet werden,- dies jedoch ist ersichtlicherweise teuer und daher nachteilig.

509811/1067 /3

Bei einem noch anderen bekannten Verfahren sind bestimmte Programme vorgesehen, um spezielle Anordnungen von Speichermodulen zu ermöglichen, die in dem Programm vorgesehen sind. Dies jedoch bringt eine unnötige Komplexität mit sich, da eine Umprogrammierung erforderlich ist, wenn ein Speichermodul an einer bestimmten Übergangsstelle,der nicht gerade der letzte Speichermodul ist, durch einen anderen Modul mit unterschiedlicher örtlicher Speicherkapazität ersetzt wird.

Der Erfindung liegt damit die Aufgabe zugrunde, ein Verfahren und eine zu seiner Durchfuhrung geeignete Einrichtung zur automatischen Adressenzuordnung und Adressierung einer in mehrere Einheiten unterteilten Speicherbank für eine Datenverarbeitungsanlage anzugeben, bei der die einzelnen Speichereinheiten im Prinzip in beliebiger, gegebenenfalls auch auswechselbarer Speicherkapazität vorgebbar sind und dennoch eine optimale Ausnutzung der Gesamtkapazität der Speicherbank gewährleistet werden kann.

Technische Lösungsmöglichkeiten fUr diese Aufgabe sind in den Patentansprüchen gekennzeichnet.

Ein Anwendungsgebiet,fUr das sich die Erfindung besonders vorteilhaft eignet, sind in Modultechnik ausgeführte, sogenannte modulare Kleinrechner, bei denen in einem Gehäuse eine Mehrzahl von Anschlußeinheiten vorgesehen sind, in die die einzelnen Module einschiebbar sind, um einen gesamten betriebsbereiten und programmierbaren Allzweckrechner mit im Prinzip beliebiger Speicherkapazität bis zu einer bestimmten Grenze, beispielsweise 32 K-Worte zu erhalten. Solche Rechner können natürlich auch auf eine Mehrzahl von 32 K-Wort-Speicherbänken erweiterbar sein, um so die Gesamtkapazität des Rechners zu vergrößern.

Obgleich die Erfindung auch vorteilhaft auf Rechner mit großer Kapazität anwendbar ist, wird für die folgende Beschreibung ein Rechner mit einer Maximalkapazität von 32 K-Worten von jeweils 16 Bit zugrundegelegt. Weiterhin wird die Erfindung unter Bezug auf einen modularen Kleinrechner in Steckbaugruppentechnik beschrieben, obgleich die Erfindung hinsichtlich einiger Vorteile auch besonders gut auf Rechner anwendbar ist, die nicht in der Technik einjteckbarer Baugruppen, sondern als festverdrahtete Einheiten ausgeführt sind.

509811/1067 ' _/4

2AA3176

-A-

Die Begrenzung des Kleinrechners auf eine Kapazität von 32 K oder eine andere bestimmte Wortmenge, hängt weitgehend von der Auslegung des Prozessors ab. F(Jr die Beschreibung sei angenommen, daß der Prozessor in der Lage sei, eine moduiare Speicherbank mit einer Gesamtkapazität von 32 K-Worten oder weniger zu adressieren.

FUr solche, in einsteckbarer Modultechnik ausgeführte Kleinrechner sind verschiedene Typen bekannt. Am meisten verbreitet sind Module in Form gedruckter Leiterplatten, auf denen verschiedene elektronische Baueinheiten,einschließlich integrierter Schaltkreis-Chips,gehaltert und verdrahtet sind, die selbst als steckbare Einheiten ausgeführt sein können, und die in entsprechende Anschlüsse auf der gedruckten Leiterplatte oder Steckkarte eingesteckt und dann mit anderen, in ähnlicher Weise auf solchen Karten montierten elektronischen Baugruppen verschaltet sind.

Eine Prozessorkarte, die den zentralen Prozessormodul bildet, weist dann typischerweise Überwachungseinheitervarithmetische Prozessoren, Dekodierer und verschiedene Register, einen Haupt-Taktgeber und andere Takt- oder Zeitschaltkreise auf. Außerdem kann auf der Prozessorkarte eine kleine Speichereinheit untergebracht sein.

Bei Kleinrechnern, fUr die sich die Anwendung der Erfindung besonders empfiehlt, ist häufig eine Mehrzahl von Speichermodulen vorgesehen. Jeder dieser Speichermodule besteht aus einer Steckkarteneinheit, die eine adressierbare Speichereinheit, lokale Speicherprozessoren, soweit erforderlich, und Zellen-Wähleinheiten aufweist, die den Zentral prozessor aktivieren, um lediglich eine gewählte Speicherzelle der Speichereinheit zu einer bestimmten Zeit zu adressieren. Ein solcher Speicherprozessor Überwacht die Elemente der Speichereinheit und taktet die Steuerungsabläufe.

Weiterhin ist ein Stromversorgungsmodul vorgesehen, der ein geregeltes Netzteil zur Umsetzung eines 50Hz-WechseIstroms in ein Gleichstrompotential eines zur Erregung und Stromversorgung der verschiedenen Baueinheiten auf den anderen Modulen geeigneten Werts aufweist.

509811 /1067

Zur Verbindung der anderen verschiedenen Module des Rechners ist im allgemeinen außerdem ein Modul in Form einer gedruckten Leiterkarte mit einer Vielzahl von Anschlüssen vorgesehen, der auch als Mutterkarte oder Mutterplatte bezeichnet wird.

Zum Anschluß an periphere Einheiten, beispielsweise Eingabeeinheiten, wie Lochkartenleser, oder Ausgabeeinheiten, wie Schreibmaschinen oder Oszillographen, enthält ein solcher Kleinrechner im allgemeinen außerdem noch eine oder mehrere Verbindungseinheiten, sogenannte Interface-Einheiten. Eine dieser Interface-Einheiten dient im allgemeinen zum Anschluß einer Steuerung»- und Uberwachungskonsole. Andere Interface-Einheiten können auf weiteren Steckkarten vorgesehen sein, die gegebenenfalls außerdem bestimmte Speichereinheiten tragen, um die Herstellung der Verbindung zu anderen peripheren Einheiten zu erleichtern. Solche peripheren Einheiten werden häufig als I/O-Einheiten bezeichnet.

Der modulare Aufbau der Klasse von Kleinrechnern,für die sich die Erfindung besonders gut eignet, ergibt ein flexibles System, das sich mit verschiedenen peripheren Einheiten verbinden und mit unterschiedlichen Speichermodulen mit adressierbaren Speichereinheiten mit verschiedenen einzelnen oder lokalen Speicherkapazitäten in Steckkarten- oder einer anderen Technik.ausführen läßt, um auf diese Weise variable Kleinrechner zu erhalten, die sich auf die unterschiedlichsten Anforderungen verschiedener Kunden anpassen lassen. Dabei können einige der Speichermoduie mit langer Zugriffszeit oder langer Zykluszeit oder be idem ausgeführt sein, d.h. also mit Speichermodulen, die relativ billig sind. Andere einsetzbare Speichereinheiten dagegen können in einer Technik ausgeführt sein, die eine kurze Zugriffszeit oder kurze Zykluszeit oder beides zuläßt und die im allgemeinen relativ teuer sind. Wird beispielsweise ein Kleinrechner aus Modulen aufgebaut, die rasche,volumenmäßig große I/O-Operationen zulassen, so kann ein teurer Modul mit kleiner lokaler Speicherkapazität erforderlich sein. In mancher Hinsicht ergeben sich bei Anwendung der Erfindung selbst dort Vorteile, wo Speichermodule und Speichereinheiten von jeweils gleicher Kapazität vorgesehen werden.

Weist ein Modul eine adressierbare Speichereinheit auf, so wird er imfolgenden als Speichermodul bezeichnet, unabhängig davon, ob er eine I/O-Anschlußeinheit enthält. Ist keine

509811/1067 _/6

I/O-Anschlußeinheit vorgesehen, so wird der Modul gelegentlich als reiner Speichermodul bezeichnet. Im allgemeinen weist jede Speichereinheit eine Mehrzahl von Speicherzellen auf, die in Rechteckanordnung, zusammen mit geeigneten Einrichtungen zur Adressierung einzelner Zellen, aufgereiht sind. Gewöhnlich sind zwei Typen von Speicherzellen vorgesehen, nämlich der R/W-Typ (Read-Write = Lese-Schreib-Speicher) und der ROM-Typ (Read-only = Nur-Lese-Speicher). Die einzelnen Zellen können bei beiden Typen in gleicher Weise adressiert werden, und auch das Auslesen der Information kann in herkömmlicher Weise erfolgen. Bei einem R/W-Speicher läßt sich eine Information auch in die Zellen einschreiben. Jede Zelle besteht aus einer Mehrzahl von Speicherelementen, etwa magnetischen Kernen, durch die jeweils ein einzelnes Informations-Bit gespeichert werden kann. So weist beispielsweise eine 16-Bit-Speicherzelle eine magnetische Speichereinheit mit 16 Kernen zur Speicherung von 16 Informations-Bit auf. Diese 16 Informations-Bit stellen typischerweise einen Programmbefehl, eine zur Durchfuhrung eines Befehls verwendete Adresse oder numerische oder andere Daten dar, die für die Informationsverarbeitung benötigt werden.

Im Falle einer Speichereinheit vom R/W-Typ sind im allgemeinen Mittel vorgesehen, um die aus der Speicherzelle ausgelesene Information sofort wieder einzuschreiben, so daß die Information nicht zerstört wird, sondern zum wiederholten Auslesen aus der Speicherzelle zur Verfügung steht. Bei ROM-Speichereinheiten wird die Information beim Auslesen nicht zerstört, sondern bleibt permanent erhalten.

Wird eine R/W-Speichereinheit auf einem Modul vorgesehen, so wird zur Einspeicherung von Information in einem örtlichen Register zur Zeit der Informationsauslesung ein örtlicher Prozessor herkömmlichen Typs vorgesehen, durch den die Information vom örtlichen Register wieder in die Speichereinheit eingeschrieben werden kann, bevor die Speichereinheit neu adressiert wird. Bei R/W-Speichereinheiten ersetzt eine in die Speichereinheit durch den Prozessor oder anderweitig unter Steuerung des Prozessors einzuschreibende Information jeweils die zuvor gespeicherte Information. Eine so zur Verfügung gestellte Information Hegt in digitaler Form vor,und ein aus einer Reihe von Ziffern bzw. Ziffernstellen zusammengesetztes Signal wird als Digitalsignal bezeichnet.

509811/1067 ^/7

Die Anzahl der Zellen in irgend einer Speichereinheit entspricht einer Basiszahl mal einem Exponat von 2. Damit entspricht die Gesamtzahl der Zellen in einer Speichereinheit, die die lokale Speicherkapazität darstellen,

LMC = R 2ⁿ,

wobei η eine beliebige positive Zahl, einschließlich 0, sein kann. Zur Vereinfachung der Darstellung wird die Zahl R als Basis der lokalen Kapazität der Speichereinheiten bezeichnet. Diese Basis ist der größte gemeinsame Faktor der lokalen Kapazitäten aller adressierbaren Speichereinheiten oder einiger ganzzahliger Unterfaktoren davon.

Üblicherweise und auch in Verbindung mit dem hier erwähnten Kleinrechner, entspricht die Basiszahl R = IK, das heißt 1024, und die Speichereinheiten sind rechteckig.

Weiterhin wird im folgenden eine Unterscheidung getroffen zwischen der örtlichen oder lokalen Speicherkapazität eines einzelnen Speichermoduls und der Gesamtkapazität aller Speichermodule mit Speichereinheiten, die jederzeit durch den Prozessor adressierbar sind.

In der Praxis sind die Speichereinheiten der verschiedenen Speichermodule untereinander so verknüpft, daß eine einzige adressierbare Speicherbank vorliegt. Die Gesamtkapazität dieser Speicherbank ist die Summe der lokalen Kapazitäten der verschiedenen Speichermodule. Jeder der verschiedenen Zellen in den einzelnen Speichereinheiten ist eine einzige Adresse, entsprechend dem Ort in der Speicherbank, zugeordnet. Diese Adressen werden durch aufeinander folgende ganzzahlige Dezimalzahlen 0, 1, 2, 32766 und 32767 bezeichnet, so

daß sich insgesamt 32K Adressen ergeben. Die Speichermodule sind sequentiell verknüpft, so daß ihre Bereiche in aufsteigender Folge oder Sequenz miteinander verbunden sind.

Die Speichereinheit jedes Moduls weist somit eine Anfangs- und eine Endadresse auf. Die Anfangs- oder Startadresse jedes Moduls bildet eine Grenze zwischen dem betreffenden Modul und irgend einem vorhergehenden Modul. Jeder Modul spricht auf einen Bereich von Adressen an, der die Startadresse und die Endadresse einschließt, wobei die Endadresse um 1 kleiner

509811/1067 _/8

ist als die nächsthöhere Grenze. Die niedrigste äußere Grenzadresse der Speicherbank ist O, d.h. dies entspricht der Anfangsadresse für die gesamte Speicherbank, und die höchste äußere Grenzadresse ist die Gesamtkapazität der Speicherbank, d.h. sie ist um 1 größer als die höchste Adresse. Jeder der Speichermodule ist mit einem Bereichwähler oder Bereichdetektor versehen, der es ermöglicht, daß lediglich die richtige Speichereinheit auf ein Speicheradress-Signal anspricht, das die Speicherbank zu irgend einem Zeitpunkt von dem Prozessor aus beaufschlagt.

Die Erfindung ist speziell mit dem System zur Einstellung der Grenzen zwischen den Adressenbereichen beschäftigt, auf die die jeweiligen Bereichssucher und damit die jeweiligen Speichermodule ansprechen.

Ist eine Reihe von Speichermodulen vorgesehen, die einen Gesamtspeicher mit konsekutiven Adressen darstellen, so wird diese modul are Speicherbank im folgenden als kontinuierliche Bank von Speichermodulen bezeichnet.

Das durch die Erfindung verbesserte System zur Festlegung der Grenzen zwischen aufeinander folgenden Speichermodulen Überwindet die oben aufgezeigten Schwierigkeiten bei vergleichbaren bekannten Systemen. Mit der Erfindung lassen sich die Bereichwähler der jeweiligen Speichermodule einer kontinuierlichen Bank von Speichermodulen automatisch einstellen, und zwar ohne Eingriff von außen, so daß die Bereiche der Adressen aufeinander folgend, ohne Zwischenraum geordnet werden und ohne daß fUr die Speichermoduie die Forderung nach vorbestimmten Lokalkapazitäten oder einer vorbestimmten Folge von Lokalkapazitäten besteht.

Insbesondere läßt sich bei Anwendung der Erfindung erreichen, daß ein Speichermodul mit einer bestimmten örtlichen Kapazität durch einen Speichermodul verschiedener örtlicher Kapazität ersetzt werden kann, und weiterhin können Speichermodule unterschiedlicher Kapazitäten in einer Speicherbank ausgetauscht werden, ohne daß Schalter neu eingestellt werden müssen, die Überwachung und Steuerung von einer Mutterkarte neu geschaltet werden müßte oder eine Umprogrammierung oder spezielle Programmierung erforderlich wird, um die Veränderung zu berücksichtigen, solange die gesamte Speicherkapazität unter dem maximal

509811/1067

zulässigen Wert bleibt, und solange die Gesamtspeicherkapazität ausreicht, um die für den Rechner vorgesehenen Programme zu verarbeiten.

Wenn immer eine Modulspeicherbank vorgesehen wird, so kann mit der Erfindung in jedem Fall eine automatische Adresszuordnung fUr die einzelnen Module erreicht werden, unab- ' hängig davon, ob sich die Ordnung oder Ordnungszahl der örtlichen Kapazitäten ändert. Damit läßt sich also irgend ein Speichermodul durch irgend einen anderen ersetzen, ohne daß das Speichersystem beeinträchtigt wird, solange die Gesamtspeicherkapazität nicht die Kapazität des zentralen Prozessors Überschreitet.

Bei einer Speichereinrichtung mit Merkmalen nach der Erfindung weist jeder Speichermodul eine die lokale Speicherkapazität angebende Signalquelle - im folgenden als "lokale" Kapazitäts-Signalquelle bezeichnet - auf, die ein der lokalen Speicherkapazität des Moduls entsprechendes Signal liefert. Weiterhin ist ein Addierer vorgesehen, der mit dieser Signalquelle sowie mit dem unmittelbar vorhergehenden Modul der Reihe verbunden ist, um die lokale Speicherkapazität zur kumulierten Speicherkapazität der vorhergehenden Module zu addieren, um eine neue kumulative Kapazität festzuhalten. Weiterhin ist eine Einrichtung vorhanden, die ein der neuen kumulativen Kapazität entsprechendes Signal an den nächst nachfolgenden Modul abgibt, falls ein solcher vorhanden ist. Die vom vorhergehenden Modul und von der lokalen Bereichssignalquelle empfangenen Signale dienen zur Einstellung des lokalen Adressbereichsuchers, so daß jeder Speichermodul nur auf den richtigen Adressenbereich anspricht. Die von einem Modul aufgenommenen Signale fegen dessen Anfangsadresse oder untere Grenzadresse fest, und das durch Addition der lokalen Speicherkapazität und der Anfangsadresse erhaltene Signal Überschreitet die Endadresse um 1, wodurch die Obergrenze fUr den Modul festgelegt wird. Diese Grenze bildet außerdem die Anfangsadresse fUr den nächsten Modul der Reihe, sofern ein solcher vorhanden ist. Die Obergrenze für den letzten Speichermodul gibt gleichzeitig die Gesamtspeicherkapazität der gesamten Speicherbank an. Der Prozessor-Mod υ I ist mit einer Signalquelle für eine Anfangsadresse ausgerüstet, die dem ersten Speichermodul zugeführt wird. Diese Adresse ist 0, wenn keine Speichereinheit auf dem Prozessor-Modul vorgesehen ist.Ansonsten gibt das Anfangssignal die Kapazität der auf dem Prozessor-Modul vorhandenen Speichereinheit an. Der Prozessor enthält

509811/1067 _/10

außerdem ein Register zur Aufnahme und Speicherung eines Signals vom letzten Speichermodul, um die Obergrenze fUr die Bank der Speichermodule festzulegen. Die Reihe der Module entspricht damit einer geschlossenen Reihe, zusammen mit dem Prozessor-Modul, der am Anfang und am Ende der Reihe steht.

Bei der derzeit besten bekannten Ausfuhrungsform der Erfindung enthält der Bereichsabtaster oder Bereichssucher auf jedem Speichermodul zwei Komparatoren. Einer davon ist darauf eingestellt zu bestimmen, ob das einem Speichermodul zugefuhrte Adressensignal einer Adresse entspricht, die auf oder Über der Anfangsadresse und auf oder unter der Endadresse fUr diesen Modul liegt. In anderen Worten: Der Bereichssucher dient zur Bestimmung, ob das einem Speichermodul zugefuhrte Adress-Signal einer Adresse auf oder Über der Untergrenze und unter der Obergrenze fUr diesen Modul liegt. Sind beide Bedingungen befriedigt, so entspricht das Adress-Signal einer richtigen Adresse fUr den Modul.

Gemäß der Erfindung kann auch die automatische Speicherung eines Signals in einem auf dem Prozessor vorhandenen Register vorgesehen sein, das der Gesamtspeicherkapazität der kontinuierlichen Bank von Speichermodulen entspricht. Weiterhin kann ein Komparator vorgesehen sein, der bestimmt, ob eine vom Prozessor zur Verfugung gestellte Adresse außerhalb der Gesamtkapazität der Speicherbank liegt, und es kann eine Anordnung vorhanden sein, durch die der Rechner ein automatisches Unterbrechungssignal liefert. Dieses Signal bewirkt, daß der Rechner die Tatsache berücksichtigt, daß die Kapazität der Speicherbank Überschritten ist, etwa durch Unterbrechung des Betriebs der zentralen Prozessoreinheit, um gleichzeitig eine Anzeige auf der Konsole zu bewirken, die die Unterbrechung kenntlich macht.

Hinsichtlich der Funktion und Wirkung enthalten die lokale Kapazitäts-Signalquelle und die Einrichtung zur Einstellung des Adress-Suchers jedes Moduls eine lokale Recheneinheit, die im folgenden als lokaler Rechner bezeichnet ist. Diese Rechner sind auf Tandem-Betrieb geschaltet, so daß beim Einschalten der Stromversorgung und sobald diese einen ausreichenden Pegel erreicht hat, diese lokalen Rechner zu einem bestimmten Zeitpunkt durch ein Signal sequentiell betätigt werden, das vom vorhergehenden Modul in der Reihe stammt, und

509811/1067 /Π

das den lokalen Bereichssucher automatisch auf kontinuierlich aufeinander folgende Bereiche der Gesamtkapazität der Speicherbank einstellt und dann ein Register des Prozessors fUr die Gesamtspeicherkapazität setzt. Die Rechner auf den Speichermodulen sind so ausgelegt, daß jeder solange unwirksam ist, bis ein Bereichadress-Signal vom vorhergehenden Modul (d.h. dem Prozessor-Modul oder einem Speichermodul) eintrifft, und außerdem erzeugen sie beim Empfang einer Anfangsadresse ein neues Signal, das an den nächsten Modul in der Reihe Übertragen wird. Die Adressengrenzsn fUr die Speichermodule werden somit durch das Zusammenwirken im Verbund von Prozessor und lokalen Rechnern der Speichermodule festgelegt.

Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend in beispielsweiser Ausfuhr υ ngsform an Hand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 das Blockschaltbild eines Kleinrechners in Modultechnik mit Merkmalen nach der Erfindung;

Fig. 2 das Blockschaltbild eines typischen im Zusammenhang mit der Erfindung verwendbaren Prozessors;

Fig. 3 das Blockschaltbild eines Speichermoduls mit Teil merkmal en nach der Erfindung;

Fig. 4 das teilweise schematisch und teilweise in Blockbilddarstellung wiedergegebene Schaltbild eines Rechners und eines Bereichssuchers, wie er bei einer Ausführungsform eines Speichermoduls mit erfindungsgemäßen Merkmalen vorgesehen sein kann;

Fig. 5 ein schematisches Schaltbild einer lokalen Speicherkapazitäts-Signalquelle;

Fig. 6 eine teilweise schematische, teilweise in Blockschaltbild gezeigte Anordnung einer Anfangs-Signalquelle, die auf dem Prozessor-Modul, zusammen mit einem Bereichssucher vorgesehen ist, wie er fUr den Prozessor-Modul verwendet wird, wenn auch für diesen eine Speichereinheit vorgesehen ist;

50981 1 / 1 067 - /12

Fig. 7 ein Blockschaltbild zur Verdeutlichung der Beziehung zwischen der geregelten Stromversorgung und bestimmten Teilen des Prozessor-Moduls,insbesondere fur das System zur Erzeugung einer Anfangsadresse;

Fig. 8 verdeutlicht in einer zeitkorrelierten Darstellung verschiedene Operationsabläufe in.dem System bei der Einstellung der Adressgrenzen fUr die Speichermodule;

Fig. 9 in teilweise auseinander gezogener Perspektivdarstellung die Kontaktsockel und einsteckbaren Karten eines Kleinrechners in Modultechnik und

Fig. 10 in einer schematischen Skizze die Vorderansicht auf eine Bedienungskonsole fUr einen Kleinrechner in Modultechnik.

Fig. 1 zeigt zunächst die prinzipielle allgemeine Anordnung eines modularen Kleinrechners mit Merkmalen nach der Erfindung. Der Kleinrechner MCR weist eine zentrale Prozessor-Einheit CPU auf einem Prozessor-Mod υ I PRM, vier Speichermodule MODI, MOD2, MOD3 und MOD4, zwei periphere Einheiten PERI und PER2 sowie eine geregelte Stromversorgung POWS auf. Jeder der Speichermodule MOD enthält einen Adressbereich-Rechner RCR, einen Adressbereichs-Sucher RDR, eine Speichereinheit MUN und einen Speicherzellenwähler MECS. Ein Startsystem STS ist ebenfalls als Teil des Prozessor-Moduls PRM zur Auslösung des Betriebs der Bereichrechner RCR dargestellt. Der Kleinrechner MCR ist außerdem mit I/O-Interface-Einheiten IFl und IF2 ausgerüstet, die zur Ankopplung der zentralen Prozessoreinheit CPU an eine periphere Eingangseinheit PERl bzw. an eine periphere Ausgangseinheit PER2 dienen.

Aus Gründen der Übersichtlicheren Darstellung sind die einzelnen Baueinheiten gelegentlich mit Zusatzzahlen oder Indizes 1, 2, 3 und 4 bezeichnet, so etwa die Module MODI, MOD2, MOD3 und MOD4, um so die einzelnen Baueinheiten, die Teil eines der Speichermodule sind, von den Baueinheiten anderer Module zu unterscheiden. In einigen Fällen wird auch der Zusatz P verwendet, um eine Baueinheit des Prozessor-Moduls von einer ähnlichen Baueinheit eines Speichermoduls zu unterscheiden. In anderen Fällen sind solche Zusätze weggelassen,

509811/1067 _/13

und zwar dann, wenn sich die Erläuterung auf Baueinheiten bezieht, die auf jedem Modul vorhanäen sind, oder wenn die Bedeutung auch anderweitig klar wird, ohne daß ein besonderer Zusatz angegeben wird»

Über eine Stromsammelleitung bzw. Vielfachleitung PBUS erfolgt die Stromzufuhr von der Stromversorgung zum Prozessor-Modul und zu jedem der Speichermodule MOD.

Über Betriebs-Vielfachleitungen ist der Prozessor CPU mit den Speichermodulen verbunden, d.h. mit einer Steuer-Vielfachleitung CBUS, einer Adress-Vielfachleitung ABUS und einer Daten-Vielfachleitung DBUS.

Die der Steuerung dienende Vielfachleitung CBUS dient zur Übertragung von Steuersignalen vom Prozessor auf die Spaichermodule und von den Speichermodulen zum Prozessor in herkömmlicher Weise, außer für die im einzelnen genannten Fälle. Ein bestimmter Teilabschnitt der Vielfachleitung fUr Steuerzwecke ist mit MBC bezeichnet und dient zur Verbindung des Eingangs des Bereichrechners RCRl des ersten Speichermoduls MODI mit dem Startsystem STS auf dem Prozessor-Modul unddemEingang der Bereichrechner in jedem der folgenden Speichermodule MOD zum Ausgang des nächst folgenden Speichermoduls. Einer der Leiter verbindet außerdem ein Gesamt$p@ich@rkapazität*-R8gist@r TMCR im Speichermodul mit dem Ausgang der Speichermodule MOD.

Die Vielfachadressleitung ABUS dient zur simultanen Übertragung eines Adress-Signals in Parallelform vom Prozessor zu allen Speichermodulen.

Die Vielfachdatenleitung DBUS dient zur Übertragung von Daten vom Prozessor zu den Speichereinheiten MUN₁ zur Einspeicherung von Information oder zur Abrufung von Information aus den Speichereinheiten in den Prozessor in herkömmlicher Weise. In diesem Zusammenhang sei darauf hingewiesen, daß die in den Speichereinheiten gespeicherte Digital information auch aus Programmbefehlen oder Adressen bestehen kann, die im Zusammenhang mit der Befehlsablauffolge und -durchfuhrung stehen, oder sie kann numerische oder andere, im Laufe der Verarbeitung benötigte Daten beinhalten.

509811/1067 ,,.

Fur die Zwecke des Erfindungsgegenstands kann ein Prozessor-Modul dienen, der im folgenden unter Bezug auf Fig. 2 in Einzelheiten erläutert ist:

Der Modul weist eine zentrale Prozessoreinheit CPU, das Startsystem STS und eine Speicheruntereinheit MSU auf. Wie später weiter erläutert wird, ist die Speicheruntereinheit MSU fakultativ. Es sei bemerkt, daß eine Anzahl der Baueinheiten auf dem Prozessor-Modul gleichen Baugruppen auf den Speichermodulen entspricht.

Bei programmierbaren Kleinrechnern werden die Befehle Üblicherweise zu einem bestimmten Zeitpunkt in ein Befehlsregister INSTR in dem Prozessor unter Programmsteuerung in bekannter Weise Übertragen. Ein Befehl kann aus zwei Teilen bestehen. Aus Gründen der einfacheren Darstellung sei angenommen, daß jeder dieser Teile aus einem Wort von jeweils 16 Bit bestehe, und daß diese in zwei 16-Bit-Register IREGl und IREG2 des Befehlsregisters INSTR gespeichert werden. Das erste im Register IREGl gespeicherte Befehlswort gibt die durchzuführende Operation an. Das zweite im Register IREG2 gespeicherte Wort gibt die Adresse der Speicherbank an, die bei der Operation beteiligt ist.

Andere Register PREGA, PREGB, PREGC in einer Einheit DTR von Datenregistern dienen im Prozessor zur Speicherung von zu verarbeitenden Daten oder zur Aufnahme und Speicherung von Daten aus der Speicherbank oder auch entsprechend dem jeweiligen Befehl. So dient etwa ein Register zur Speicherung von Daten, die an eine Speicherbank zu Übertragen sind, und ein anderes Register wird zur Aufnahme von Information von einer Speichereinheit verwendet, jeweils entsprechend dem Befehl. Auch diese Register sind 16-Bit-Register und dienen zur Übertragung von 16-Bit-Informationssignalen vom Prozessor auf 16-Bit-Speicherzellen an durch die Adresse festgefegte Orte in der Speicherbank oder zur Aufnahme von 16—BJt-Informationssignalen von einer 16-Bit-Speicherzelle, die an einer solchen Adresse steht.

Das höchste gültige oder meist signifikante Bit des Adressenworts dient zur Speicherung einer 1 oder einer 0, je nachdem ob eine Direktadressierung oder eine indirekte Adressierung damit verbunden ist. Im Zusammenhang mit der Darstellung der Erfindung genügt die Betrachtung des Vorgangs einer Direktadressierung. In jedem Fall wird durch die restlichen 15 Bits der Adresse die in der Speicherbank anzusprechende Zelle spezifiziert. Auf der Vielfachleitung

50981 1/1067 /15

ABUS werden nur 15 Bits der Adresse zur Kommunikation mit den Speichermodulen MOD verwendet. Das 16. Bit wird nur intern f(Jr den Prozessor-Modul PRM benötigt.

Der jeweilige Befehl kann bedingen, daß Daten in eine Zelle an einem bestimmten Ort der Speicherbank eingeschrieben oder ausgelesen werden sollen. Die Adresse des Orts der anzugehenden Zelle wird vom Prozessor über die Adress-Vielfachleitung ABUS übertragen. Die 15 Bits der Adresse werden parallel über 15 Einzelleitungen dieser Vielfachleitung übertragen. Die - je nach Fall auszulesenden oder einzuschreibenden - Daten werden über die 16 Leiter der Datenvielfachleitung DBUS übertragen.

Beim Betrieb werden die verschiedenen Steuersignale, die zur Ablauffolgesteuerung bestimmter Arten von Operationen und zur Aktivierung verschiedener Baueinheiten des Systems dienen, im Verlauf dieser Operationen über die Einzelleiter der Vielfachsteuerleitung CBUS übertragen. Rechner dieses allgemeinen Typs sind bekannt. Nur beispielshalber sei auf die Veröffentlichung "Minicomputers for Engineers and Scientists" von Granino A. Korn, McGraw-Hill, 1973 verwiesen. Zu den bekannten Rechnern dieses Typs gehört auch der ALPHA 16, der durch die Firma Computer Automation, Inc. hergestellt wird,und der PDP 11, der durch die Firma Digital Equipment Corporation angeboten wird,als auch der Rechner NOVA 1200, der durch die Firma Data General, Inc. hergestellt wird.

Ist vorgesehen, die Operation mit Hilfe von einigen lokalen Registern durchzuführen, die Teil der zentralen Prozessor-Einheit CPU sind, so braucht das Adresswort nicht eingesetzt zu werden. Zu diesem Zweck ist im ersten Befehlswort ein geeignetes Signal gespeichert, um zu bestimmen, ob ein Zugriff zur Speicherbank zur Durchführung des Befehls erforderlich ist oder nicht.

In der Praxis wird ein in Maschinensprache abgefaßtes geeignetes Programm in den Rechner über eine periphere Eingangseinheit PERl in herkömmlicher Weise eingegeben. Der spezielle Rechner, auf den die hier vorgenommene Beschreibung der Erfindung angewendet wird, ist so ausgelegt, daß die letzten 8 Worte der Speicherbank zur Einspeicherung eines Ureingabeprogramms dienen. Insbesondere dient dieses Ureingabeprogramm der Interface-Einheit IFl,

509811/1067 /16

die Über die Eingangseinheit PERl angeschlossen ist, zum Einlesen und Einspeichern eines Umsetzungsprogramms in die Speicherbank. Dieses Übersetzung^- oder Umsetzungsprogramm dient dann zum Einlesen anderer Programme und Daten und zu deren Einspeicherung in einen Teil der Speicherbank. Obgleich fUr das unmittelbare Verständnis der Erfindung nicht erforderlich, wird zum besseren Verständnis des im Zusammenhang mit der Erfindung verwendeten Rechners ALPHA LSI auf folgende BetriebshandbUcher und Betriebsanleitungen hingewiesen:

1. "Naked Mini LSI/ALPHA LSI Programming Reference Manual", No. 10077-00A0, April 1973.

2. "Naked Mini LSI/ALPHA LSI I/O Interface Design Guide", No. 10079-OOAo, April 1973.

3. "Naked Mini LSI/ALPHA LSI Engineering Specification", No. 10080-OOAO, April 1973.

Es sei jedoch betont, daß die hier beschriebene und beanspruchte Erfindung in diesen Unterlagen nicht beschrieben und auch anderweitig nicht dargestellt ist.

Wie gewöhnlich, so läßt sich auch hier ein einmal gespeichertes und zur Durchfuhrung durch Betätigung eines Startschalters auf der Bedienungskonsole des Rechners auslösbares Programm sowie die verschiedenen, aufgrund der Durchführung des Programms erhaltenen Ergebnisse Über eine periphere Ausgangseinheit PER2 darstellen, etwa durch Ausdrucken-Über einen Fernschreiber.

Bei der hier dargestellten speziellen Ausführungsform der Erfindung besteht das Übertragene

Adress-Signal aus 15 Bits, ABU, ABOO. Die fünf höchst signifikanten Bits,

AB14 ABlO, entsprechen der Bereichskomponente ABR, während die gesamte Zahl die

gesamte oder Absolutadresse innerhalb der Gesamtkapazität der Speicherbank wiedergibt. Wie ersichtlich, ist es nicht erforderlich, das Bit ABI5 als Teil der Bereichskomponente heranzuziehen, und zwar weil die Anfangs- oder Ursprungsadresse 0 ist.

509811/1067 /17

Die folgende Tabelle I verdeutlicht die Beziehungen der Bit-Positionen zu den Adressen. Jede Bit-Position entspricht einem Exponenten einer Potenz von 2. Diese Potenzen und ihr jeweiliger Wert sind in den Spalten 2 bzw. 3 in Dezimaldarstellung wiedergegeben.

Die Tabelle Il gibt die Start- oder Anfangsadressen (S) und die Endadressen (E) der Speicherzellen einzelner Speichereinheiten wieder, die die Speicherkapazitäten IK, 2K, 4K und 8K besitzen. Im mittleren Bereich der Tabelle sind die Start- und Endadressen in binärer Schreibweise dargestellt, wobei die Nullen und Einsen den Bitsignalen ABOO, ABOl usw. entsprechen, die am Kopf der Tabelle angegeben sind. Die letzte Spalte zeigt die Start- und Endadressen in Dezimaldarstellung. Die entsprechenden Start- und Endadressen für jede der angegebenen Speichereinheiten sind mit (S) und (E) bezeichnet.

Die örtliche Anfangsadresse für jede Speichereinheit ist 0. Aus diesem Grund gibt die örtliche Endadresse die örtliche Speicherkapazität LMC der Speichereinheit minus 1 wieder.

In der Tabelle III sind die Start- (S) und Endadressen (E) der jeweiligen Speichermodule für einen typischen Aufbau einer Speicherbank wiedergegeben, die eine Gesamtkapazität von ΙόΚ besitzt und die sich aus vier Speichereinheiten und aufeinander folgend vier Modulen, jeweils mit den Kapazitäten 4K, 2K, 8K und 2K zusammensetzt.

Die in Tabelle III dargestellten Adressen entsprechen den Adressen der Speicherzellen in der ΙόΚ-Speicherbank. Die lokalen Adressen für jede der Speichereinheiten der vier Speichermodule sind jedoch in der Tabelle Il dargestellt.

Wird IK als Basis benutzt, so können die Speicherkapazitäten der Speichermodule 1024, 2048, 4090 usw. betragen. Bei dem zur Adressierung des für die vorliegende Beschreibung speziell vorgesehenen Kleinrechners MCR wird ein System verwendet, in der keine Speichereinheit der Speicherbank im Prozessor selbst vorgesehen ist, so daß die niedrigste oder Startadresse SAH für den ersten Spsichermodul 0 beträgt. Die Startadresse SA2 für den zweiten Speichermodul ist dann LMCI, die Startadresse SA3 für den dritten Modul (LMCl + LMC2) usw. Damit wird die Startadresse fUr irgend einen Modul stets als ganzzahliges Vielfaches der Basis IK festgelegt.

509811/1067

2U3176

	TABELLE I
AB14	214
ABl 3	213
ABl 2	212
ABU	211
ABlO	210
AB09	29
AB08	28
AB07	27
AB06	26 ■
AB05	25
AB04	24
AB03	23
AB02	22
ABOl	21
ABOO	2°

16384 8192 4096 2048

1024

512

256

128

64

32

16

509811/1067

TABELLE ADRESSENGRENZEN DER EINZELNEN SPEICHEREINHEITEN

Lokale Adresse - (Binär)

OOÖ0K ■— OOO CQ CQ CQ CQ

O"'fr COCM — Q

OO OO OO

CQ frt ^o CQ CQ CQ

K Speicher- (S) 000000000000000

Einheit (E) 0 0 0 0 0 1 1 1 1 1 1 1 1 11

2K Speicher- (S) 0000 0 0000000000

Einheit (E) O O O O 1 1 1 1 1 1 1 1 1 1 Ί

4K Speicher- (S) 000000000000000

Einheit (E) 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1

8K Speicher- (S) 00000000000000 0

Einheit (E) 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1

16K Speichers) 000000000000000

Einheit (E) 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Lokale

Adresse

(Dezimpl)

0 16383

TABELLE III

ADRESSGRENZEN FÜR EINE TYPISCHE 16K-SPEICHERBANK, BESTEHEND AUS 4K-, 2K-, 3K- und 2K-SPEICHEREINHEITEN

Prozessor-Adresse - (Binär)

-^J- CO Oi — O O CO IX >O Ό -**· CO CM — O CQ CQCOCOCQCQCQCDcaCQCQ OQCO ODm

1. Speicher- (S) 000000000000000 Einheit (E) 0001 1 1 1 1 1 1 11 1 1 1

(4K)

2. Speicher- (S) 0 0 1 Einheit (E) 0 0 1 (2K)

000000000000 11111111111

3. Speicher- (S) 001 100000000000 Einheit (E) 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 (8K)

4. Speicher- (S) 01 1100000000000 Einheit (E) 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 (2K)

Prozessor

Adresse

(Dezimal)

4096 6143

6144 14335

14336 16383

50981 1 / 1067

/20

In diesem System entsprechen die aufeinander folgenden Adressen der gesamten Speicherbank jeweils einer positiven ganzen Zahl, die kleiner ist, als die Gesamtkapazität der Speicherbank, einschließlich 0. Die Adressenbereiche aufeinander folgender Speichermodule sind fortlaufend, d.h. die Startadresse (edes Speichermoduls ist um 1 größer als die Endadresse des vorhergehenden Moduls. Bei dieser besonderen Anordnung bestimmen die Startadressen SAl, SA2, SA3 usw. und die Gesamtkapazität der Speicherbank die Grenzen der Module in der Speicherbank selbst.

FUr den Fall, daß auch im Prozessor selbst eine Speichereinheit vorgesehen ist, wird fUr die Praxis berücksichtigt, daß die Anfangs- und Endadressen jedes Moduls um die Speicherkapazität LMCO der Speichereinheit des Prozessors zu erhöhen ist. In diesem Fall ist die unterste Grenze der Speicherbank, die auf dem Prozessor selbst liegt, 0, und die Anfangsadresse SAO der Speicherbank ist ebenfalls 0.

Bildet eine Speicherkapazität von IK die Grundlage, so läßt sich die Gesamtkapazität irgend einer Speicherbank bis zu 32K durch die Bits AB14 bis ABlO wiedergeben. Da die Gesamtspeicherkapazität, die durch den Prozessor adressierbar ist, auf 32K begrenzt ist, werden nur die 5 Bits ABl 4 bis ABlO zur Auswahl des Speichermoduls benötigt, der die Speichereinheit umfaßt, die adressiert werden soll, wenn irgend eine spezielle Absolutadresse auf der Adressvielfach leitung ABUS anliegt.

Die Signale ABI4 ABlO werden im folgenden gelegentlich als Bereichkomponente ABR

der Adresse für die Speicherbank bezeichnet. Die Bereichkomponenten der Grenzadressen, die einer Speicherkapazität mit der Basis IK zuordbar sind, sind in Tabelle IV dargestellt. Soweit die Obergrenze fUr den speziellen hier vorgesehenen Prozessor 32K beträgt, ist es erforderlich, ein zusätzliches Bit, nämlich das dem Wert 2 entsprechende Bit, zu betrachten. Aus diesem Grund weist die Tabelle IV am Kopf der Bitspalten die Angaben Ll 5, L13, L12, LIl und LlO auf, wobei mit L entweder eine Untergrenze LL (Lower Limit) oder eine Obergrenze UL (Upper Limit) angezeigt sein soll.

509811/1067 _/2]

TABELLE IV

BEREICHKOMPONENTEN DER ADRESSGRENZEN FÜR EINE BASIS DER SPEICHERKAPAZITÄT VON IK

	Ll 5	Ll 4	Ll 3	L12	LIl	LlO
0	0	0	0	0	0	0
IK	0	0	0	0	0	1
2K	0	0	0	0	1	0
3K	0	0	0	0	1	1
4K	0	0	0	1	0	0
5K	0	0	0	1	0	1

8K 0 0 1 0 0

16K 0 1 0 0 0

32K 10 0 0 0 0

509811/1067

Liegt die Absolutadresse innerhalb des Bereichs eines speziellen Moduls, so ist die spezielle auszuwählende Speicherzelle bestimmt durch die örtliche Adresskomponente, die alle variablen Bits innerhalb der örtlichen Kapazität der Speichereinheit umfaßt, wie Tabelle Il angibt.

Wird daher eine 1 K-Speichereinheit adressiert, unabhängig davon, wo sie sich in der Reihe der Speichermodule befindet, so bestimmt sich die örtliche Adresse nach den Bits AB009. . . . ABOO. Wird dagegen eine 2K-Speichereinheit adressiert, unabhängig von ihrer Lage in der Reihe der Speichermodule, so ist die örtliche Adresse bestimmt durch die Bits ABlO.... ABOO. Wird dagegen eine 4K-Speichereinheit adressiert, unabhängig von ihrer örtlichen Anordnung in der Reihe der Speichermodule, so ist die örtliche Adresse bestimmt durch die Bits ABU .. .ABOO. Wird schließlich eine 8K-Speichereinheit adressiert, unabhängig von deren Lage in der Reihe der Speichermodule, so ist die lokale Adresse bestimmt durch die Bits AB12 ABOO. In jedem Fall ist die örtliche Adresse durch den Teil des Adressensignals bestimmt, in dem das höchst signifikante Bit dem höchst signifikanten Bit mit einer 1 fUr die örtliche Endadresse entspricht (Tabelle II). Dieser Teil des Adressensignals wird als lokale Adresskomponente bezeichnet.

Da die am weitesten rechts stehenden Bits der Adressenvielfachleitung AB09 ABOO jeweils

entweder 0 oder 1 sein können (in Abhängigkeit von der lokalen Adressenkapazität eines bestimmten Moduls),braucht keines dieser Bits durch den Bereichwähler eines Moduls abgefragt zu werden, um zu bestimmen, ob die Absolutadresse in den Bereich zwischen Start- und Endadresse dieses Moduls fällt. Die restlichen Bits ABl4 ABlO des Adressensignals werden

über die Adressenvielfachleitung ABUS an die Bereichsucher RDR gegeben. Zur Verdeutlichung der Darstellung wird dieser Teil desAbsolutadressensignals als Bereichkomponente ABR der Absolutadresse bezeichnet.

Einige der am weitesten rechts stehenden Bits der 5-Bit-Bereichkomponente können außerdem Teil des lokalen Adress-Signals sein. Es kann daher der Fall vorliegen, daß sich die lokale Adresskomponente und die Bereichkomponente gelegentlich Überlappen.

509811/1067 /23

Um die nachfolgende Beschreibung zu vereinfachen, sei angenommen, daß alle 5 Bits der

gesamten 5-Bit-Bereichkomponente AB14 ABIO in jedem Modul abgefragt werden, um

zu bestimmen, ob die Absolutadresse in dem Bereich des jeweiligen Moduls liegt.

Für einige Anwendungsfälle der Erfindung ist die Ordnung oder die Ordnungsstelle der lo-kalen Adressen in einer Speichereinheit nicht immer übereinstimmend mit der Ordnung der Absolutadresse. Dies ist sofort für den Fall einleuchtend, daß die lokale Speicherkapazität sich nicht geradzahlig in die Startadresse oder Untergrenze unterteilen läßt.

Gleichwohl ist es wegen der Eigenschaften der binären Zahlen lediglich erforderlich, einen Speichermodul vorgegebener Kapazität mit Signalen zu adressieren, die variablen Ziffernstellen entsprechen, wie in Tabelle Il angegeben. Durch Verwendung solcher Ziffemkompo- · nenten liegt jeweils eine Eins zu Eins-Übereinstimmung zwischen einer Lokaladresse einer Speichereinheit und der Absolutadresse vor, die innerhalb des Bereichs der Speichereinheit liegt, obgleich die Ordnung oder Reihenfolge,in der die Zellen der Speichereinheit adressiert werden, von der Startadresse des Speichermoduls abhängen kann.

Es versteht sich, daß die Bereichabfrage und Adressierung auch auf andere Weise erreicht werden kann, so z.B. dadurch, daß die Obergrenze eines Moduls als Endadresse verwendet wird, und die Startadresse um 1 höher gesetzt wird, als die Untergrenze. In ähnlicher Weise könnte die Erfindung auch bei Adressen lücke η und AdressenUberlappungen Anwendung finden, obgleich solche Abwandlungen als nicht zweckmäßig erscheinen. Jedoch ist es beispielsweise nicht erforderlich, sowohl einen Komparator für die Untergrenze als auch einen Komparator für die Obergrenze in jedem Modul vorzusehen. Es würde genügen, für jeden Modul beispielsweise nur einen Komparator für die Untergrenze und eine Einrichtung vorzusehen, die das Aktivierungssignal des letzten Moduls in der Reihe auf.die vorhergehenden Module ruckkoppelt, um die Adressierungsoperationen für diese Module zu inhibieren.

Auf diese Weise wäre es in Anwendung der Erfindung ebenfalls möglich, jeweils nur einen Modul zu einer bestimmten Zeit zu aktivieren, d.h. denjenigen richtigen Modul, der die Zelle mit dem richtigen Adressbereich enthält.

50981 1 / 1 067

Obgleich die Erfindung vorstehend in Verbindung mit einem lokalen Speicherkapazitäts-Register auf jedem Modul beschrieben wurde, sei erwähnt, daß ohne Abweichung vom Erfindungsgedanken auch jeweils zu einem bestimmten Zeitpunkt eine Adressierung der Zellen der Speichereinheit jedes Moduls erreicht werden kann, um dadurch die Untergrenze und die Obergrenze zu lokalisieren, und die Start- bzw. Endadresse fUr jeden Modul festzulegen.

Die automatische Bereichseinstellung:

Aus der vorhergehenden Beschreibung ergibt sich, daß die niedrigste Adresse mit der Untergrenze (LL) der Adressen für jeden beliebigen Speichermodul übereinstimmt. Auch ist ersichtlich, daß die höchste Adresse jeweils um 1 geringer ist als die Obergrenze (UL) der Adressen jedes Moduls. Es ist außerdem ersichtlich, daß die Grenzen zwischen einem beliebigen Paar aufeinander folgender Module Übereinstimmt mit der Anfangsadresse des höheren Moduls in der Reihe.

Bei der hier beschriebenen Ausfuhrungsform der Erfindung ist die Untergrenze der Speicherbank 0, und die restlichen Grenzen werden Modul für Modul automatisch errechnet, und zwar in der Reihenfolge, in der die Module in der Speicherbank angeschlossen sind. Anders ausgedrückt: Die Untergrenze LL und die Obergrenze UL jedes der Bereichdetektoren oder Bereichsucher RDR des jeweiligen Moduls wird Modul für Modul automatisch eingestellt, und zwar in der Reihenfolge, in der die Module in der Speicherbank verschaltet sind.

Der hier benutzte Ausdruck "Adressenbereich" bezieht sich auf den Bereich der Adressen, der sich von der Start- bis zur Endadresse eines Moduls erstreckt, wenn dieser - was aus Tabelle III ersichtlich ist - Teil der Speicherbank ist. Damit hängt der Adressbereich eines Moduls im Gesamtbereich der Adressen der gesamten Speicherbank von der örtlichen Speicherkapazität des Moduls und außerdem vom Ort des Moduls in der Speicherbank ab.

Die Bereiche für aufeinander folgende Module schließen kontinuierlich aneinander an, d.h. der Unterschied zwischen der Startadresse eines Moduls und der Endadresse des vorhergehen-

509811/1067 * _/25

den Moduls ist 1. Damit geben sich keine AdresslUcken in der gesamten Speicherbank.

FUr die Zwecke der hier vorliegenden Beschreibung sei - falls nicht anders angegeben angenommen, daß keine Speichereinheit im Prozessor CPU vorgesehen ist, die Teil der Speicherbank ist.

Dem Eingang des Rechners jedes Speichermoduls wird ein Adress-Signal MBIN zugeführt, das durch die lokale Speicherkapazität jedes Moduls modifiziert wird, um ein Ausgangssignal MBOT zu erzeugen. Das Eingangssignal MBIN bildet die Untergrenze für den Modul, während das Ausgangsadress-Signal MBOT die Obergrenze UL für diesen Modul festlegt.

Beim Betrieb wird eine Startadresse, MBINl, deren Ursprung durch den Prozessor-Mod υ I PRB festgelegt werden kann, durch die vier Speichereinheiten MODI, MOD2, MOD3 und MOD4 durchgeschaltet, um die richtigen Grenzen festzulegen, die die Bereiche zwischen der Startadresse und der Endadresse in dem Bereichsucher RDR des jeweiligen Moduls festzulegen.

Das Aüsgangssignal MBOTI des ersten Moduls wird zum Eingangssignal MBIN2 für den zweiten Modul. Das Ausgangssignal MBOT2 des zweiten Moduls wird das Eingangssignal MBIN3 fUr den dritten Modul. Das Ausgangssignal MBOT3 des dritten Moduls wird zum Eingangssignal MBIN4 für den vierten Modul. Das Ausgangssignal MBOT4 des vierten Moduls wird schließlich das Eingangssignal für das Gesamt-Speicherkapazitäts-Register TMCR in dem Prozessor. Alle Ausgangssignale MBOT werden über eine gemeinsame Leitung TMCC in Zeitmultiplex zum Prozessor übertragen. Die Digitalsignal komponente, die durch die Bits in den

Zeitschlitzen oder Zeitabständen TSA TSF wiedergegeben wird, werden im Gesamt-

Speicherkapazitäts-Register TMCR gespeichert. Die letzte zu übertragende Komponente "Überlebt" und gibt damit die Gesamt-Speicherkapazität der Speicherbank an. Wie erwähnt, stellt das Eingangssignal jedes Moduls die Summe der Speicherkapazitäten der vorhergehenden Module dar.

Bei der hier beschriebenen Ausfuhrungsform der Erfindung liegen die Eingangssignale MBIN und die Ausgangssignale MBOT in Serienform vor, und werden so von einem zum nächsten

50981 1/1067

Modul Übertragen. Innerhalb des Moduls jedoch liegen sie in Parallelform vor.

Der Bereichrechner RCR jedes Moduls enthält eingangsseitig ein Serien-Parallel-Schieberegister SPSR, einen Addierer ADR und ein Parallel-Serien-Schieberegister PSSR am Ausgang. Weiterhin enthält jeder Bereichrechner eine lokale Speicherkapazitäts-Signalquelle in Form eines einfachen Registers LMCR, das ein Signal liefert, das die lokale Kapazität LMC der Speichoreinheit MUN des betreffenden Speichermoduls angibt. Die lokale Speicherkapazitäts-Signalquelle LMCR ist eine einfache Schalteinrichtung, die beim Einsetzen der Speichereinheit MUN in den Modul gesetzt wird. Das Register LMCR kann eine fest verdrahtete Einheit sein.

Wie weiter unten, im Zusammenhang mit Fig. 8 erläutert ist, wird, wenn die Stromversorgung eingeschaltet und der Wert der geregelten Spannung POWS den Sollwert erreicht hat, ein Nullsignal erzeugt, das die Startadresse fUr den ersten Modul angibt und zum ersten Speichermodul MODI Übertragen wird.

Diese Startadresse STAl des ersten Moduls wird über den Ausgang des Serien-Parallel-Schieberegisters SPSRl festgehalten. Die die Kapazität der lokalen Speichereinheit MUNl des ersten Moduls MUDl angebende Zahl LMCl wird zur Startadresse hinzuaddiert, um damit die Startadresse STA2 fUr den zweiten Modul und die Obergrenze fUr den ersten Modul zu bestimmen. Die Startadresse STA2 wird am Ausgang des Addierers ADRl bereit gehalten. Sie wird außerdem Über das Parallel-Serienregister PSSR als Teil des Signals MBOTl oder MBIN2 zum Eingang des zweiten Moduls M0D2 Übertragen.

Die Startadresse STA2 des zweiten Moduls wird am Ausgang des Serien-Parallel-Schieberegisters SPSR2 festgehalten. Die die Kapazität der lokalen Speichereinheit MUN2 des zweiten Speichermoduls MOD2 angebende Anzahl LMC2 wird zur Startadresse hinzu addiert, um dadurch die Startadresse STA3 des dritten Moduls und die Obergrenze fUr den zweiten Modul festzulegen. Diese Startadresse STA3 wird am Ausgang des Addierers ADR2 fesh- bzw. bereitgehalten. Sie wird außerdem Über das Parallel-Serien-Register PSSR als Teil des Signals MBOT 2 oder MBIN3 zum Eingang des dritten Moduls MOD3 übertragen.

509811/1067 /27

Die Startadresse STA3 des dritten Moduls wird am Ausgang des Serien-Parallel-Schieberegisters SPSR3 festgehalten. Die die Kapazität der lokalen Speichereinheit MUN3 des dritten Moduls MOD3 angebende Zahl LMC3 wird zu dieser Startadresse hinzuaddiert, um die Startadresse STA4 des vierten Moduls und die Obergrenze für den dritten Modul festzulegen. Die Startadreise STA4 wird am Ausgang des Addierers ADR3 bereitgehalten und' gespeichert. Sie wird außerdem über das Para I Ie I-Serien- Register PSSR als Teil des Signais MBOT3 oder MBIN4 zum Ausgang des vierten Moduls MOD4 übertragen.

Diese Startadresse STA4 des vierten Moduls wird am Ausgang des Serien-Parallel-Schieberegisters SPSR4 bereitgehalten. Die die Kapazität der lokalen Speichereinheit MUN4des vierten Moduls MOD4 angebende Zahl LMC4 wird zur Startadresse hinzuaddiert, um die Startadresse STA5 für den Prozessor und die Obergrenze für den vierten Modul und für die gesamte Speicherbank festzulegen. Diese Adresse STA5 wird am Ausgang des Addierers ADR4 bereitgehalten. Sie wird außerdem über das Parallel-Serienregister PSSR als Teil des Signals MBOT4 oder MBIN5 über den Leiter TMCC zum Gesamtspeicherkapazitäts-Register TMCR des Prozessors übertragen.

Aus vorstehendem ist ersichtlich, daß der Vorgang zur Festlegung einer Startadresse für einen Modul unter Hinzuaddieren eines die lokale Speicherkapazität angebenden Signals zur Festlegung der Startadresse für den nächsten Modul gleichzeitig die Endadresse für diesen speziellen Modul festlegt, da die Endadresse für einen bestimmten Modul um 1 kleiner ist, als die Startadresse für den nächst folgenden Modul. '

Beim Signaldurchlauf durch die Speichermodtile zur Erzeugung der Startadressen wird das am Ausgang jedes Moduls erscheinende Signal MBOT über eine der Steuerleitungen zu einem Speicherregister TMCR im Prozessor-Modul PCM rückgeführt, so daß nach Abschluß des Signaldurchlaufs die Gesamt-Speicherkapazirät aller Speichermodule der Speicherbank in diesem Register TMCR gespeichert ist. Wie bereits erwähnt, wird für die hier beschriebene Ausfuhrungsform der Erfindung angenommen, daß die Gesamt-Speicherkapazität 32K nicht überschreitet.

50981 1 /1067

Anschließend wird, wenn der Prozessor zur Adressierung einer Speichereinheit betätigt wird, das die Speichermodule beaufschlagende Adress-Signal mit den im Gesamt-Speicherkapazitäts-Register TMCR gespeicherten Signalen verglichen, um zu bestimmen, ob die Adresse innerhalb des Gesamtbereichs der Speicherbank liegt. Diese Überwachung wird durch einen Gesamtbereichsucher TRD erreicht. Diese Einheit enthält einen Komparator, der abtastet, ob die Adresse innerhalb der installierten Gesamh-Speicherkapazität (in diesem Fall 16K) des Prozessors liegt, und enthält außerdem eine Torschaltung fUr eine Vielfachleitung zur Übertragung der Adresse und zur Durchfuhrung des nächsten Befehls nur dann, wenn die Adresse in diesem Bereich liegt. Liegt die Adresse außerhalb des Bereichs, so wird ein Programm-Unterbrechersignal erzeugt, das angibt, daß der Prozessor den Zugriff zu einer Speicherzelle in einen Über den installierten Speicher hinausgehenden Bereich versucht hat.

Die Module des hier zu beschreibenden Rechners sind zum größten Teil genormte Baueinheiten oder Bausteine, die in neuer Weise verknüpft werden, um eine automatische Bereichzuordnung fUr Adressen verschiedener Speichereinheiten zu erreichen. Einzelne dieser Bausteine sind in der Veröffentlichung "The TTL Data Book for Design Engineers", I. Ausgabe, 1973, veröffentlicht durch die Firma Texas Instruments, Inc.,beschrieben. Diese Veröffentlichung wird im folgenden als Tl-Datenbuch abgekürzt.

Wie bereits erwähnt, ist für den hier beschriebenen Rechner die Verwendung von 1 ö—Bit- Worten zur Kommunikation zwischen dem Prozessor und den anderen Einheiten vorgesehen. Insbesondere verwendet der im Zusammenhang mit der Erfindung erwähnte Prozessor ein 15-Bit-Signal zur Adressierung der verschiedenen Speicherzellen. Wie bereits erläutert, dienen 15 Bits dieses Wortes zur Darstellung der Adresse einer Speicherzelle, die zu irgend einem Zeitpunkt, entweder zum Einschreiben oder zum Auslesen von Daten in bzw. aus der Zelle adressiert wird. Das restliche Bit dient für den bereits erwähnten speziellen Zweck.

Wie bekannt, läßt sich ein binäres Digitalsignal durch eine Mehrzahl von elektrischen Bitsignalen darstellen, die jeweils einer 1 oder einer 0 entsprechen. Ein binäres Ziffernsignal kann in Form einer Impulsfolge dargestellt werden, wobei die hohen Spannungspegel den

50981 1/1067

Einsen entsprechen, die mit niedrigen Spannungspegeln vermischt sind, die den Wert Null darstellen. Ein binäres Digitalsignal stellt eine Binärzahl dar, die aus einer Reihe von Ziffern besteht. Die Positionen der Ziffern werden nachfolgend als Ziffernpositionen bezeichnet. Die Werte der Binärziffern werden als Bits bezeichnet, und die solche Werte repräsentierenden Signale sind als Bit-Signale bezeichnet. So ist ein 15-Bit-Adressensignal aus 15 Bit-Signalen AB14, AB13 ABOO aufgebaut, die den letzten 15-Bit-Positionen D14, D13 ....

DOO entsprechen.

Treten die diese Bits angebenden elektrischen Signale aufeinander folgend auf, so spricht man von einer in Serienform vorliegenden Binärzahl. Ein solches Digitalsignal läßt sich Über einen Einzelleiter Übertragen. Treten die die Bits angebenden Signale gleichzeitig auf oder werden gleichzeitig Über eine Mehrzahl von Leitern übertragen, so spricht man von einer Binärzahlendarstellung in Parallelform. Signale in Serienform und in Parallelform werden beide im Zusammenhang mit der Erfindung verwendet.

Ist der Wert eines Bits 0, so ist der Signalpegel ebenfalls 0. Ist der Wert eines Bits dagegen 1, so steht auch der Signalpegel auf dem Wert 1. Ein 0-Pegel entspricht 0-VoIt, und ein Pegel 1 entspricht 5 Volt bei den hier beschriebenen Rechnern. In einigen Fällen wird ein 1-Signal als "wahr'und ein 0-Signal als "falsch" bezeichnet.

Die Anlauf- oder Vorbereitungsoperationen:

Wie bereits erwähnt, werden die die Bereichsgrenzen für die Bereichsucher festlegenden Bereichrechner RCR in vorbestimmter Weise betätigt, sobald die Strömversorgung POWS eingeschaltet wird. Gleichzeitig werden auch die verschiedenen Baueinheiten des Kleinrechners in der erforderlichen Weise an Spannung gelegt. Die Art und Weise wie diese verschiedenen Funktionen erreicht werden, sind nachfolgend unter Bezug auf die Fig. 3, A₁ 5, 6, 7 und 8 erläutert.

Die Stromversorgung weist einen zweipoligen Schalter P2S auf, der die Verbindung zum Netz herstellt. In der Praxis kann der zweipolige Schalter einfach ein zweipoliger Stecker sein,

50 9811/106 7 _/30

der in eine Wandsteckdose paßt.

Die Stromversorgung POWS ist ein geregeltes Netzteil, an dessen Ausgangsklemmen verschiedene zur Erregung der elektronischen und anderer elektrischer Baueinheiten des Kleinrechners erforderliche Spannungen abgreifbar sind. Bei der hier dargestellten Ausfuhrungsform der Erfindung ist eine in engen Grenzen geregelte Betriebsspannung von 5 Volt (bezogen auf Masse) zur Erregung der verschiedenen elektronischen Schaltkreise vorgesehen, die Transistoren, Dioden und dergleichen enthalten, und eine symmetrische Betriebsspannung von+12V und -12V dient zur Erregung der Speichereinheiten. Eine grob geregelte Klemmspannung VH ("Hang"\feltage) von etwa 5V dient außerdem zur Erregung einer Anzahl von Baueinheiten.

Die Stromversorgung enthält zwei geregelte Abschnitte, d.h. einen grob geregelten Abschnitt CRS und einen fein geregelten Abschnitt FRS. Die Grobregelung regelt die Spannungen auf einen vorbestimmten Wert, der über dem liegt, der zur Stabilisierung der Spannungen am Ausgang erforderlich ist, und der Feinregler FRS enthält Zener-Dioden ZD oder dergleichen zur Festlegung der Ausgangsspannungen auf genau festgelegte stabil geregelte Werte. Die Stromversorgung enthält weiterhin einen Schwellendetektor PTD, der an die Verbindung PSJ zwischen dem Grobregelabschnitt CRS und dem Feinregelabschnitt FRS angeschlossen ist, um zu erfassen, wann die Spannung an dieser Verbindung einen befriedigenden Wert erreicht, der hoch genug ist, um sicherzustellen, daß die Betriebsspannungen auf befriedigend hohem Betriebspegel bleiben, auch wenn grobe Abweichungen in der vom Netz gelieferten Spannung auftreten. Erreicht die den Schwellendetektor PTD beaufschlagende Spannung diesen Wert und hält diesen Wert fUr eine bestimmte Zeitspanne, die durch bestimmte Kennwerte des Schwellenschalters PTD festgelegt ist, so wird ein "Power-on"-Signal PFD erzeugt.

Kurz nach Einschalten der Wechselspannung wird, die 5V-Klemmspannung VH, die nicht in engen Grenzen geregelt ist, auf verschiedene Teile der Schaltung gegeben, fUr die eine frühzeitige Erregung erforderlich ist. Als nächstes Signal wird das "Power-on"-Signal PFD erzeugt, das angibt, daß die erzeugten Spannungen auf richtigem Pegel stehen. Dieses Signal tritt an dem Verbindungspunkt PSJ, wie erläutert, erst auf, nachdem die Spannung

509811/1067 /31

an diesem Verbindungspunkt einen geeigneten Betriebswert erreicht hat. Die eng geregelten Spannungen von +5V, + 12V und -12V werden ebenfalls über die Mehrfachleitungen PBUS den verschiedenen Baueinheiten des Systems zugeführt, bevor das "Power-on"-Signal PFD erscheint. Springt das "Power-on"-Signal PFD vom Pegel 0 auf Pegel I₇ so wird der Betrieb des Haupttaktgebers MCL ausgelöst, der auf dem Prozessor-Modul PRM sitzt. Zu diesem Zeitpunkt werden alle Speichereinheiten, einschließlich der Speichereinheit des Prozessor-Moduls PRM, erregt. Danach liefert der Taktgeber MCL.ein 1 MHz-Rechtecksignal an die verschiedenen Teile des Kleinrechners MCR, und zwar Über einen Leiter der Steuervielfachleitung CBUS.

Das Startsignalsystem STS des Prozessor-Moduls enthält einen Startsignalgenerator SSG und einen Anfangsadressgenerator SAG (siehe Fig. 2 und 7). Der Betrieb des Startsignalgenerators SSG wird bei Auftreten des "Power-on"-Signals ausgelöst. Dieser Startsignalgenerator SSG erzeugt sodann ein Speicheraktivierungssignal MDIS und nachfolgend ein den Prozessor aktivierendes Signal BISEN in vorgegebener Zeitfolge. Das MDIS-Signal wird direkt dem Anfangsadressengenerator SAG zugeführt, um eine Startadresse MBINl zu erzeugen, die auf den Leiter MBC und den Leiter TMCC gelangt. Das so dem Leiter MBC zugefuhrte Signal wird zum Eingang des Bereichrechners RCRl des ersten Speichermoduls MODI übertragen, der daraufhin die zuvor beschriebene Berechnung durchführt.

Das "Power-on"-Signal PFD und das Speicheraktivierungssignal MDIS sowie das Prozessor-Aktivierungssignal BISEN treten in der in Fig. 8 dargestellten sequentiellen Zeitrelation

Wie die Fig. 8 erkennen läßt, stehen die Werte der Klemmspannung VH, des "Power-on"-Signals PFD, des Speicheraktivierungssignals MDIS und des Prozessor-Überwachungssignals BISEN anfänglich alle auf Pegel 0. Diese Signale werden auf Pegel 1 zu bestimmten Zeiten umgeschaltet, um die verschiedenen Teile der Module zu konditionieren oder zu aktivieren, um die gewünschten Funktionen durchzuführen.

Das "Power-on"-Signal PFD schaltet auf Pegel 1, nachdem alle Versorgungsspannungen, insbesondere die geregelte Ausgangsspannung von 5V,die richtigen Betriebspegel erreicht haben.

509811/1067

Zu diesem Zeitpunkt steht das MDIS-Signal auf Pegel O und bewirkt, daß die verschiedenen Baueinheiten der Bereichrechner geräumt und aktiviert werden, um sie fur die erforderlichen Berechnungen vorzubereiten. Die Berechnungen beginnen, wenn das Speicheraktivierungssignal MDIS von Pegel 0 auf Pegel 1 umschaltet. Es sei jedoch bemerkt, daß die zentrale Prozessor-Einheit CPU selbst gesperrt bleibt, solange das Prozessor-Überwachungssignal BISEN auf Pegel 0 steht.

Zu einem vorbestimmten Zeitpunkt nach Beendigung der Bereichgrenzen-Berechnungen schaltet das Prozessor-Überwachungssignal BISEN von Pegel 0 auf Pegel 1 um.

Das Prozessor-ÜberwachungssignaI BISEN wird in Zeitrelation zur Umschaltung des Startsignals PFD auf Pegel 1 erzeugt. Während das Prozessor-Überwachungssignal BISEN auf seinem ursprunglichen Pegel 0 verbleibt, wird verhindert, daß der Prozessor Befehle zur Speicherbank überträgt. Schaltet dagegen das Prozessor-Überwachungssignal BISEN auf Pegel 1 um, so wird der Prozessor aktiviert, so daß, wenn geeignete Befehle zur Verarbeitung anstehen, der Prozessor in Kommunikation mit der Speicherbank tritt, und zwar ent weder, um Information einzuschreiben oder auszulesen.

Der Startsignalgenerator ist so ausgelegt, daß eine Zeitverzögerung von beispielsweise 300yusec zwischen dem Umschalten des PFD-Signals auf Pegel 1 und dem Umschalten des BISEN-Signals auf Pegel 1 verstreichen muß. Dieses Zeitintervall ist mehr als ausreichend, um den Rechner die Berechnung der Adressgrenzen für die verschiedenen Module zu ermöglichen. Während diesem 300 /usec Zeitintervall werden also die Untergrenzen LL und die Obergrenzen UL der ve>*chiedenen Bereichsucher RDR für die jeweiligen Module festgelegt, und die Gesamtkapazität der Speicherbank wird errechnet und im Gesamtspeicherkapazitäts-Register TMCR gespeichert.

Die Einzelheiten zur Festlegung der erforderlichen Zeitrelationen und zur gegenseitigen Verblockung dieser Signale werden hier nicht mehr erläutert, da die Verfahren zur Auslegung eines Signalgenerators SSG zur Erzeugung von Signalen in bestimmten Zeitrelationen in Bezug auf ein "Power-on"-Signal PFD bekannt sind.

509811/1067 /33

Schaltet das Rechner-Startsignal MDIS auf Pegel 1 um, so löst es den Betrieb des Startadresse η genera tors SAG aus, der daraufhin mit der Erzeugung und Übertragung der Startadresse MBIN vom Prozessor zum Eingang des ersten Speichermoduls der Speicherbank über den Leiter MBC beginnt. Die restlichen Grenzen der Adressenbereiche der verschiedenen Module werden dann automatisch berechnet und zu einem bestimmten Zeitpunkt gesetzt.'

Das Rechnersignal MBIN, das den Eingang jedes Bereichrechners RCR beaufschlagt, wird einem Signal hinzuaddiert, das der Kapazität LMC der Speichereinheit dieses Moduls entspricht, um ein Ausgangssignal MBOT zur Festlegung der Startadresse für den nächsten Modul der Reihe festzulegen. Die gesamte zur Durchfuhrung der erforderlichen Berechnungen in jedem Modul erforderliche Zeitspanne, beginnend vom Zeitpunkt des Eintritts des Eingangssignals MBIN zum Modul,beträgt lediglich etwa 9 pec. Damit ergibt sich eine geringe Totzeit oder Verzögerung zwischen der Beendigung der Einspeisung eines Eingangssignals MBIN in einen Modul und der Übergabe eines Eingangssignal MBIN zum nächst folgenden Modul, die gesamte erforderliche Zeit zur Durchführung der Grenzenberechnung für einen Kleinrechner mit vier Speichermodulen des hier beschriebenen Typsbeträgt also lediglich etwa 40 psec. Da das Prozessor-Steuer- oder Überwachungssignal zu jedem nachfolgenden Zeitpunkt auf Zustand 1 umgeschaltet werden kann, ist die 300yusec Zeitverzögerung mehr als ausreichend. Wie bereits erwähnt, wird der Prozessor zur Durchführung seiner Funktionen, etwa zur Informationsaufnahme von der peripheren Einheit PERI, vorbereitet, sobald das Prozessor-Überwachungssignal BISEN auf Pegel 1 umschaltet.

Bei der hier beschriebenen Ausfuhrungsform der Erfindung wird die Berechnung der Bereichgrenzen durch ein einziges 8-Bit-Rechnersignal in Form eines seriellen Stoßsignqls MBIN erreicht, das vom Prozessor Übertragen wird und die Module durchläuft, wie unten beschrieben. Dieser 8-Bit-Stoß liegt in Form eines seriellen Signals vor, das acht ZeitlUcken aufweist, wie am Eingang eines in Fig. 4 und auch in Fig. 8 angegebenen Bereichrechners angegeben. Diese ZeitlUcken oder Zeitschlitze werden synchron mit dem Betrieb des Haupt*- taktgebers MCL erzeugt, wie nachfolgend erläutert. Die acht ZeitlUcken sind mit TSH, TSG, TSF, TSE, TSD, TSC, TSB und TSA bezeichnet, und treten, wie-in Fig. 5 dargestellt,

/34

50981 1 /1 067

in sequentieller Folge auf. Die erste LUcke TSH iit iteti auf O-Pegel. Die zweite ZeitlUcke TSG enthält stets ein Schaltsignal mit Pegel 1. Die Übrigen ZeitlUcken TSF_x TSE, TSD, TSC, TSB und TSA dienen zur seriellen übertragung von Einsen und Nullen, entsprechend den Werten der sechs Bits Ll 5, Ll 4, Ll 3, Ll 2, LIl und LlO der Bereichskomponente des Ädress-Signals, und sie liegen an verschiedenen Teilen der Speicherbank vor. FUr den ursprunglichen oder auslösenden Stoß sei angenommen, daß keine Speichereinheit auf den Prozessor-Mod υ I PRM vorgesehen ist, so daß die sechs Bits alle den Wert 0 aufweisen. Das Eingangssignal fUr irgend einen Bereichrechner RCR stellt die Startadresse fUr den zugeordneten Modul dar. Die Bereichkomponente am Ausgang irgend eines Rechners entspricht der Startadresse fUr den nächsten Modul, und liegt daher um 1 höher als die Endadresse des Moduls, auf dem der Rechner angeordnet ist.

Wie in den Fig. 3 und 4 verdeutlicht, enthält jeder Bereichrechner RCR ein lokales Speicherkapazitäts-Register LMCR, ein Serien-Parallel-Schieberegister SPSR, einen Addierer ADR und ein Parallel-Serien-Schieberegister PSSR, wie zuvor erwähnt. Der Bereichrechner RDR jedes Speichermoduls besteht aus einem Untergrenzen-Komparator LLC und einem Obergrenzen-Komparator ULC, wie ebenfalls bereits erwähnt.

Jedes lokale Speicherregister LMCR wirkt als Quelle fUr ein 5-Bit-Signal AAl4, AAl 3, AAl2, AAIl, AAlO und gibt die Speicherkapazität der lokalen Speichereinheit des betreffenden Moduls an.

Das Serien-Parallel-Schieberegister SPSR setzt das den Eingang des Bereichrechners RCR beaufschlagende Signal MBIN um in ein entsprechendes Parallelsignal, das der Untergrenze L15, L14, L13, L12, LIl und LlO für diesen Modul entspricht und an den Ausgangsklemmen QF, QE, QD, QC, QB und QA des Serien-Parallel-Registers ansteht.

Die automatische Berechnung der Bereichgrenzen:

Die Art und Weise, wie das Rechnersignal MBIN beim Durchlauf durch die vier Rechner RCR abgewandelt wird, ist in Fig. 8 dargestellt, wobei mit MBINl, MBIN2, MBIN3,

509811/1067 /35

MBIN4 und MBTOT das Rechnersignal MBIN in serieller Form wiedergegeben ist, und zwar beim Eintritt in den ersten, zweiten, dritten und vierten Modul bzw. in den Prozessor-Modul. Wie in Fig. 9, links, mit Bezugshinweis LMC angedeutet, ist dabei angenommen, daß die Speichereinheiten der vier Speichermodule mit Kapazitäten LMC von 4K, 2K, 8K bzw. 2K ausgerüstet sind und daß der Prozessor-Modul keine Speichereinheit enthält. Die kumulative Gesamtzahl, die durch die vier Ausgangssignale MBOTl, MBOT2, MBOT3 und MBTOT dargestellt wird, die am Ausgang der vier Module jeweils erscheinen und 4K, OK, 14K und 16K entsprechen, sind mit der Überschrift MBOT bezeichnet. Demnach legen die vorhergehenden Signale die Grenzen der Speichermodule fest, und diese Speichermodule sprechen nur auf die in den Bereichen zwischen diesen Grenzen liegenden Adressen an, d.h. auf Adress-Signale, die in den Bereichender jeweiligen Speichermodule liegen, wie zuvor an Hand der Tabelle IM erläutert wurde. '

Wichtige, den Aufbau und den Betrieb der Bereichrechner RCR und der Bereichsucher RDR betreffende Einzelheiten werden nachfolgend unter Bezug auf Fig. 4 erläutert, die eine praktisch erprobte Ausfuhrungsform der Erfindung in Blockbild- und Jn schematischer Darstellung zeigt.

Das Serien-Parallel-Schieberegister SPSR enthält ein 8-Stufen-Schieberegister, dessen Eingangsklemme IT das Eingangssignal MBIN in serieller Form zugeführt wird. Dieses Register weist acht Ausgangsklemmen QA, QB, QC, QD, QE, QF, QG und eine Rücksetzklemme Rl sowie einen Taktsignaleingang Cl auf. Das Serien-Parallel-Schieberegister, einschließlich eines 8-Bit-Schieberegisters, besitzt einen standardisierten Aufbau, etwa den des Typs SN74164, wie er auf den Seiten 334-338 des erwähnten Tl-Datenbuchs beschrieben ist.

Das Register SPSR reproduziert das einlaufende Bereichsignal in Parallelform an sechs Ausgängen QA bis QF sowie das Vorzeichen des Rechensignals am siebten Ausgang und der achten Klemme QG. Das Signal am achten Ausgang wird nicht verwendet. Das heißt also, die letzte Stufe dieses 8-Bit-Registers wird nicht verwendet.

50981 1 / 1 067

Beim Betrieb wird das Eingangssignal MBIN von Serien- in Parallelform umgesetzt und tritt an den Ausgangsklemmen QH, QG, QF, QE, QD, QC, QB, QA des Serien-Parallelregisters als 0 und 1 auf, gefolgt von einer Serie von Signalen Ll 5, Ll4, Ll 3, Ll 2, LIl und LlO, entsprechend den Ziffern DK15, DK14, DK13, DK12, DKIl und DKlO. Das Eingang-Bereichsignal L15, LlO gibt die Untergrenze des Moduls an und wird parallel dem

Unterpegeleingang LLl des Untergrenzen-Komparators LLC zugeführt.

Eine Signalquelle LMCR liefert ein der Kapazität eines Moduls entsprechendes Digitalsignal, was in Fig. 5 schematisch in Form eines einfachen festverdrahteten Registers angedeutet ist, das aus einer Mehrzahl von Schaltern SWl, SW2, SW3, SW4, SW5 besteht, um entweder O-Signale oder !-Signale an den fünf Ausgängen MDl, MD2, MD4, MD8 und MD16 bereitzustellen. Die Ausgangssignale sind mit AAlO, AAIl, AA12, AAl 3 und AAl4 bezeichnet. Diese Schalter sind als einpolige Schalter mit Umschaltkontakt ausgeführt, wobei die Umschaltkontakte von einem an Masse liegenden Pol auf einen an die 5V-Klemmspannung VH angeschlossenen Pol umschaltbar sind. Diese Schalter sind normalerweise in Form von geätzten Kontakten auf einer gedruckten Leiterkarte ausgebildet, zusammen mit Überbrükkungsstücken, die jeweils bestimmte Leiter dauernd miteinander verbinden. Steht irgend ein Schalter auf Masse, also auf Bedingung Null, so liegt an der entsprechenden Ausgangsklemme MD eine O-Spannung. Steht der Schalter dagegen auf Stellung 1, so erscheint ein 5V-Signal an dieser Klemme. Eine 1 in irgend einer Position ist der Wert der Ziffer, die einen Teil der Speicherkapazität in Begriffen oder Einheiten der Speicherbasis-Kapazität angibt, die in diesem Fall IK beträgt. Erscheint beispielsweise ein 1-Signal nur auf der Ausgangsklemme MD4 und ein O-Signal auf den Übrigen Ausgangsklemmen, so zeigt die Speicherkapazität OOIOOK (binär) oder 4K (dezimal) an. In ähnlicher Weise gibt das Ausgangssignal 00011K (binär) oder 3K (dezimal) an, wenn ein 1-Signal lediglich auf den beiden Ausgangsklemmen MDl und MD2 erscheint.

Bei der in Fig. 4 gezeigten Ausführungsform des Rechners ist der Addierer ADR ein 5-Bit-Addierer zur Aufnahme eines 5-Bit-Signals von dem lokalen Speicherkapazitäts-Register LMCR und des 6-Bit-Startadress-Signal vom Ausgang des Serien-Parallel-Schieberegisters SPSR.

509811/1067 _/37

Der Addierer ADR weist zwei Sätze von Eingangsklemmen auf. Der eine Satz von Eingangsklemmen ist mit A4, A3, A2, Al und AO bezeichnet. Das Speicherkapazitäts-Signal AAl A₁ AAl 3, AAl 2, AAl I₇ AAlO wird diesem einem Satz von Eingangsklemmen A4, A3, A2, Al_x AO des Addierers zugeführt. Das untere Grenzsignal L15, L14, L13, L12, LIl, LlO erscheint an den Ausgangsklemmen des Serien-Parallel-Registers SPSR und beaufschlagt den anderen Satz von Eingangsklemmen B5, B4, B3, B2, Bl und BO des Addierers. Die Summe der durch die beiden Sätze von Signalen wiedergegebenen Binärzahlen wird als 6-Bir-Binärzahl U15, U14, U13, U12, Uli, UlO an den Ausgangsklemmen QS5, QS4, QS3, QS2, QSl und QSO des Addierers ADR reproduziert. Diese Binärzahl legt die Obergrenze ULI 5, UL14, ULI 3, ULI2, ULI 1 und ULlO des Moduls fest, dem der Addierer ADR zugeordnet ist, sowie die Untergrenze LL15, LL14, LL13, LL12, LLIl und LLlO des nächsten Moduls.

Das Parallel-Serien-Schieberegister wandelt das Summen- oder Ausgangs-Grenzsignai U15, U14, U13, U12, Uli und UlO in Serienform um, d.h. in ein serielles Ausgangssignal MBOT, das den Eingang des nächsten Moduls beaufschlagt.

Der Addierer kann aus Standardbausteinen aufgebaut sein, etwa wie der 4-Bit-Addierer des Typs SN7483, der auf den Seiten 190 - 200 des erwähnten Tl-Datenbuchs beschrieben ist, und zusätzliche Schaltkreiseinheiten können in herkömmlicher Weise angeschlossen sein, um den Betriebsbereich des Addierers zur Verarbeitung von 5-Bit-Signalen am Eingang zu verarbeiten und ein 6-Bit-Ausgangssignal zu reproduzieren.

In einigen Fällen kann der Bereichsgrenzenrechner durch Überbrückung einiger Additionsfunktionen vereinfacht werden. Weist der Speichermodul beispielsweise eine Kapazität von 4K auf, so lassen sich richtige Berechnungen durch Modifizieren des Addierers ADR und durch Veränderung der Anschlüsse des Bereichrechners RCR dieses Moduls erreichen, wobei einige Addierschritte beseitigt werden. So kann beispielsweise ein 4K-Speichermodul einen Bereichrechner RCR aufweisen, bei dem die Klemmen AO, Al, QSO und QSl sowie BO und Bl elimeniert sind, vorausgesetzt, daß eine direkte Verbindung von der QA-Klemme zur

50981 1 /1 067

- 38-lA-Klemme und von der QB-Klemme zur IB-Klemme hergestellt wird.

Das Parallel-Serien-Schieberegister PSSR weist acht Eingangsklemmen IA, IB, IC, ID, IE, IF, IG und IH auf. Das Parallel-Serien-Schieberegister PSSR überträgt die Signale von den Eingangsklemmen zur Ausgangsklemme QO zu einer bestimmten Zeit, und zwar in der Folge IH, IG, IF, IE, ID, IC, IB und IA und erzeugt ein Ausgangs-Bereichgrenzsignal MBOT in serieller Form. Zur richtigen Betätigung weist das Parallel-Serien-Schieberegister PSSR außerdem eine TaktsignaIklemme CO und eine Schiebe-Signalklemme SHO auf. Das Parallel-Serien-Schieberegister PSSR kann dem Typ SN74165 entsprechen, der auf den Seiten 339 - 347 des erwähnten Tl-Datenbuchs beschrieben ist.

Die Signale U15, U14, Ul3, Ul2, Uli und UlO an den Klemmen QS5, QS4, QS3, QS2, QSl, QSO stellen die Obergrenze des Moduls dar. Dieses 6-Bit-Signal wird dem Obergrenzen-Eingang ULI des Obergrenzen-Komparators ULC zugeführt.

Die Auslösung der Recheneinheiten;

Bevor die tatsächliche Berechnung in den Bereichrechner RCR abläuft, werden verschiedene Teile der Module erregt und ausgelöst. Es finden folgende Abläufe statt:

1. Das Serien-Parallel-Schieberegister SPSR, der Addierer ADR, das Parallel-Serien-Schieberegister und ein Scha It-F lip-Flop SFF sowie die weiteren Komponenten des Speichermoduls werden mit den ersten Stromversorgungssignalen beaufschlagt, um alle verschiedenen Baueinheiten vor dem eigentlichen Betriebsablauf zu erregen bzw. an Versorgungsspannung zu legen.

2. Sodann beaufschlagt die Klemmspannung VH den Eingang IG des Parallel-Serien-Registers PSSR über einen Widerstand, wodurch ein 1-Signal an.der siebten Eingangsklemme IG anliegt. Tatsächlich wird diese Eingangsklemme IG stets mit einer T beaufschlagt.

50981 1 /1067

Die achte Klemme IH des Parallel-Serien-Schieberegisters PSSR liegt an Masse, so daß diese Eingangsklemme stets mit einer 0 beaufschlagt ist. -·. ~ ~

Während das Speicher-Aktivierungssignal MDIS vor Umschaltung auf Pegel 1 auf O-Pegel steht, liegt am Rucksetzeingang Rl des Serien-Parallel-Schieberegisters SPSR ein O-Signal an, so daß die Ausgänge QH, QG, QF, QE, QD, QC, QB und QA auf 0 gesetzt werden, womit sich das Register SPSR im inaktiven Zustand befindet.

Steht das Speicher-Aktivierungssignal MDIS auf 0, so beaufschlagt es außerdem die Rücksetzklemme RFF des Schalt-Flip-Flops SFF. Wegen des Auftretens eines O-Signals an der Klemme QG des Serien-Parallel-Schieberegisters SPSR, beaufschlagt ein O-Signal auch die Eingangsklemme Pl des Schalt-Flip-Flops SFF, so daß ein 0-Signal an seiner Ausgangsklemme OQ erzeugt wird. Dieses letztgenannte O-Signal wird außerdem der Erregerklemme SHO des Parallel-Serien-Schieberegisters PSSR zugeführt, wodurch dieses Register auf inaktiven Zustand gesetzt und gehalten wird. Das spezielle Flip-Flop SFF entspricht dem Modell SN7474, wie es auf Seite 76 und den Seiten 120 - 123 des erwähnten TI-Datenbuchs beschrieben ist. ■

Jedem Modul werden synchrone Taktsignale CLK vom Haupttaktgeber MCL über einen der Leiter der Steuer-Vielfachleitung CBUS zugeführt. Diese Signale beaufschlagen über Puffereinheiten die Takteingangsklemmen der Schieberegister SPSR und PSSR sowie des Schalt-Flip-Flops SFF. -

Die Taktsignale werden außerdem über ein UND-Glied Gl der Takteingangsklemme Cl des Serien-Parallel-Registers SPSR zugeführt. Die siebte Ausgangsklemme des Serien-Parallel-Registers SPSR ist über einen Inverter an das UND-Glied Gl angeschlossen. Solange ein O-Signal an der Klemme QG auftritt, bleibt der Eingang des UND-Glieds Gl offen, so daß Taktimpulse auf den Taktimpulseingang Cl übertragen werden.

Ist das Serien-Parallel-Schieberegister zuvor durch Anlegen des Speicheraktivierungs-Signals MDIS aktiviert worden, so verbleiben die an den Ausgangsklemmen QG .QA auftre-

509811/1067 /40

tenden Nullen auf Zustand 0, da auch das Eingangssignal MBiN auf 0-Pegel verbleibt, bis das MDIS-Signal auf Pegel 1 umschaltet, so daß der Rechenvorgang beginnt.

Ein an den Taktimpuls-Eingang CFF des Schalt-Flip-Flops SFF angeschlossener Inverter PHI bewirkt eine Verzögerung zwischen dem Sperren oder Abschalten des Serien-Parallel-Schieberegisters SPSR und dem Schalten des Flip-Flops SFF. Diese Verzögerung plus der inhärenten Verzögerung, die durch die Betätigung des Flip-Flop-Schalters SFF eingebracht wird, verzögern zusammen das Anlegen eines Schiebeimpulses an die Schiebeklemme SHO des Parallel-Serien-Schieberegisters PSSR, bis die Additionsoperation des Addierers ADR beendet ist. Diese Verzögerung beträgt etwa eine Hälfte eines Taktimpulszyklus; sie kann jedoch unter Einsatz einer geeigneten Verzögerungseinheit größer gewählt werden, die in die Leitung zwischen dem Ausgang des Flip-Flops SFF und der Schiebeklemme SHO des Ausgangs-Schieberegisters eingeschaltet wird. In der anfänglichen Bedingung vor dem Umschalten des Speicher-Modul-Signals MDIS auf den Wert 1 erscheinen an allen Ausgangsklemmen des Serien-Parallel-Schieberegisters SPSR jeweils Nullen, die die Eingangsklemmen B5 BO des Addierers ADR zu diesem Zeitpunkt beaufschlagen.

Die lokale Speicherkapazität LMC, die an den Eingangsklemmen Al, A2, A3 und A4 des Addierers ADR anliegt, wird an den Ausgangsklemmen reproduziert, so daß am Ausgang des Addierers ein Pseudo- oder Zufalls-Obergrenzensignal erscheint. In diesem Zustand bewirkt auch die wiederholte Zufuhr von Taktsignalen zum Taktimpulseingang Cl keine Folge am Ausgang des Serien-Parallel-Schieberegisters SPSR, da nur 0-Signale von einer Ausgangsklemme zur nächsten geschoben werden. In ähnlicher Weise gilt, daß das Schalt-Flip-Flop SFF ein 0-Signal an der Schiebeklemme SHO aufrecht erhält und das Parallel-Serien-Schieberegister inaktiv bleibt, solange das Signal von der siebten Ausgangsklemme QG des Serien-Parallel-Registers SPSR auf 0 verbleibt.

In dieser Stufe des Betriebsablaufs stehen alle Speichermodule in gleichem Zustand, d.h. es liegen an allen Serien Parallel-Registern SPSR, Addierern ADR, Parallel-Serien-Schieberegistern PSSR und Schalt-Flip-Flops SFF die gleichen Signale an, abgesehen von den Unterschieden in den örtlichen Speicherkapazitäten der jeweiligen Module.

5 0 9 8 11/10 6 7 /41

Wird nun das Startsignal MDIS zur Bereichberechnung auf Pegel 1 geschaltet, so wird das ■ Startadressensignal MBINl zum ersten Modul Übertragen.

Die Bereichberechnung:

Das Startsignal MBINl wird seriell der Eingangsklemme IT des ersten Speichermoduls zugeführt. Gleichzeitig bewirken die Taktsignale an der Takt-Eingangsklemme Cl daß die Signale in den verschiedenen Zeitabschnitten des Grenzsignals MBINl aufeinanderfolgend zugeführt werden und von der ersten Ausgangsklemme QA sequentiell zu den anderen Ausgangsklemmen geschoben werden. Wenn das Signal im zweiten Zeitabschnitt oder zweiten Zeitschlitz TSG an der siebten Ausgangsklemme QG erscheint, so tritt ein 1-Signal an dieser siebten Ausgangsklemme auf, das mit FULL bezeichnet ist. Die Erzeugung dieses FULL-Signals unterbricht den Betrieb des Serien-Parallel-Schieberegisters SPSR durch seine Wirkung auf das Eingangs-UND-Glied Gl und betätigt das Schalt-Flip-Flop SFF.

Die an den Ausgangsklemmen Ll5 LIO erscheinenden Signale, die während des

Signal-Schiebevorgangs im Schieberegister SPSR erzeugt werden, und die Summe Ul5

UlO, die am Ausgang des Addierers ADR erscheint, sind solange zufällig, bis das FULL-Signal durch das Schieberegister erzeugt ist.

Gelangt das FULL-Signal auf das Eingangs-UND-Glied Gl, so wird die Übertragung weiterer Taktsignale auf den Taktsignal-Eingang Cl inhibiert. Dies bewirkt, daß das Eingangssignal MBINl in paralleler Form an den Ausgangsklemmen QA...-... .QG gehalten wird. Die Ausgangssignale L15, L14, L13, Ll2, LU und LIO, die an den Ausgangsklemmen des Serien-Parallel-Schieberegisters SPSR erscheinen, werden den Eingangsklemmen B5.... .BO des Addierers ADR zugeführt, wie zuvor beschrieben. Die Summe der beiden Digitalsignale, die durch den Addierer ADR erzeugt werden, nämlich das obere Grenzsignal U15, U14, U13, U12, Uli und UlO beaufschlagt die Eingangsklemme IF, IE, ID, IC, IB und IA des Parallel· Serien-Schieberegisters. Bei Erscheinen des FULL-Signals behalten daher die an den Ausgängen des Schieberegisters SPSR und des Addierers ADR erscheinenden Signale ihre Betriebswerte bei und werden festgehalten.

509811/1067 /₄₂

2U3176

Nach einer kurzen Zeitverzögerung von einem halben Taktzyklus nach Beendigung des FULL-Signals, schaltet das seinem Taktimpuls-Eingang CFF zugeführte Taktsignal den Wert des Signals am Ausgang OQ des Flip-Flops SFF von 0 auf 1, so daß das Parallel-Serien-Schieberegister PSSR aktiviert wird. Die Verzögerung im Schaltvorgang ist teilweise durch den Inverter PHI bestimmt. Tritt diese Aktivierung auf, so wird das am Eingang des Parallel-Serien-Schieberegisters erscheinende parallele Digitalsignal auf die Schiebeelemente im Ausgangsregister PSSR übertragen und dann herausgeschoben, wobei das obere durch den Rechner erzeugte Grenzsignal MBOT von paralleler in Serienform umgesetzt wird.

Das Ausgangsschieberegister bleibt nach dem Herausschieben des 8-Bit-Rechnersignals aktiviert. Als Folge davon werden die Nullsignale, die seriell in die Schiebeelemente über die Serien-Eingangsklemme SI eingelaufen sind, kontinuierlich Über die Ausgangsklemme QO herausgeschoben. Diese Signale bleiben jedoch ohne Wirkung, da sie alle auf 0-Pegel stehen. Eine Masseverbindung an der Serien-Eingangsklemme SI stellt die Eingabe von O-Signalen nachfolgend auf die Signale sicher, die aus den 8 parallelen Eingangsklemmen herausgeschoben wurden. Es sei erwähnt, daß während des kontinuierlichen Herausschiebens der

O-Pegel-Signale die die Eingangsklemmen IH IA beaufschlagenden Signale unverändert

bleiben.

Da die an den Eingängen IA - IH festgehaltenen Signale gleichzeitig zur Ausgangsklemme QO geschoben werden, legt das durch die Masseverbindung der achten Eingangsklemme IH bestimmte 0-Signal und das im siebten Eingang IG gespeicherte 1-Signal die 2-Bit-Vorzeichenkomponente fest, wäh/end die anderen an den Eingängen IF, IE, ID, IC, IB und IA festgehaltenen Signale die 6-Bit-Adresskomponente ULI5, UL14, UL13, UL12, ULlI und ULlO des 8-BiHRechnerausgangssignals MBOT darstellen. Diese Signale der 6-Bit-Adresskomponente LL15, LL14, LL13, LLl 2, LLIl und LLlO bilden das Rechnereingangssignal MBIN des nächsten Moduls.

Das Ausgangssignal MBOT jedes Moduls wird zum Eingangssignal fUr den nächsten Modul in der Reihe. Da die Eingangssignale MBIN den Modulen aufeinander folgend zugeführt werden,

/43 50981 1/1067

werden auch die Ober- und Untergrenzen der verschiedenen Module berechnet, und die Bereichdetektoren werden so eingestellt, daß jede Speichereinheit nur auf ein Adress-Signal innerhalb des Bereichs der Speichereinheit anspricht.

Erscheint das Ausgangssignal MBOT am Ausgang jedes Speichermoduls, so wird es Über einen Puffer und über die Leiter TMCC der Steuerleitung zum Gesamt-Speicherkapazitäts-Register TMCR des Prozessors Übertragen. Erscheinen die Signale MBOT an den Ausgängen aufeinander folgender Module, so werden die zuvor im Gesamt-Speicherkapazitäts-Register TMCR gespeicherten Signale Überschrieben, so daß beim Abschluß der durch die verschiedenen Bereichrechner RCR gelieferten Berechnungen eine Gesamtkapazität in dem Gesamt-Speicherkapazität-Register TMCR festgehalten wird, die der Summe der Kapazität der Speichereinheiten aller Module entspricht.

Die ursprüngliche Anfangsadresse:

Ist der Prozessor mit einer Speichereinheit MUNP versehen, die als Teil der Speicherbank verwendet wird, so kann die Anfangskapazität die der Kapazität dieser Speichereinheit entspricht, in einem lokalen Speicher-Kapazitäts-Register LMCRP festgehalten werden, dessen Ausgangssignal einem Parallel-Serien-Schieberegister PSSRP direkt zugeführt wird, wie in Fig. 6 angedeutet. Enthält der Prozessor dagegen keine Speichereinheit, so werden die Schalter des lokalen Speicher-Kapazitäts-Registers LMCRP alle auf O gesetzt, so daß eine Startadresse O zur Verfügung steht.

Der Ausgang des lokalen Speicherkapazitäts-Registers LMCRP des Prozessors beaufschlagt außerdem die für die Obergrenze bestimmten Klemmen eines Obergrenzen-Komparator ULCP, so daß die Bereichkomponente irgend eines Speicheradress-Signals Überprüft werden kann, um den Speicherzellenwähler der Speichereinheit des Prozessors nur dann zu aktivieren, wenn die Adresse innerhalb des Bereichs dieser Speichereinheit liegt. In diesem Zusammenhang sei darauf hingewiesen, daß zur Bestimmung, ob die durch einen Befehl zur Verfügung gestellte Adresse unter der Untergrenze (O) des Bereichs der Speichereinheit des Prozessor-Moduls liegt, nicht notwendig ist, einen Untergrenzen-Komparator vorzusehen,

50981 1/1067 /44

da natürlich die Adressensignale alle positiv sind. In ähnlicher Weise kann selbstverständlich eine ähnliche Anordnung für den ersten Speicher-Modul der Speicherbank vorgesehen werden, wenn der Prozessor selbst nicht mit einer Speichereinheit ausgerüstet ist. Dies wird jedoch im allgemeinen nicht der Fall sein, da es aus praktischen Gründen besser ist, Speichermodule zu verwenden, die Komparatoren sowohl für die Unter- als auch für die Obergrenze aufweisen, wie die Fig. 3 und 4 zeigen, so daß alle reinen Speichermodule gegeneinander austauschbar sind. Es bietet sich also der Vorteil, daß standardisierte Speichermodule verwendet werden können, und zwar an einer beliebigen Position in der Folge der Speichermodule für den Kleinrechner.

Wird der Prozessor-Modul mit einer Speicher-Untereinheit versehen, so wird deren Kapazität im Register LMCRP so eingestellt, daß bei Beginn der Rechenvprgänge ein der Speicherkapazität dieser Speicher-Untereinheit MSU entsprechendes Signal MBINl dem ersten Modul zugeführt wird, anstelle des zuvor erwähnten 0-Signals. Die Startadresse des ersten Moduls liegt dann um 1 höher als die Endadresse der Speicher-Untereinheit MSU. In diesem Fall werden die Speicheradressen an den Grenzen der Module jeweils um einen Betrag erhöht, der gleich ist der Speicher-Kapazität der Speicher-Untereinheit MSU. Daher werden, wenn eine IK-Speicher-Untereinheit MSU für den Prozessor vorgesehen wird, alle Rechnersignale nach Fig. 8 in der Zeitlücke TSA durch Addition eines 1-Signals modifiziert, und die Adressen der dort gezeigten Grenzen müssen entsprechend um IK erhöht werden. Bei der soweit gegebenen Beschreibung ist berücksichtigt, daß die Anordnung der Speicherbank jederzeit geändert werden kann, denn, wie erläutert, wird das gesamte System bei Einschalten der Stromversorgung jedes Mal neu gestartet.

Die Bereichsabtastung:

Die Ober- und Untergrenzen werden in der angegebenen Weise für alle Speichermodule festgelegt, wodurch die Bereichsucher RDR vorbereitet werden. Daraufhin erfolgt die Aktivierung des Prozessors, dem ein geeignetes Durchfuhrungssignal zugeführt wird, und die Speichermodule sprechen auf die verschiedenen Adressen-Steuer- und -Datensignale an, die ihnen vom Prozessor aus übertragen werden, wobei die Speicherbank wie ein einziges Speichers/Stern arbei-

509811/1067 /⁴⁵

- 4j -

tet, das eine Gesamtspeicherkapazität aufweist, die gleich ist der Summe der Kapazitäten aller Speichereinheiten, wobei die Adressen aller Spejcherzellen aufeinander folgend durchnumeriert sind, und zwar ohne Lücken oder Überlappungen Über den Gesamtbereich der Adressen.

Sowohl der Untergrenzen-Komparator LLC, als auch der Obergrenzen-Komparator ULC bestehen aus zwei Komparatoren des Typs 7485/Jer auf den Seiten 202 - 205 des erwähnten Tl-Datenbuchs beschrieben ist. Die 6-Ziffern-Signale fUr den unteren Pegel, L15, L14, Ll 3, Ll 2, LIl und LlO werden dem Eingang fUr den unteren Pegel des Untergrenzen-Komparators LLC zugeführt, während die 6-Ziffern-Signale für den oberen Pegel Ul5, U14, U13, U12, Uli und UlO dem Oberpegel-Eingang des Obergrenzen-Komparators ULC zugeführt werden, wie zuvor erläutert.

Ist der zentrale Prozessor CPU zur Befehlsdurchführung aktiviert, so beaufschlagt die 6-Ziffern-Bereichkomponente des Adress-SignaIs den Oberpegel-Eingang ULI des Untergrenzen-Komparators LLC und den Unterpegel-Eingang LLI des Obergrenzen-Komparators ULC. Der Untergrenzen-Komparator erzeugt ein 1-Signal an seinem Ausgang, wenn die Bereichkomponente der Adresse gleich oder größer ist als die Untergrenze, und der Obergrenzen-Komparator ist so geschaltet, daß er ein 1-Signal an seinem Ausgang nur dann erzeugt, wenn die Bereichkomponente ABR des Adress-Signals kleiner ist als die Obergrenze. Auf diese Weise gelangen die beiden Signale auf die Eingänge eines UND-Glieds, so daß ein wahr-Signal MGO am Ausgang des UND-Glieds nur erzeugt wird, wenn die Bereichkomponente der Adresse innerhalb des Addressbereichs des zugeordneten Moduls liegt. In anderen Worten: Ein wahr-Signal erscheint am Komparator-Ausgang nur, wenn die folgende Beziehung befriedigt ist:

LL < ABR < UL,
worin mit

LL die Startadresse für den Modul und mit

UL-I die Endadresse für den Modul bezeichnet sind.

509811/1067

24A3176

-4ο-

Erscheint ein wahr-Signal MGO am Ausgang des Bereich-UND-Glieds RAG_# so wird die Speichereinheit MUN des entsprechenden Speicher-Moduls aktiviert, so daß der Zugang zu einer entsprechenden Speicherzelle in der Speichereinheit in Übereinstimmung mit der Absolutadresse der durch den zentralen Prozessor CPU gelieferten Befehle ermöglicht ist.

Soweit alle Speichereinheiten Adressbereiche aufweisen, die einen kontinuierlichen Gesamtbereich ganzzahliger Adressen bilden, erscheint die Bank der Speichereinheiten fur den zentralen Prozessor wie eine einzige Speichereinheit mit einer Gesamt-Kapazität die der Summe der Kapazitäten der Speichereinheiten entspricht. Auf diese Weise wird die Speichereinheit nur eines Speicher-Moduls zu einer bestimmten Zeit aktiviert, während alle anderen Speichereinheiten gesperrt bleiben. Liegt die Adresse der Befehle auf oder Über der Obergrenze der Bank der Speichereinheiten, so bleiben - wie bereits erwähnt - alle Speichereinheiten inhibiert, und es wird ein Signal an die Bedienungskonsole des Rechners geliefert, das die betreffende Adresse außerhalb der Grenzen liegt.

Der technische Aufbau:

In der Praxis sind die einzelnen erwähnten Module auf einzelnen standardisierten gedruckten Leiterkarten PCB angeordnet und gemeinsam in einem Gehäuse untergebracht. Die Speicher-Module und die oder der Prozessor-ModuI(e) sind alle auf gedruckten Leiterkarten angeordnet, die eine genormte Rasterung der Steck- oder Schiebekontakte entlang der gleichen Kante aufweisen.

Wie die Fig. 9 zeigt, weist das Rechnergehäuse CCAB»eine vertikal angeordnete Mutterkarte MTB auf, die eine Bank von linearen Anschlußleisten enthält, die sich horizontal von einer zur anderen Seite des Gehäuses erstrecken. Die gedruckte Leiterkarte PCB des Prozessor-Moduls PRM der Speicher-Module MOD und des Stromversorgungsmoduls werden von der Ruckseite des Gehäuses aus in Nuten eingeschoben, die an paarweise einander gegenüberstehenden seitlichen Führungsschienen oder Flanschen vorgesehen sind. Jede Anschlußleiste weist mehrere Paare von Kontakten auf, die beim Einschieben der Karten mit entsprechenden Kontakten entlang der einen Kante der gedruckten Leiterkarten elektrischen Kontakt geben.

50981 1/1067

Einer der Anschlußleisten SKP dient zur Aufnahme der Prozessor-Karte. Ein anderer SKPS stellt den Kontakt zur Stromversorgungskarte her, und die verbleibenden Anschlußleisten SKMl, SKM2 dienen zur Aufnahme der Speichermodule oder von Interface-Modulen.

In diesem speziellen Fall weist die auf dem Prozessor-Mod υ I angeordnete Interface-Einheit rUckseitig einen Anschluß fUr ein Kabel CPR auf, das die Verbindung zu den peripheren Einheiten PERl und PER2 herstellt.

Die verschiedenen Überwachungs- und Anzeigelampen auf der Bedienungskonsole stehen mit den Anschlüssen SKC an der Mutterkarte in Verbindung. Die Anschlüsse der verschiedenen Verbindungseinheiten sind durch Verdrahten miteinander verschaltet, um so die Kommunikation zwischen den Modulen zu ermöglichen, und gleichzeitig stellen die Verbindungen Teile der verschiedenen Vielfachleitungen dar, nämlich insbesondere die Adressen-Vielfachleitung ABUS, die Steuer-Vielfachleitung CBUS und die Datenleitung DBUS sowie die Stromversorgungs-Vielfachleitung PBUS.

Verschiedene Einheiten oder Baugruppen sind auf den entsprechenden gedruckten Leiterkarten angeordnet, und in herkömmlicher Weise durch gedruckte im Photoätzverfahren hergestellte Leiter oder anderweitig miteinander verbunden. Diese Schalttechnik ist bekannt und braucht nicht weiter erläutert zu werden.

Die Rechnerbedienungskonsole selbst weist verschiedene Schalterelemente zur Steuerung oder Unterbrechung oder zur Auslösung einzelner Operationen in dem Rechner auf. Weiterhin sind verschiedene Signallampen zur Anzeige des Momentanzustands der Operationen vorgesehen. So enthält die Konsole eine Anzeigelampe LON zur Anzeige, ob die Versorgungsspannung eingeschaltet ist, eine Lampe LRUN, die Umschaltungen des Signals BISEN von 0 auf 1, und ein Startsignal vom Startschalter anzeigt, um anzugeben, daß der Prozessor aktiviert ist und läuft. Weiterhin ist eine Lampe LOB,gesteuert durch den Gesamt-Adressen-Komparator TRD,vorhanden, die anzeigt, wenn eine Befehlsadresse Über der Obergrenze der Bank von Speichermodulen liegt. Außerdem enthält die Konsole eine Reihe von 16 Lampen zur visuellen Anzeige des Inhalts verschiedener Register, sowie Drucktastenschalter BSW zur Änderung dieses Inhalts.

50981 1/1067 /48

Zur Einstellung des Rechners auf Ladebetrieb oder Anzeigebetrieb ist außerdem ein Schalter LDSW vorhanden. Ein Satz von Schaltern, RSWA, RSWB, RSWC, RWl und RW2, dient zur Herstellung einer Verbindung zwischen der Konsole und den Registern PREGA, PREGB, PREGC, INSTl bzw. INST2. Diese Schalter dienen zum wahlweisen Zugriff zu einem dieser Register von der Konsole aus. Mit dem Schalter LDSW läßt sich bestimmen, ob der Zugriff zum Register zum Lesen des Registerinhalts erfolgt oder zur Änderung dieses Inhalts. Steht der Schalter LDSW auf Ladebetrieb, so läßt sich durch Betätigung der Drucktasten BSW eine 1 oder eine 0 in die entsprechenden Elemente eines angewählten Registers eingeben. Steht dieser Schalter dagegen auf Anzeigebetrieb, so zeigen die Lampen den Inhalt der Elemente des angewählten Registers an.

Aus praktischen Gründen sind die verschiedenen Anschlüsse der einzelnen Kartentypen durch einen bestimmten Schlüssel gekennzeichnet, um sicherzustellen, daß die einzelnen Karten jeweils in die zugeordnete Anschlußleiste eingesteckt werden. Es sei jedoch betont, daß die Speicherkarten und die dafür bestimmten Anschlußleisten den gleichen Schlüssel aufweisen, um den Austausch dieser Speicherkarten zu ermöglichen.

Im Zusammenhang mit dem Ausführungsbeispiel wurde die Erfindung unter Bezug auf bestimmte Typen logischer Bausteine, wie etwa UND-Glieder, erläutert. Es können auch andere äquivalente Anordnungen vorgesehen werden, so etwa NAND-Glieder, wobei allgemein bekannte Prinzipien der Schaltkreislogig Anwendung finden.

Obgleich.die Erfindung unter Bezug auf einen Rechner beschrieben wurde, der auf der Basis von Signalen arbeitet, die Binärziffern darstellen, sei betont, daß die Erfindung auch auf Signale anwendbar ist, die andere Zifferndarstellungen verwenden, etwa trinäre oder andere nichtbinäre Systeme.

Die Erfindung ist selbstverständlich auch nicht auf die Anwendung auf Speichereinheiten des hier beschriebenen Typs beschränkt. So können etwa andere Speicherzellen als die hier erwähnten magnetischen Kernspeicherzellen vorgesehen sein.

509811/1067 /49

Die Erfindung läßt sich auch leicht auf die Anwendung von Speicherbänken anpassen, bei denen zwei oder mehr Speichermodule miteinander verschachtelt sind. Enthält die Speicherbank beispielsweise ein Paar ineinander verschachtelter Module gleicher Kapazität, so können die Speicherzellen-Wähler so ausgelegt werden, daß ein Modul des Paars angesprochen wird, wenn die Absolutadresse ungeradzahlig ist, während der andere Modul nur adressiert wird, wenn die Absolutadresse geradzahlig ist. Diese Adressiertechnik ist bekannt.

Zusammenfassend läßt sich feststellen, daß mit der Erfindung eine Speichereinrichtung, insbesondere fUr modulare Kleinrechner, geschaffen wurde, die eine zentrale Prozessoreinheit und mehrere Speichermodule enthalten. Kleine Rechnereinheiten auf jedem Speichermodul sind miteinander so verknüpft, daß beim Einschalten des Rechners Speicheradressengrenzen automatisch errechnet werden. Durch diese Maßnahme erscheint die gesamte Bank der Speichermodule für die zentrale Prozessoreinheit stets als eine einzige große Speichereinheit.

509811/1067

Claims (29)

1. Computer Automation, Inc.

   Irvine, California 92664, USA 1A-45183

   PATENTANSPRÜCHE

   f 1.) Verfahren zur Adressierung einzelner, zur selektiven Einspeicherung und zum Auslesen von Information bestimmter Speicherzellen, einer aus mehreren Speichereinheiten oder Speichermodulen bestehenden Speicherbank, dadurch gekennzeichnet, daß eine Mehrzahl von der Anzahl der Speicherzellen in den jeweiligen Speichermodulen entsprechenden Speicher-Kapazitäts-Signalen erzeugt wird, daß fUr die einem bestimmten Speichermodul vorangehenden Module die Speicher-Kapazitäts-Signale - abgesehen vom ersten Speichermodul der Reihe - zusammengefaßt werden, um ein der Summe der Speicher-Kapazitäten der vorhergehenden Module entsprechendes Signal zu erhalten, daß die numerische Anfangsadresse fUr einen bestimmten Speichermodul gespeichert wird, um eine erste Speicherzellenadresse entsprechend dem Summensignal der vorangehenden Module zu bestimmen, und daß das Speicher-Kapazitäts-Signal für diesen Modul mit der numerischen Anfangsadresse fUr diesen betreffenden Modul verknUpft wird, um die Obergrenze der letzten Speicheradresse dieses Speichermoduls festzulegen.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Speicherzellen jedes Moduls gleich ist dem Bereich zwischen Anfangs- und Endadresse, und daß jederSpeicherzelle eine individuelle Adressennummer zugeordnet wird.
3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Adressenbereich jedes Moduls zwischen einer Unter- und einer Obergrenze liegt, daß jeder Modul mit einem gewünschten Speicherzellen-Adressensignal beaufschlagt wird, daß gegen ein der Ober- bzw. Untergrenze entsprechendes Signal verglichen wird, daß

   50981 1 /1 067

   der Zugriff zur betreffenden Speicherzelle des Moduls freigegeben wird, wenn die Speicherzellenadresse im Adressenbereich des Moduls liegt, und daß der Zugriff verweigert wird, wenn die Speicherzellen-Adresse außerhalb des Adressenbereichs dieses Moduls liegt.
4. 4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Adressenbereich jedes Moduls zwischen einer Unter- und einer Obergrenze festgelegt wird, daß jeder Modul mit einer gewünschten Speicherzellen-Adresse beaufschlagt wird, daß der Adressenbereich bestimmt wird,in dem die gewünschte Speicheradresse liegt, daß der Modul mit dem die gewünschte Speicherzellen-Adresse einschließenden Adressenbereich ausgewählt wird, und daß anschließend die betreffende Speicherzelle des gewählten Moduls belegt bzw. ausgelesen wird.
5. 5. Speichereinrichtung fUr eine Datenverarbeitungsanlage, die eine Speicherbank aufweist, die aus wenigstens einer Speichereinheit oder einem Speicher-Modul mit mehreren Speicherzellen besteht, gekennzeichnet durch eine Einrichtung (SAG + RCR) zur automatischen Adressenzuordnung, die bei Einschaltung des Speicher-Rechner-Systems eindeutige und voneinander abhängige Adressengrenzen zwischen den Speicher-Modulen festlegt.
6. 6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß zur selektiven Adressierung einzelner Speicherzellen einer Speicherbank (MODI - MOD4),die eine Reihe getrennter Speichereinheiten (MUNl - MUN4) aufweist, die jeweils eine Anzahl solcher Speicherzellen enthält, die zur Speicherung und zum Auslesen von Information durch eine Absolutadresse innerhalb eines Gesamtbereichs von Adressen auswählbar sind, eine Einrichtung (SAG) zur Bereitstellung einer Anfangsadresse für die erste Speichereinheit (MUNl) in der Reihe, eine Mehrzahl von den jeweiligen Speichereinheiten (MUNl - MUN4) zugeordneten Verbindungseinheiten (RCR), die in Abhängigkeit von der Speicherzellen-Anzahl in jeder Speichereinheit und der Anfangsadresse fUr jede betreffende Speichereinheit zur Festlegung einer Anfangsadresse für die nächste Speichereinheit in der Reihe steuerbar sind und ein Bereichsucher (RDR) vorgesehen

   509811/1067 /52

   2U3176

   sind, der in Abhängigkeit von der Absolutadresse in dem Adressen-Gesamtbereich und von den den jeweiligen Speichereinheiten zugeordneten Anfangs- und Endadressen steuerbar ist, um jeder Speichereinheit die Auswahl einer Speicherzelle in der betreffenden Einheit zu ermöglichen, wenn die Absolutadresse in dem örtlichen Adressenbereich dieser Einheit liegt.
7. 7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß den Speichereinheiten (ML)Nl - MUN4) eine entsprechende Reihe von Signalquellen (LMCR) zugeordnet ist, die ein der Speicherzellen-Kapazität der jeweiligen Speichereinheit entsprechendes Digitalsignal liefern, und die zugeordneten Verbindungseinheiten (RCR), zusammen mit der Anfangsadresse dieser Speichereinheit steuern, und daraus die erwähnte Anfangsadresse fUr die nächste Speichereinheit festlegen.
8. 8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Endadresse jeder (MUNl - MUN3) bis auf die der letzten Speichereinheit (MUN4) um Eins kleiner ist als die Anfangsadresse der nächsten Speichereinheit in der Reihe.
9. 9. Einrichtung nach Anspruch 8, gekennzeichnet durch eine Hilfsspeichereinheit (MUNP) mit. einer Anzahl von Speicherzellen, für die durch die Anfangs-Adresseneinrichtung (SAG) eine Endadresse festlegbar ist, die um Eins kleiner ist als deren Speicherkapazität, und daß ein durch die Absolutadresse ansprechbarer Hilfsbereichsdetektor (ULCP) vorgesehen ist, der die Hiifsspeichereinheit nur freigibt, wenn die Absolutadresse kleiner ist als die ursprungliche Anfangsadresse.
10. 10. Einrichtung nach Anspruch 8, gekennzeichnet durch eine Einrichtung (TMCR) zur Festlegung einer oberen Grenzadresse, die um Eins größer ist als die Endadresse der letzten Speichereinheit in der Reihe, durch einen in Abhängigkeit von der oberen Grenzadresse steuerbaren Komparator (TRD) zur Ermittlung, ob die Absolutadresse Über der Endadresse der letzten Speichereinheit liegt, und durch eine Einrichtung zur Aufhebung der Auswahl irgend einer Speicherzelle, falls die Absolutadresse Über der erwähnten Endadresse liegt oder zur Freigabe der Auswahl nur,

    509811/1067 / ₅₃ ■

    - 53-wenn die Absolutadresse unter der oberen Grenzadresse liegt.
11. 11. Einrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß jeder Speichereinheit (MUNl - MUN4) eine Signalquelle (LMCR) zugeordnet ist, die ein der Kapazität der betreffenden Speichereinheit entsprechendes Signal abgibt, daß eine Hilfssignalqueile die ursprungliche, digitale Anfangsadresse festlegt, daß der Bereichsucher zur Festlegung einer einzigen digitalen Anfangsadresse für jede einzelne Speichereinheit eine durch eine Mehrzahl dieser Signalquellen gesteuerte Bereichseinstelleinheit aufweist, die auch eine einzige Endadresse für die einzelne Speichereinheit entsprechend der einzigen Anfangsadresse und der Speicherkapazität der einzelnen Speichereinheit sowie den lokalen Adressenbereich der einzelnen Speichereinheit festlegt, der innerhalb der Anfangs- und Endadresse liegt und kleiner ist als der Adressen-Gesamtbereich, innerhalb dessen er sich befindet.
12. 12. Einrichtung nach einem der vorstehenden Ansprüche 5 - 11, dadurch gekennzeichnet, daß zur Festlegung der Anfangsadresse der nächsten Speichereinheit, außer der Anfangsadresse und der Speicherkapazität der betreffenden Speichereinheit, auch die Gesamt-Speicherkapazität berUcksichtigbar ist und daß der Adressenbereich dieser Speichereinheit - abgesehen von der letzten - ausgehend von der Speicheradresse sich bis zu einer um Eins gegenüber der Anfangsadresse der nächsten Speichereinheit der Reihe niedrigeren Endadresse erstreckt und die Endadresse einer Speichereinheit selbst um Eins kleiner ist als die Gesamt-Speicherkapazität, so daß die Adressenfolge einen Bereich einnimmt, der in dem Adressen-Gesamtbereich liegt.
13. 13. Einrichtung nach Anspruch 12, gekennzeichnet durch eine Hilfsspeichereinheit (MUNP) mit einer Anzahl von Zellen, für die durch die Anfangsadress-Einrichtung (SAG) eine Anfangsadresse festlegbar ist, die um Eins kleiner ist als deren Speicherkapazität, und daß ein Hilfsbereichwähler (ULCP) vorgesehen ist, der in Abhängigkeit von der Absolutadresse steuerbar ist, um die Hilfsspeicher-Einheit nur dann zu aktivieren, wenn die Absolutadresse kleiner ist als die ursprüngliche Anfangsadresse.

    509811/106 7 _/54
14. 14. Einrichtung nach Anspruch 13, gekennzeichnet durch eine Einrichtung (TMCR) zur Festlegung einer oberen Grenzadresse, die um Eins größer ist als die Endadresse der letzten Speichereinheit in der Reihe, durch einen in Abhängigkeit von der oberen Grenzadresse ansprechenden Komparator (TRD), zur Bestimmung, ob die Absolutadresse Über der Endadresse der letzten Speichereinheit liegt, und zur Auswahl einer Speicherzelle nur dann, wenn die Absolutadresse unter der oberen Grenzadresse liegt.
15. 15. Einrichtung nach Anspruch 5, bei der zur Adressierung einzelner Speicherzellen eines Verbund-Speichersystems eine Speicheransteuereinheit vorgesehen ist, die einzelne Speicherzellen zur auswahlweisen Ab- und Ausspeicherung von Information entsprechend einem Programmsystem ansteuert, in dem den Speicherzellen eine Reihe von Ordnungssymbolen zur Ortsspezifizierung zugeordnet ist, wobei das Speichersystem eine Reihe von Speichermodulen aufweist, die eine Speichereinheit mit mehreren Speicherzellen aufweist, deren Anzahl einem ganzzahligen Vielfachen einer ganzzahligen Basisanzahl entspricht, wobei ein Adressenwähler mit einem Adressbereichsucher zur Ermittlung, ob ein von der Speicheransteuerung empfangenes Adressensignal innerhalb des Zuordnungsbereichs jedes Speichermoduls liegt, wobei ein Adressensignal von der Speicheransteuerung eine Zelle in jedem Modul nur dann anspricht, wenn die Zellenadresse im Adressenbereich dieses Moduls liegt, gekennzeichnet durch eine Einrichtung (RCR) zur Bereichseinstellung, die eine Bereichsignalquelle (LMCR) für jeden Modul aufweist, um ein die Speicherkapazität der Speichereinheit des betreffenden Moduls angebendes Signal zu erzeugen, und durch eine Koppeleinrichtung (MBC) zur Verbindung der Adressensucher aufeinander folgender und durch die Bereichsignalquellen gemeinsam angesteuerter Speichermodule in der Reihe derart, daß der Adressensucher jedes Speichermoduls nur auf den jedem Speichermodul zugeordneten Adressenbereich anspricht.
16. 16. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Bereichseinstelleinrichtung (RCR) das Gesamtspeichersystem überwacht, um die

    509811/1067 /55

    - 55 - ■ -

    Gesamt-Speicherkapazität (TMC) entsprechend der Summe der Bereiche der Reihe von Speichermodulen zu erfassen, und daß eine Einrichtung zur Speicheraktivierung vorgesehen ist, die die Speichermodule nur aktiviert, wenn das Adressensignal eine Adresse innerhalb des Gesamtbereichs angibt.
17. 17. Einrichtung nach einem der vorstehenden Ansprüche 5 - 16, mit mehreren Speichermodulen, die jeweils eine Mehrzahl von Speicherzellen aufweisen, dadurch gekennzeichnet, daß die Einrichtung (SAG) zur Bereitstellung der ursprünglichen Anfangsadresse ein Signalgenerator ist, daß jedem Speichermodul ein Register (LMCR) zur Bereitstellung eines Speicher-Kapazitäts-Signals zugeordnet ist, das die Anzahl der Speicherzellen des jeweiligen Moduls angibt, daß mit dem Signalgenerator eine Empfangseinrichtung (SPSR) zur Festhaltung einer unteren Grenzadresse für einen bestimmten Modul verbunden ist, daß in jedem Modul ein Addierer (ADR) vorhanden ist, der das untere Grenzadressen-Signal des betreffenden Moduls mit dem Speicher-Kapazitäts-Signal vom Register verknüpft und die die obere Grenzadresse jedes Moduls bildende Summe festhält, und daß die obere Grenzadresse jedes mit Ausnahme eines Moduls als Anfangsadresse an einen anderen Modul über eine Verbindungseinrichtung (MBC) weitergebbar ist.
18. 18. Einrichtung nach einem der vorstehenden Ansprüche 5 - 17, gekennzeichnet durch eine Einrichtung zur Berechnung und Speicherung von Speicher-Grenzadressen mit folgenden Merkmalen:

    eine Aufnahmeeinrichtung (SPSR) für ein die untere Grenzadresse einer Gruppe von Speicherzellen in einer Speichereinheit bestimmendes Digitalsignal; ein örtliches Speicherkapazitäts-Register (LMCR), das ein die Anzahl der Speicherzellen in der Speichereinheit angebendes Digitalsignal bereitstellt; eine mit der Aufnahmeeinrichtung für die untere Grenzadresse und mit dem Speicher-Kapazitäts-Register verbundene Addierschaltung (ADR) zur Bestimmung der oberen Grenzadresse für diesen Modul durch Summation des Signals für die untere Grenzadresse und des Speicher-Kapazitäts-Signals;

    einen ersten Speicher (SPSR) für das untere und einen zweiten Speicher (SPSR +LMCR + ADR) für das obere Grenzadressensignal;

    5 0 9 8 11/10 6 7

    - OO -

    eine Einrichtung (AAECS + RDR) zur Aufnahme eines digitalen Absolutadressen-Signals, das mehr Ziffernstellen als das Speicher-Kapazitäts-Signal aufweist und eine Bereichs- sowie eine lokale Adressenkomponente enthält, die sich teilweise nicht Überlappen und

    eine durch die Bereichskomponente der Absolutadresse und die gespeicherte Grenzadresse ansprechende Einrichtung (RDR) zur Erzeugung eines Signals (MGO), das eine betreffende Speichereinheit mit der lokalen Adressenkomponente der Absolutadresse nur beaufschlagt, wenn letztere innerhalb der beiden Adressengrenzen liegt.
19. 19. Einrichtung nach Anspruch 18, dadurch gekennzeichnet, daß mit der Aufnahmeeinrichtung für die untere Grenzadresse ein Serien-Parallel-Schieberegister verbunden ist.
20. 20. Einrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Addierschaltung (ADR) die obere Grenzadresse als Parallelsignal abgibt, daß zur Umwandlung in ein Seriensignal auf ein Parallel-Serien-Schieberegister (PSSR) geschaltet ist.
21. 21. Einrichtung nach einem der vorstehenden Ansprüche 5- 17, gekennzeichnet durch eine Mehrzahl von Einheiten zur Berechnung und Speicherung von Adressengrenzen, die folgende Merkmale aufweisen:

    eine Aufnahmeeinrichtung (SPSR) für ein die untere Grenzadresse einer Gruppe von Speicherzellen in einer bestimmten Speichereinheit bestimmendes digitales Seriensignal;

    ein lokales Speicher-Kapazitäts-Register (LMCR), das ein die Anzahl der Speicherzellen in der betreffenden Speichereinheit angebendes Digitalsignal bereitstellt; eine mit der Aufnahmeeinrichtung fUr die untere Grenzadresse und mit dem Speicher-Kapazitäts-Register verbundene Addierschaltung (ADR) zur Bestimmung der oberen Adressengrenze für diesen Modul durch Summation des Signals für die untere Grenzadresse und des ganzzahligen Speicher-Kapazitäts-Signals; eine Speichereinrichtung (SPSR i.V. mit LMCR + ADR) zur getrennten Speicherung des unteren und oberen Grenzadressensignals in Parallelform;

    509811/1067 /57

    eine Einrichtung (PSSR) zur Umsetzung des oberen Grenzadressensignals von Parallelin Serienform und zur Bereitstellung dieses Signals am Ausgang des Moduls; eine Verbindungseinrichtung (MBC), die den Ausgang jeder bis auf den der letzten Berechnungseinheit mit dem Eingang der nächsten Berechnungseinheit der Reihe verbindet;

    eine Einrichtung (SAG), die die ursprungliche Anfangsadresse am Eingang des ersten Moduls der Reihe bereitstellt; _v

    eine Aufnahme- und Speichereinheit (TMCR) fUr die obere Grenzadresse des letzten Moduls der Reihe;

    eine den Modulen (MOD) zugeordnete Empfangseinheit (RDR + MECS) zur Aufnahme eines die Absolutadresse angebenden Digitalsignals, das mehr Ziffernstellen aufweist, als das Speicher-Kapazitäts-Signal des betreffenden Moduls, wobei das Absolutadressensignal eine Bereichs- und eine Lokaladressenkomponente für diese Module aufweist, die sich teilweise überlappen und

    eine durch die Bereichskomponente der Absolutadresse und die gespeicherte Grenzadresse ansprechende Einrichtung (RDR) zur Erzeugung eines Signals (MGO), das eine betreffende Speichereinheit mit der lokalen Adressenkomponente der Absolut-■adresse nur beaufschlagt, wenn letztere innerhalb der beiden Adressengrenzen liegt.
22. 22. Einrichtung nach einem der vorstehenden Ansprüche 5-21 mit einem für einen Kleinrechner bestimmten in eine Anzahl von Speicherzellen unterteilten Speichermodul, gekennzeichnet durch eine in dem Speichermodul vorgesehene Signalquelle (LMCR) zur Erzeugung eines der Anzahl der Speicherzellen entsprechenden Speicher-Kapazitäts-Signals, eine Einrichtung zur Aufnahme eines extern eingebbaren Adressengrenzsignals, eine durch das Speicher-Kapazitäts-Signäl und das Grenzsignal beaufschlagte Bereichs-Recheneinheit (RCR), die wenigstens eine obere und eine untere Grenzadresse für den Speichermodul und den Bereich zwischen dieser Ober- und Untergrenze entsprechend der Speicherkapazität des Moduls bestimmt und speichert, und durch eine Bereichs-Abtasteinheit (RDR), die eine extern aufgenommene Adresse mit der oberen bzw. unteren Adressengrenze vergleicht und ein Aktivierungssignal für die Speicherzellenwahl erzeugt, wenn die empfangene Adresse zwischen der oberen und unteren Adressengrenze liegt.

    509811 / 1067
23. 23. Einrichtung nach einem der vorstehenden Ansprüche 5 - 20, mit einem Auswahl- und einem Steuermodul fUr wenigstens eine der Speichereinheiten, gekennzeichnet durch eine Bereichs-Recheneinheit (RCR) zur Festlegung und Speicherung wenigstens einer oberen und einer unteren Grenzadresse in dem Modul, wobei der Bereich zwischen der oberen und unteren Grenzadresse durch die Speicherkapazität der Speichereinheit bestimmt ist, eine Aufnahmeeinrichtung (SPSR)₇ die eingangssei tig mit einem seriellen Digitalsignal zur Bestimmung der unteren Grenzadresse beaufschlagt und mit einem Serien-Parallel-Schieberegister zur Parallelumsetzung der unteren Grenzadresse verbunden ist, ein lokales Speicher-Kapazitäts-Register (LMCR), das ein der Anzahl der Speicherzellen der Speichereinheit entsprechendes digitales Speicher-Kapazitäts-Signal liefert, einen das untere Grenzadressen-Signal in Parallelform mit dem Speicher-Kapazitäts-Signal verbindenden Addierer (ADR) zur Bestimmung eines digitalen oberen Grenzadressen-Signals fUr den Modul, eine Speichereinrichtung (SPSR i.V. mit LMCR+ ADR) zur-Speicherung der unteren und oberen Grenzadresse in Parallelform, und eine Bereichs-Abfrageeinrichtung (RDR), die eine empfangene Adresse mit der oberen und unteren Grenzadresse vergleicht und ein Aktivierungssignal fUr einen Speicherzellenwähler nur dann abgibt, wenn die Adresse des empfangenen Signals zwischen der oberen und unteren Grenzadresse liegt.
24. 24. Einrichtung nach Anspruch 23, gekennzeichnet durch eine Einrichtung (RDR + MECS) zur Aufnahme einer digitalen, mit mehr Ziffernstellen als das Speicher-Kapazitäts-Signal versehenen Absolutadresse, die eine Bereichs- und eine lokale Adressenkomponente aufweist, die sich partiell nicht Überlappen, und durch ein von der Bereichskomponente des Absolutadressensignals und der gespeicherten Grenzadressen-Signalen gesteuerte Einheit, die ein Signal fUr die Freigabe der Speichereinheit durch die lokale Adressenkomponente nur liefert, wenn die Absolutadressen-Signale innerhalb des durch diese Grenzen bestimmten Bereichs liegen.
25. 25. Einrichtung nach einem der vorstehenden Ansprüche 5 - 24, mit einem Verbundspeicher und einer Informationsverarbeitungseinrichtung zur Adressierung einzelner Speicherzellen, die zum Ein- und Auslesen von Information entsprechend einem Programmsystem bestimmt

    509811/1067 /59

    sind, durch das den Speicherzellen zur Ortsbezeichnung eine Reihe von Ordnungssymbolen zugeordnet wird, und bei dem der Verbundspeicher eine Reihe von Speichermodulen, und jeder Speichermodul folgende Baueinheiten aufweist: eine Speichereinheit (MUN) mit einer Mehrzahl von Speicherzellen, deren Anzahl einem ganzzahligen Vielfachen einer ganzzahligen Basiszahl entspricht, einen mit einem Bereichssucher (RDR) versehenen Adressenwähler (RCR+ RDR) zur Ermittlung, ob ein der Verarbeitungseinrichtung zugeliefertes Adressensignal im Zuordnungsbereich des Speichermoduls liegt, wobei ein Adressensignal von der Verarbeitungseinrichtung eine Zelle in dem betreffenden Modul nur anspricht, wenn die adressierte Zelle innerhalb des Adressenbereichs des Moduls liegt, gekennzeichnet durch eine Bereichs-Einstelleinrichtung (RCR), die zur Bereitstellung eines Speicher-Kapazitäts-Signals in jedem Modul eine Bereichs-Signalquelle (LMCR) aufweist und durch eine Verbindungseinrichtung (MBC) zur Verkopplung der Bereichsein-Stelleinrichtungen aufeinander folgender Speicherzellen, die durch die Bereichs-Signalquellen steuerbar ist, um den Bereichssucher jedes Speichermoduls nur auf den einem bestimmten Speichermodul zugeordneten Bereich von Adressen ansprechen zu lassen.
26. 26. Einrichtung nach Anspruch 25, dadurch gekennzeichnet, ■ daß ein Hilfsbereichssucher vorgesehen ist, der durch die Bereichs-Einstelleinrichtung der Module (TMCR) zur Festlegung einer der Summe der Bereiche der Reihe von Speichermodulen entsprechenden Gesamtbereich fUr diesen Sucher steuerbar ist, und daß eine auf das Adressensignal ansprechende Einrichtung (TRD) zur Speicherfreigabe vorhanden ist, die die Speichermodule nur freigibt, wenn das Adressensignal einer Adresse in dem Gesamtbereich liegt.
27. 27. Einrichtung nach einem der vorstehenden Ansprüche 5 - 26, mit einer zentralen Datenverarbeitungs-Einrichtung (PRM) und einem Verbund-Speichersystem, das eine Mehrzahl von Speichermodulen (MOD) aufweist, die zu einer durch eine von der Verarbeitung gelieferte Absolutadresse ansprechbaren Speicherbank verbunden sind, dadurch gekennzeichnet, daß jeder Speichermodul eine Speichereinheit

    509811/1067 ' /°°

    2U3176

    (MUN) mit einer Anzahl von Speicherzellen und eine zugeordnete Adressen-Bereichsteuerung (RCR) aufweist, daß in jedem Modul ein Speicher-Kapazitäts-Register (LMCR) zur Festlegung des Bereichs zwischen den Start- und Endadressen fUr die dem Modul zugeordneten Speicherzellen vorhanden ist, daß mit der Stromversorgung fUr die Verarbeitungseinrichtung bzw. den Speichermodulen ein Startsignal generator verbunden ist, der durch die Haltespannung jedes Speichermoduls betätigbar ist, daß der Startsignalgenerator die Speicher-Bereichsteuerungen auf die ursprungliche Startbedingung setzt, daß in der automatischen Adresszuordnung ein vom Startsignalgenerator nach Festlegung der ursprunglichen Startbedingungen steuerbarer Anfangsadressengenerator (SAG) vorhanden ist, der ein der unteren Grenzadresse entsprechendes Signal abgibt und dieses einem der Speichermodule zufuhrt, und daß eine durch das Anfangsadressensignal und das Speicher-Kapazitäts-Register (LMCR) gesteuerte Einrichtung (SPSR + ADR) zur Festlegung unterer und oberer Grenzadressen fUr die Bereichssteuerungen mit aufeinander folgenden Adressenbereichen vorgesehen ist, die sich nicht Überlappen, so daß ein durchgehender Bereich von ganzzahligen Absolutadressen fUr die Speicherbank (MOD) gegeben ist.
28. 28. Einrichtung nach einem der vorstehenden Ansprüche 5 - 27, bei der eine aus einzelnen Modulen aufgebaute Datenverarbeitungseinrichtung mit einer als Mutterplatte (MTB) bezeichneten Schaltungskarte vorhanden ist, die eine Mehrzahl von VielfachanschlUssen (SKM, SKP, SKPS usw.) aufweist, die in Wirkverbindung mit kantenseitigen Kontakten auf einer gedruckten Schaltungskarte (PCB) stehen, wobei jedem einer Mehrzahl von Speichermodulen (MOD) eine solche gedruckte Schaltungskarte mit kantenseitigen Kontakten zugeordnet ist, die in lösbarer Wirkverbindung mit einer Mehrzahl von VielfachanschlUssen auf der Mutterplatte stehen, dadurch gekennzeichnet, daß jedem dieser Speichermodule ein Bereichsrechner (RCR) zur Festlegung des Adressenbereichs der Speicherzellen des bestimmten Moduls, ein Adressbereich-Sucher (RDR) zur Bestimmung, ob die zugefuhrte Adresse im Adressenbereich dieses Moduls liegt, und eine auf der Mutterplatte angeordnete Einheit (MBC) zugeordnet ist, die die Schaltungsverbindung zwischen Kontakten der Vielfachanschlüsse zur Herstellung einer Verknüpfung zwischen dem Ausgang eines Bereich-

    509811/1067 ^/61

    rechners und dem Eingang eines anderen Bereichrechners herstellt.
29. 29. Einrichtung nach Anspruch 28, dadurch gekennzeichnet, daß ein mit einer Starteinrichtung (STS) versehener Verarbeitungsmodul (PRM) auf einer mit kantenseitigen Kontakten versehenen gedruckten Schaltungsplatte vorgesehen ist, die in trennbarer Wirkverbindung mit einem Vielfachkontakt-Anschluß der Mutterplatte (MTB) stehen, daß Über die Verbindungseinrichtung (MBC) auf der Mutterplatte eine Verknüpfung zwischen einzelnen ihrer Anschlüsse herstellbar ist, um den Ausgang des Bereichsrechners (RCR) Über einen weiteren Rechner mit dem Eingang des Bereichrechners eines noch anderen Moduls zu verbinden, daß zur Festlegung einer Anfangsadresse im ersten Modul der Eingang des ersten Be'reichsrechners mit der Starteinrichtung verbunden ist, und daß die Recheneinheiten (SPSR+ ADR+ PSSR) mit Mitteln zur Festlegung von einander nicht Überlappenden Grenzadressen fUr aufeinander folgende Module ausgerüstet sind.

    50981 1 /1067