KR101720259B1

KR101720259B1 - 중앙 제어기에 의해 제어되는 데이터 패킷들을 수신 및 저장하는 장치 및 방법

Info

Publication number: KR101720259B1
Application number: KR1020127016756A
Authority: KR
Inventors: 피터 코르거
Original assignee: 나파테크 에이/에스
Priority date: 2009-12-04
Filing date: 2010-12-06
Publication date: 2017-04-10
Also published as: US8934341B2; DK2507951T5; KR20120102732A; EP2507951A1; JP2013513272A; CN102754395B; US20120300787A1; DK2507951T3; EP2507951B1; JP5795592B2; WO2011067408A1; CN102754395A; BR112012013383A2

Abstract

다수의 수신 유닛들이 데이터를 수신하고 복수의 프로세서들/프로세스들에 의해 디-큐잉되는 다수의 큐들 내에 데이터를 저장하는 어셈블리 및 방법이 개시된다. 일 프로세서에 대해 선택된 큐가 제한값을 초과하는 채움 레벨을 가지면, 패킷은 또 다른 프로세서의 큐로 포워딩되는바, 상기 프로세서는 초과된 채움 레벨을 지닌 큐가 비워질 때까지 그 큐를 디-큐잉하지 않을 것을 명령받는다. 따라서, 패킷들 사이의 순서를 유지하면서 프로세스들/프로세서들 사이의 로드 밸런싱이 얻어질 수 있다.

Description

중앙 제어기에 의해 제어되는 데이터 패킷들을 수신 및 저장하는 장치 및 방법{AN APPARATUS AND A METHOD OF RECEIVING AND STORING DATA PACKETS CONTROLLED BY A CENTRAL CONTROLLER}

본 발명은 병렬 수신 기술을 사용하여 데이터 패킷들을 수신하고 그리고 저장 어드레스들의 중앙 결정(central determination) 및 데이터 패킷들의 중앙 저장(central storing)을 제공하는 방법에 관한 것이다.

제1 양상에서, 본 발명은, 데이터 패킷들을 수신 및 저장하기 위한 장치와 복수의 디-큐잉 프로세서들 또는 프로세스들을 포함하는 어셈블리(assembly)에 관한 것이고, 상기 장치는 저장 유닛, 제어 유닛, 및 복수의 데이터 수신 및 저장 소자들을 포함하고,

- 상기 저장 유닛은 상기 저장 유닛의 복수의 큐들 내에 복수의 데이터 패킷들의 적어도 일부를 보유하도록 되어 있고, 각각의 큐는 어드레스에 의해 각각 정의되는 다수의 저장 소자들을 포함하며,

- 각각의 프로세서 또는 프로세스는 상기 큐들의 제1 그룹으로부터 데이터를 디-큐잉(de-queueing)하도록 되어 있고, 개개의(individual) 제1 그룹들의 큐들은 비-중첩(non-overlapping)이고, 상기 프로세서들/프로세스들은 큐로부터의 데이터의 디-큐잉과 관련하여 상기 제어 유닛에 정보를 포워딩하도록 되어있고,

- 각각의 데이터 수신 및 저장 유닛은,

- 데이터 패킷을 액세싱 또는 수신하는 수단,

- 상기 데이터 패킷의 적어도 일부를 저장하기 위하여 상기 제어 유닛으로부터 어드레스를 수신하는 수단,

- 상기 저장 유닛 내의 상기 수신된 어드레스에 상기 데이터 패킷의 상기 적어도 일부를 저장하는 것을 보조(facilitating)하는 수단을 포함하고,

- 상기 제어 유닛은,

- 상기 큐들의 채움 레벨(fill level)에 관련된 정보를 결정하는 수단,

- 어드레스를 선택하는 수단, 상기 어드레스를 선택하는 수단은,

- 수신/액세스된 데이터 패킷에 대해, 큐들의 제2 그룹을 결정하고, 큐들의 각각의 제2 그룹은 큐들의 각각의 제1 그룹으로부터의 큐를 포함하고, 상기 큐들의 제2 그룹들의 큐들은 비-중첩이며,

- 결정된 제2 그룹의 현재 선택된 제1 큐의 채움 레벨이 소정 레벨(predetermined level)을 초과하면, 결정된 제2 그룹의 제2 큐를 선택하고,

- 상기 어드레스를 상기 제2 그룹의 선택된 큐의 어드레스로서 선택함으로써 상기 어드레스를 선택하며,

- 수신/액세스된 데이터 패킷을 갖는 상기 수신 및 저장 소자에 상기 선택된 어드레스를 포워딩하는 수단을 포함하고,

상기 선택된 제2 큐에 관련된 상기 프로세스/프로세서는, 상기 초과된 소정 레벨을 지닌 선택된 제1 큐가 빌(empty)때까지 상기 선택된 제2 큐를 프로세스하지 않도록 되어있다.

본 명세서에서, 장치는 단일 하우징 내의 단일 하드웨어 피스이거나 또는 저장 유닛 및/또는 수신/저장 유닛들과는 별개인 제어 유닛과 같은 다수의 개별 소자들에 의해 형성될 수 있고, 이 개별 소자들은 다른 소자들에 분리가능하게(detachably) 상호연결가능하나, 데이터 교환을 위하여 상호연결되어 있는 개별 소자들일 수 있다. 이것의 이점은 상이한 필요들 및 요구조건들에 적합하게 되도록 다수의 수신/저장 소자들이 변경 또는 대체될 수 있다는 것이다. 이 교환은 TCP, 이더넷, 블루투스, 등과 같은 임의의 데이터 전송 프로토콜하에서, 그리고 유선 또는 무선의 임의의 타입의 데이터 전송을 사용하여 이루어질 수 있다.

따라서, 수신/저장 유닛들은 예컨대, 개별 PCB, 프로세서, FPGA 등에 의해 각각 구현되는 것과 같은 개별 하드웨어 피스들로서 제공된다. 대안적으로, 동일한 PCB/프로세서/FPGA가 복수의 수신/저장 유닛들을 형성할 수 있다. 제어 유닛은 수신/저장 유닛들과 별개이거나 또는 하나 이상의 수신/저장 유닛들의 부분을 형성할 수 있다.

물론, 수신/저장 유닛들의 개별 수단들(individual means)은 소프트웨어 제어 또는 하드와이어드 프로세서, FPGA들, 특수 목적 회로들, ASIC 등과 같은 개별 소자들로서 얻어지거나 형성(shape)될 수 있다. 대안적으로, 복수의 그러한 수단들이 단일의 그러한 프로세서 등으로 결합될 수 있다.

데이터 패킷은 네트워크, 데이터 케이블, 데이터 버스, 트렁크 등에 의해 전송(transmit) 또는 운반(transport)될 임의의 타입의 데이터 유닛일 수 있다. 보통, 데이터 유닛은, 그 산하에 UDP 및 TCP 데이터 패킷들과 같은 다수의 서로 다른 표준들 또는 데이터 패킷 타입들이 존재하는 이더넷 표준과 같은 하나 이상의 데이터 표준들을 따른다.

데이터 패킷은 보통 데이터 패킷 내에 잘 정의된 또는 알려진 위치(position)들에 각각 위치된, 어드레스 데이터, 페이로드 등과 같은 다수의 서로 다른 정보 아이템들 또는 타입들을 가진다. 그러한 위치들 및 타입들은 일반적으로 데이터 패킷 타입마다 다를 것이나, 보통, 데이터 패킷 타입, 및 그에 따른 그 개별 콘텐츠들의 위치들이 실제 데이터 패킷으로부터 결정될 수 있고, 그후 여기서 예컨대, 어드레스 데이터 및/또는 페이로드와 같은 개별 데이터 아이템들이 유도(derive)되고, 변경(alter)되고, 그리고/또는 분석에서 사용될 수 있다. 타입 또는 표준은, 패킷의 특정 데이터 아이템이 타입/표준을 식별할 때와 같이, 데이터 패킷으로부터 직접 유도되거나, 또는 예컨대, 데이터 패킷의 데이터 아이템들의 타입들 및 위치들에 대한 지식 및 후속적으로 그러한 데이터가 그러한 위치(들)에서 발견되는 데이터 패킷의 표준(들) 또는 타입(들)의 결정에 근거하여, 데이터 패킷으로부터 유도된 데이터로부터 유도될 수 있다.

데이터 패킷의 임의의 부분이 저장될 수 있다. 데이터 패킷이 요구되는 출력이 아니면, 그 안에 있는 어드레싱 정보는, 예를 들어, 공간을 차지하지 않기 위하여 삭제될 수 있다.

데이터 패킷들이 순서화될 수 있고, 만약 그렇다면, 복수의 방식들로 그리고 다양한 이유들로 순서화될 수 있다. 보통, 컴퓨터들 사이의 데이터 교환은 파일 전송, TCP 전송, VoIP 등이고, 여기서 개별 패킷들의 순서가 중요하다. 보통, 그러한 전송들은 스트림들이라 지칭된다.

데이터 패킷들의 스트림은 보통 단일 전송기로부터 하나 이상의 수신기들로 전송되는 일련의 데이터 패킷들(sequence of data packets)이다. 이 데이터 패킷들은, 예를 들어, 패킷들의 페이로드인 더 작은 부분들로 전송되는 단일 파일 등과 관련된다. 송신기 및 수신기, 또는 임의의 중개 네트워크 소자들은 보통 패킷 내에 또한 표현되는 어드레스들을 가질 것이다. 또한, 개별 데이터 패킷 표준에 따라 다른 스트림 식별 정보가 데이터 패킷 내에 존재할 수 있다.

따라서, 스트림은, 예를 들어, 어드레스 및/또는 스트림 식별 정보에 근거하여 식별될 수 있고, 이에 의해, 지속적으로 사용된다면, 동일한 정보가 유도될 수 있고 임의의 후속 공정이 단지 그 정보로부터 스트림을 식별할 수 있다.

또 다른 상황에서, 데이터 패킷들에는 시퀀스 번호 또는 시간 스탬프와 같은 데이터 패킷들의 순서를 결정하는 정보가 그 내부에 제공될 수 있다. 따라서, 이 정보는 패킷들을 순서화하는데 사용될 수 있다.

저장 유닛은, 각각이 어드레스에 의해 정의되는 다수의 저장 소자들을 각각 포함하는 다수의 큐들을 포함한다. 보통, 저장 유닛은, 개별적으로 어드레스가능한 소자들을 가지며, 다수의 그러한 소자들이 큐를 형성할 수 있다. 바람직하게는, 큐는 복수의 순차적 어드레스들을 포함하나, 이는 필요조건은 아니다.

데이터 패킷들은 상이한 사이즈들을 가질 수 있으며 가변 개수의 어드레스들을 취할 수 있다.

물론, 저장 유닛은 모놀리식 저장 유닛 또는 공간적으로 분리된 다수의 저장 소자들에 의해 구성된 것과 같은 임의의 형태의 저장 유닛일 수 있다. 보통의 저장 기술들은 하드 드라이브, 플로피 디스크, RAM, ROM, PROM, EPROM, EEPROM, 플래시, 메모리 카드, CD-ROM, DVD, 메모리 카드 등을 토대로 한다.

개별 저장 유닛들이 제공되면, 어드레스는 실제 저장 유닛의 신원 및 그 안의 "로컬 어드레스" 둘 모두를 기술할 것이다.

제어 유닛은 임의의 타입의 하드와이어드 또는 소프트웨어 제어 프로세서이거나, 또는 특수 목적 회로일 수 있다. 제어 유닛의 동작은 개별 데이터 패킷들의 어드레스를 결정하기 위한 것이다. 이러한 식으로, 필요하다면 데이터 패킷들의 순서가 얻어질 수 있다.

제어 유닛은 큐들의 채움 레벨(fill level)을 결정할 수 있다. 본원에서, 채움 레벨은 큐 내에 존재하는 데이터 패킷들의 수 또는 큐에 의해 취해진(take up) 어드레스가능한 소자들의 수와 관련될 수 있다. 이 채움 레벨은 데이터/패킷들/어드레스들의 양(amount)/수(number)로서, 또는 이 수/양이 최대 수/양에 비교될 때, 퍼센티지로서 표현될 수 있다.

물론, 임의의 개수의 수신/저장 유닛들이 사용될 수 있다. 복수의 수신/저장 유닛들이 사용될 때, 병렬(parallel) 수신 및 저장이 수행될 수 있다. 2, 3, 4, 5, 6, 7, 8, 10, 15, 20 또는 그보다 많은 것과 같은 임의의 개수의 수신/저장 유닛들이 사용될 수 있다. 모든 이러한 수신/저장 유닛들은, 하기에서 더 기술될 바와 같이, 동일 또는 거의 동일하거나, 또는 상이한 동작들을 하는 상이한 회로들로서 인스턴스화(instantiate) 또는 생성될 수 있다. 각각의 수신/저장 유닛은 제어 유닛을 가질 수 있으나, 단지 하나만이 요구된다. 또 다른 상황에서, 단 하나의 수신/저장 유닛이 제어 유닛을 포함하지만 그 외에는 나머지 수신/저장 유닛과 동일하다.

액세스/수신 수단은 실제로 데이터 또는 데이터 패킷을 수신 및/또는 저장할 수 있다. 대안적으로, 데이터 패킷은 또 다른 위치에 또는 수신/저장 유닛이 통신하는 장치에 수신 또는 저장될 수 있으며, 이에 의해 데이터 패킷의 데이터는, 이 데이터가 다른 장치에 저장되어 있는 동안에 이 데이터를 판독함으로써 원격으로 액세스된다. 데이터 패킷이 원격으로 액세스되므로 후자의 경우는 보통 더 느린 프로세싱을 제공할 것이다.

덜 선호되는 것이지만, 수신된 어드레스가 데이터 패킷이 저장될 저장 유닛 내의 실제 어드레스가 아닐 수 있다. 대안적으로, 정보는 이 어드레스가 유도될 수 있는 곳으로부터 수신될 수 있다.

바람직하게는, 저장 유닛 내의 데이터 패킷들의 저장은 저장 유닛에 데이터를 저장하는 가장 빠른 방식인 DMA에 의해 수행된다.

보조 수단(facilitating means)은, 예를 들어, 데이터 연결을 통해서, 데이터 패킷의 적어도 일부를 저장 유닛 내에 직접 저장하거나 또는 데이터 패킷이 다른 위치에 저장된다면 데이터 패킷의 저장을 용이하게 해줄 수 있다. 그후, 어드레스가 이 다른 위치로 전송될 수 있고, 이 다른 위치는 그후 데이터 패킷의 저장을 처리한다.

물론, 수신 수단, 포워딩 수단 및 보조 수단은 필요에 따라 이 동작을 처리하고 데이터를 통신하는데 요구되는 드라이버들, 커넥터들 등을 포함할 수 있다.

본원에서, 프로세서 또는 프로세스는 데이터의 디-큐잉 및 잠재적으로 데이터의 프로세싱을 용이하게 해주는 임의의 타입의 회로 또는 프로그램일 수 있다. 이 프로세싱은 데이터 트래픽의 감시(surveillance), 데이터 패킷들을 상이한 수신자들에게 분할하는 것 등의 임의의 타입의 프로세싱일 수 있다. 또한, 프로세싱은, 어셈블리로부터의 데이터 패킷들의 출력 및 서버들 등과 같은 후속 네트워킹 소자들로의 포워딩일 수 있다.

개개의 제1 및 제2 그룹들의 큐(들)은 비-중첩이며, 그럼으로써 임의의 큐는 단지 하나의 제1 그룹 및/또는 하나의 제2 그룹에 속하고 일 프로세스/프로세서에의해 디-큐잉된다. 따라서, 프로세스/프로세서에 의해 디-큐잉된 모든 큐들의 채움 레벨로부터, 그 프로세스/프로세서가 얼마나 바쁜지에 대한 표시가 유도될 수 있다. 그후, 프로세스/프로세서가 너무 바쁘면, 데이터 패킷/스트림/타입이 또 다른 프로세스/프로세서의 큐로 포워딩될 수 있다.

또한, 제1 그룹의 큐들이 서비스 품질 동작(quality of service operation)을 위해 사용되어, 각각의 큐가, 예를 들어 단일 우선순위를 처리하고, 그리고 서로 다른 큐들이 서로 다른 우선순위들을 처리한다. 우선순위는 데이터 패킷 또는 시간 스탬프로부터 결정될 수 있다.

프로세스/프로세서가 저장 유닛에 저장된 데이터 패킷, 또는 그것의 부분을 디-큐잉할 때, 제어 유닛에 공지되고, 따라서, 제어 유닛은 이 큐의 정확한 채움 레벨(이제, 감소되었음)을 결정할 수 있다.

선택된 제2 큐에 관련된 프로세스/프로세서는 이 큐를, 초과된 소정 레벨을 지닌 선택된 제1 큐가 빌 때까지 처리하지 않도록 되어 있다. 이는 프로세스/프로세서의 프로그램된 피쳐이거나, 프로세스/프로세서가 특정 큐로부터 디-큐잉할지 여부를 결정하는, 프로세스/프로세서에 제공되거나 또는 프로세스/프로세서가 판독하는 명령 또는 스토리지에 의해 제어될 수 있다.

바람직한 실시예에서, 각각의 데이터 수신 및 저장 소자는 또한, 수신/액세스된 데이터 패킷에 관련된 정보를 생성하고 생성된 정보를 제어 유닛에 포워딩하는 수단을 더 포함하고, 제어 유닛은 생성된 정보를 수신하는 수단을 포함하며, 그리고 선택 수단은 또한 수신되고 생성된 정보에 근거하여 어드레스를 선택하도록 되어 있다.

따라서, 어드레스, 및 필요하다면, 큐는 상기 생성된 정보로부터 결정될 수 있다. 위에서 설명된 바와 같이, 데이터 패킷들은 스트림들, 타입들, 등으로 분할 될 수 있고, 동일한 타입/스트림 등의 데이터 패킷들을 동일한 큐(들)에 제공하는 것이 요구될 수 있다.

일반적으로, 생성 수단(generating means)은, 생성된 정보의 적어도 일부로서, 데이터 패킷의 수신의 시점(시간 스탬프)에 관련된 정보를 생성하도록 되어 있을 수 있다. 이 실시예에서, 수신/저장 유닛들이 동기화된 타이밍 유닛들을 가지는 것이 선호되며, 따라서 상이한 수신/저장 유닛들로부터의 데이터 패킷들의 시간 스탬프가 유사하게(comparable)된다.

이 실시예의 이점은, 상이한 수신/저장 유닛들에, 예컨대 스트림의 데이터 패킷들이 수신되면, 스트림의 신원이 패킷으로부터 그리고 제어 유닛에 포워딩된 생성된 정보로부터 결정될 수 있고, 수신의 순서가 시간 스탬프로부터 결정될 수 있으며, 따라서, 데이터 패킷들이 요구되는 큐 내에 예컨대, 요구되는 순서로 저장될 수 있다는 것이다.

바람직한 실시예에서, 큐들 각각은, 다수의 연속적인 어드레스들로 구현되며, 제어 수단은,

- 각각의 큐에 대해, 데이터를 추가할 다음 어드레스를 식별하는 기록 포인터, 및 상기 큐로부터 판독/디-큐잉될 다음 어드레스를 식별하는 판독 포인터를 보유하도록 되어 있고,

상기 제어 수단은,

- 상기 선택된 어드레스에 관련된 큐의 기록 포인터를 갱신하고, 그리고

- 상기 프로세서들/프로세스들로부터 포워딩된 정보에 근거하여, 데이터가 디-큐잉된 큐의 판독 포인터를 갱신하는 수단을 포함한다.

엔드 포인트 포인터들로서 판독/기록 포인터들 사용하는 것은 큐들의 처리를 매우 간단하게 만든다. 이는 어드레스들이 연속적일 때 특히 간단하다. 취해지는 어드레스들의 수(예를 들어, 채움 레벨의 표시)는, 다른 포인터로부터 한 포인터를 뺌(subtracting)으로써 간단히 유도될 수 있다.

상이한 사이즈의 데이터가 상이한 공간 양 및 이에 따른 상이한 수의 어드레스들을 차지할 수 있으므로, 기록 포인터의 갱신은 저장될 데이터 패킷 또는 그 일부의 사이즈에 대한 정보를 필요로 한다.

판독 포인터들의 갱신은 데이터가 디-큐잉된 모든 어드레스들의 리스트 또는 최종의 여전히 데이터를 포함하는 어드레스(last still-data-containing address) 또는 첫번째 자유 어드레스(the first free address)에 근거할 수 있다.

그러나, 많은 수의 연속적인 어드레스들을 제공하는 것은 실제 라이프 시스템에서는 문제일 수 있다. 표준 저장 시스템에서, 예를 들어, 4Mb의 최대 사이즈를 가지는 블록들 또는 세그먼트들이 할당된다. 세그먼트/블록 내에서 어드레스들은 연속적이나, 세그먼트들/블록들이 메모리 내에 랜덤하게 할당될 수 있으므로, 전체 어드레스(full address)는 연속적이지 않을 수 있다.

그러한 상황에서, 저장 유닛의 큐들의 어드레스들은 소정 수의 물리적 어드레스들의 그룹들로 그룹화되고, 그룹들은 불-연속적(non-consecutively)으로 위치된다. 이와 관련하여, "불-연속적"은 그룹들이 저장 공간 내에 이웃하여 배치(연속적인 어드레스들을 가짐)되지 않음을 의미한다. 그러면, 큐들을 구현하는 어드레스들은 바람직하게는 연속적인 어드레스들로서 정의되는 가상 어드레스들이고, 제어 유닛은 가상 어드레스들과 물리적 어드레스들 사이의 변환을 위한 수단을 더 포함한다.

따라서, 임의의 수의 연속적인 가상 어드레스들이 할당될 수 있고, 이 어드레스들은 그 후 실제의 물리적 어드레스들로 변환될 수 있다.

이를 달성하는 한가지 방법은, 저장 유닛이 다수의 할당가능 세그먼트들/블록들을 가지고, 물리적 어드레스들의 각 그룹이 할당가능 블록들/세그먼트들 중 하나 내에 어드레스들을 정의하고, 각각의 블록/세그먼트가 제1 개수의 비트들의 어드레스로 식별가능하고, 블록/세그먼트 내의 모든 어드레스들이 제2 개수의 비트들을 사용하여 어드레스가능하고, 물리적 어드레스들이 제1 및 제2 개수의 비트들의 합에 대응하는 다수의 비트들을 가지고, 가상 어드레스들 각각이 적어도 제1 개수의 비트들을 가지는 제1 부분을 포함하고, 그리고 제2 부분이 적어도 제2 개수의 비트들을 가지고, 여기서 변환 수단은 가상 어드레스의 제1 부분을 제1 개수의 비트들을 가지며 할당된 블록/세그먼트를 식별하는 제3 부분으로 변환하도록 되어있고, 그리고 제3 부분과 제1 부분을 갖는 어드레스로서 물리적 어드레스를 생성하는 것이다.

일 상황에서, 어셈블리는 큐를 디-큐잉할지 여부에 대해 프로세스/프로세서에 명령하는 명령 수단들을 포함할 수 있다. 이 명령 수단들은 저장 유닛에 저장된 데이터를 포함할 수 있고, 프로세스들/프로세서들은, 데이터로부터, 큐를 처리할지 여부를 결정하도록 되어 있으며, 그리고 프로세서들은 큐를 비울 때 상기 데이터를 변경하도록 되어 있다.

그러한 상황에서, 명령 수단은 바람직하게는 어느 큐(들)을 디-큐할지를 어떤 프로세서들/프로세스들이 결정할 수 있는가에 근거하여, 프로세스들/프로세서들 및 데이터에 의해 형성된다.

대안적으로, 프로세서와 같은 개별 소자는, 큐 길이를 감독하고 데이터를 갱신할 수 있다.

이 상황에서, 데이터의 판독/디-큐잉은 장치에 의한 저장으로부터 분리(decoupling)된다. 장치 또는 제어 유닛은, 어느 큐에 데이터를 추가할지를 알기 위하여 저장 수단 내의 데이터를 판독하나, 프로세스들/프로세서들 그 자체가 데이터를 갱신하고 이에 대해 동작하므로, 단지 허용된 프로세스/프로세서들만이 제2 그룹의 큐로부터 데이터를 디-큐잉할 것이다.

물론, 데이터는 다른 시점에 또는 큐를 비운 다른 프로세서/프로세스에 의해 갱신될 수 있다. 프로세스/프로세서는 언제 큐를 비웠는지를 인지할 것이고 또한 데이터를 갱신할 수 있으므로, 이것이 가장 간단한 방식이며, 따라서, 다음 큐는 또 다른 프로세스/프로세서에 의해 디-큐잉될 수 있다.

이 실시예에서, 임의의 제2 그룹 내에서 패킷들의 처리/디-큐잉의 순서를 유지하면서 프로세스들/프로세서들 사이의 로드 밸런싱이 얻어질 수 있다.

저장된 데이터 패킷(들)(의 적어도 일부)를 디-큐잉 및/또는 분석/프로세싱할 때 특히 저장된 데이터 패킷(들)(의 적어도 일부)의 순서가 중요할 때, 일단 프로세스/프로세서가 이것들을 디-큐잉/프로세싱하기 시작하면 그러한 데이터 패킷들을 다른 프로세스/프로세서에 할당하는 것은 어렵다. 이 실시예에서, 데이터 패킷들의 각각의 그러한 그룹(일반적으로 스트림)이 큐들의 제2 그룹에 할당되고, 큐들의 각각의 제2 그룹은 프로세스/프로세서들의 개별 프로세스/프로세서들에 의해 디-큐잉/처리되는 개별 큐들을 가진다. 따라서, 데이터 패킷들이 현재 저장되어있는, 그리고 제1 프로세서에 의해 디-큐잉되는 큐가 너무 길어지면(즉, 제1 프로세스/프로세서가 너무 바쁘면), 동일한 제2 그룹으로부터, 제2 프로세스/프로세서에 의해 디-큐잉되는 또 다른 큐를 식별하도록, 그러나 제1 프로세스/프로세서에 관련 제2 그룹 내의 그것의 큐로부터 모든 데이터 패킷들을 디-큐잉하기 전에 제2 프로세스/프로세서가 데이터 패킷들을 디-큐잉하는 것을 허용하지 않도록 결정된다. 이러한 식으로, 프로세스/프로세서에 걸쳐 데이터 패킷들의 디-큐잉의 순서가 유지된다.

본 발명의 또 다른 양상은 복수의 디-큐잉 프로세서들 또는 프로세스들, 및 저장 유닛, 제어 유닛, 그리고 복수의 데이터 수신 및 저장 소자들을 포함하는 장치를 포함하는 어셈블리를 동작시키는 방법에 관련되며, 상기 방법은,

상기 저장 유닛이 상기 저장 유닛의 복수의 큐들 내에 복수의 데이터 패킷들의 적어도 일부를 보유하는 단계와, 각각의 큐는 어드레스에 의해 각각 정의되는 다수의 저장 소자들을 포함하고,

상기 프로세서들 또는 프로세스들 각각이 상기 큐들의 제1 그룹으로부터 데이터를 디-큐잉하는 단계와, 개개의(individual) 제1 그룹들의 큐들은 비-중첩(non-overlapping)이고,

상기 프로세서들/프로세스들이 큐로부터의 데이터의 디-큐잉과 관련하여 상기 제어 유닛에 정보를 포워딩하는 단계와,

각각의 데이터 수신 및 저장 유닛이,

- 데이터 패킷을 액세싱 또는 수신하는 단계와,

- 상기 데이터 패킷의 적어도 일부를 저장하기 위하여 상기 제어 유닛으로부터 어드레스를 수신하는 단계와,

- 상기 저장 유닛 내에서 상기 수신된 어드레스에 상기 데이터 패킷의 상기 적어도 일부를 저장하는 것을 보조(facilitating)하는 단계와,

상기 제어 유닛이,

- 상기 큐들의 채움 레벨에 관련된 정보를 결정하는 단계와,

- 어드레스를 선택하는 단계와, 상기 어드레스를 선택하는 단계는,

* 수신/액세스된 데이터 패킷에 대해, 큐들의 제2 그룹을 결정하는 단계와, 큐들의 각각의 제2 그룹은 큐들의 각각의 제1 그룹으로부터의 큐를 포함하고, 상기 제2 그룹들의 큐들은 비-중첩이고,

* 상기 결정된 제2 그룹의 현재 선택된 제1 큐의 채움 레벨이 소정 레벨을 초과하면, 상기 결정된 제2 그룹의 제2 큐를 선택하는 단계와,

* 상기 어드레스를 제2 그룹의 상기 선택된 큐의 어드레스로서 선택하는 단계에 의해 행해지고,

- 수신/액세스된 상기 데이터 패킷을 가지는 상기 수신 및 저장 소자에 상기 선택된 어드레스를 포워딩하는 단계를 포함하며,

상기 방법은 상기 제2 그룹의 상기 선택된 제2 큐에 관련된 프로세스/프로세서에, 상기 초과된 소정 레벨을 지닌 상기 제2 그룹의 선택된 제1 큐가 빌때까지, 상기 제2 큐를 처리하지 말것을 명령하는 단계를 더 포함한다.

위에 언급된 바와 같이, 데이터 패킷의 액세싱은 장치 내에 데이터 패킷의 수신을 요구하는 것이 아니라, 장치가 통신하는 원격 소자에 데이터 패킷이 수신 및/또는 저장 된 때의 데이터 패킷에의 엑세스일 수 있다.

일 실시예에서, 각각의 데이터 수신 및 저장 소자는, 또한 상기 수신/액세스된 데이터 패킷에 관련된 정보를 생성하고 상기 생성된 정보를 상기 제어 유닛으로 포워딩하고, 상기 제어 유닛은 또한 생성된 정보를 수신하고, 그리고 상기 선택 수단은 또한 상기 수신되고 생성된 정보에 근거하여 상기 어드레스를 선택한다. 이 정보의 생성은 임의의 타입의 패킷 분석을 사용하여 그리고 임의의 타입의 정보를 유도하여 처리될 수 있다. 위에서 언급한 바와 같이, 보통, 스트림에의 소속(belonging) 또는 타입/프로토콜은 관련된다.

특정 상황에서, 생성 수단은, 생성된 정보의 일부로서, 데이터 패킷의 수신 시점에 관련된 정보를 생성한다. 따라서, 시간 스탬핑이 바람직하게 수행된다. 이러한 식으로, 수신/저장 유닛들의 시간 탬핑 프로세스는 바람직하게는 동기화된다.

큐들 각각은 다수의 연속적인 어드레스들로서 구현될 수 있고, 제어 수단은,

- 각각의 큐에 대해, 데이터를 추가할 다음 어드레스를 식별하는 기록 포인터와 그리고 상기 큐로부터 판독/디-큐잉될 다음 어드레스를 식별하는 판독 포인터를 보유하고, 그리고

- 어드레스가 선택된 때, 선택된 어드레스와 관련된 큐의 기록 포인터를 갱신하고, 그리고

- 상기 프로세서들/프로세스들로부터 포워딩된 정보에 근거하여, 데이터가 디-큐잉된 큐의 판독 포인터를 갱신한다.

위에서 언급한 바와 같이, 기록 포인터의 갱신은 얼마나 많은 데이터가 저장되는지, 또는 얼마나 많은 어드레스들이 데이터 패킷에 의해 점유되는지에 대한 정보를 필요로 할 수 있다.

또한, 판독 포인터의 갱신은 데이터가 디-큐잉된 모든 어드레스들 또는 단순히 일 어드레스를 식별하는 정보를 근거로 이루어질 수 있다.

바람직하게는, 저장 유닛의 큐들의 어드레스들은 소정 개수의 물리적 어드레스들의 그룹들로 그룹화되고, 이 그룹들은 불연속적으로 위치되며, 그리고 큐들을 구현하는 어드레스들은 연속적인 어드레스들로서 정의된 가상 어드레스들이고, 제어 유닛은 또한 가상 어드레스들과 물리적 어드레스들 사이에서 변환을 수행한다.

위에서 지시한 바와 같이, 바람직하게는, 명령 단계는, 저장 유닛에 저장된 데이터로부터, 큐를 프로세싱할지 여부를 결정하는 프로세스들/프로세서들을 포함하고, 프로세서들/프로세스들, 또는 다른 소자는 큐를 비울 때 데이터를 변경한다.

하기에서, 본 발명의 바람직한 실시예들이 도면을 참조로 기술될 것이다.
도 1은 본 발명에 따른 제1 실시예를 도시한다.
도 2는 가상 주소로부터 물리적 주소로의 변환을 도시한다.
도 3은 도 1의 할당기(allocator) 및 어댑터 사이의 클럭들의 동기화를 도시한다.
도 4는 랜덤하게 수신된 패킷들을 시간 순서로 순서화(ordering)하는 것을 도시한다.
도 5는 데이터 패킷들 사이의 순서를 유지하는 동안 프로세서들 사이의 로드 밸런싱을 도시한다.
도 6은 어댑터 내의 로드 밸런싱을 도시한다.

도 1에는, 각각이 WWW와 같은 네트워크에 연결되어 이 네트워크로부터 데이터를 수신하는 다수의 어댑터들(12)을 갖는, 데이터 프레임들을 분석하고 포워딩하기 위한 장치의 실시예(10)가 도시된다.

일반적으로, 이러한 타입의 시스템은 다수의 데이터 패킷들을 수신하기 위하여 사용될 수 있으며 이 다수의 데이터 패킷들의 저장 및 포워딩을 적절한 방식으로 보조(facilitating)할 수 있다. 이 데이터 패킷들은 일반적으로, 본 시스템에 의해 모니터링되는 데이터 연결 상의 네트워크들 또는 컴퓨터들의 쌍들 사이에서 전송된다. 따라서, 데이터 패킷들은 보통 본 시스템을 위해 의도된 것도 아니고 본 시스템으로 또는 본 시스템으로부터 어드레스되는 것도 아니다.

이 데이터는, 저장될 때, 하나 이상의 후속적인 프로세스들 또는 프로세서들(도시되지 않음)에 의해 프로세스될 수 있다. 매우 많은 양의 데이터를 처리할 수 있기 위하여, 신속한(swift), 그러나 구조화된, 데이터의 검색(retrieval)을 달성하기 위하여 구조화된 저장이 바람직하다. 또한, 단일 프로세서가 충분하지 않을 때 복수의 프로세서들이 제공되고, 그럼으로써 각각의 프로세서에 데이터를 개별적으로 저장하는 것이 바람직하다.

프로세서들은 데이터 트래픽을 분석하고, 데이터를 저장하고 그리고/또는, 프로세서들에서의 프로세싱 결과에 따라, 데이터를 다른 네트워크 소자들, 컴퓨터들 등으로 전송하기 위하여 사용될 수 있다.

대안적으로, 또는 부가적으로, 나중에 데이터를 다시 출력하는 것이 바람직할 수 있으며, 그럼으로써 출력에 바람직한 순서 또는 방식으로 데이터를 저장하는 것이 또한 또는 대안적으로 바람직할 수 있다.

보통, 데이터 패킷들은 데이터 패킷들의 스트림들의 부분들이다. 두 개의 프로세서들 또는 컴퓨터들이 상호작용할 때, 데이터 패킷들의 스트림이 교환된다. 이 스트림은 Voice over IP와 같은 파일 전송 또는 오디오/비디오 교환일 수 있다. 스트림은 유사한 데이터 패킷들의 시퀀스이고, 데이터 패킷의 스트림에의 소속 (belonging)은 확인가능(determinable)하며, 그리고 스트림의 모든 데이터 패킷들은, 요구되는 순서로, 함께 저장되고, 동일한 후속 프로세스 또는 프로세서에 의해 처리되고 그리고/또는 그 순서로 출력되는 것이 바람직하다.

수신된 데이터 프레임의 스트림에의 소속은 프레임의 분석으로부터 결정된다. 이 분석은 하기에서 더 자세히 설명된다.

본 실시예는 복수의 어댑터들(12)이 프레임들/패킷들의 분석 및/또는 이것들의 저장 작업을 나누는 구성(set-up)을 제공하는 것을 목적으로 한다.

보다 구체적으로, 어댑터들(12)은, WWW, 임의의 적절한 타입의 트렁크 또는 네트워크와 같은 네트워크(14)로부터 데이터 프레임들을 수신한다. 각각의 어댑터(12)는 다른 어댑터들(12)과는 독립적으로 다수의 프레임들을 수신한다.

바람직하게는, 잠재적으로 하나 어댑터를 제외한 모든 어댑터들이 동일하고, 각각의 어댑터는 네트워크 또는 데이터 케이블로부터 데이터 프레임들을 수신하도록된 소자인 소위(so-called) PHY(20), 그리고 수신된 프레임들을 예컨대 컴퓨터들의 데이터 버스들에서 일반적으로 사용되는 표준으로 변환하는 소위 MAC 회로(22)를 포함한다.

데이터 프레임을 수신하면, 회로(24)에 시간 스탬프가 제공되고, 그후 이 프레임은 데이터 프레임에 관련된 데이터(예컨대, 프레임이 따르는 표준에 관련된 데이터, 프레임이 VLAN 및/또는 MPLS 태그된 것인지 여부, 그리고 잠재적으로 프레임으로부터의 어드레스 데이터와 같은 데이터)를 유도하는 분석 회로(26)에 공급된다. 복수의 서로 다른 타입의 표준들이 알려져 있고, 그것들 각각은 어떤 타입의 데이터(어드레스, 캡슐화(encapsulation), 페이로드, 에러 정정 등)가 프레임 내에 존재하는지 그리고 어디에 그러한 데이터가 존재하는지를 정의한다. 패킷의 특정 타입에 따라, 서로 다른 데이터 타입들이 유도될 수 있다.

회로(26)는 데이터 프레임을 식별하는 데이터, 예컨대 데이터 프레임의 데이터 패킷 스트림에의, 또는 중앙 스토리지 내의 큐에의 소속과 같은 데이터를 출력한다. 그후, 데이터 프레임의 길이, ID/큐 신원 및 데이터 프레임의 시간 스탬프가, 요청 회로(28)에서, 중앙 서버 메모리 할당기 또는 제어기(16)로 전송되며, 상기 중앙 서버 메모리 할당기 또는 제어기(16)는 데이터 프레임이 저장될 스토리지(18) 내의 어드레스를 반환한다. 이 어드레스는, 또한 데이터 프레임을 수신하는 전송 회로(30)로 반환되며, 전송 회로(30)는 후속적으로, PCI 익스프레스(PCIe) 프로토콜을 실행하는 것과 같이, 그 데이터 프레임을 공통 데이터 버스(32)를 통해 식별된 어드레스로 전송한다. 이 저장은 다이렉트 메모리 어드레싱을 사용할 수 있는바, 다이렉트 메모리 어드레싱의 의미는 프레임이 요구되는 어드레스에 직접 저장되고 추가적인 분석이 더 요구되지 않는 다는 것을 의미한다. 이는 데이터 스토리지에 데이터를 저장하는 가장 빠른 방식이나, 물리적 어드레스가 알려져 있을 것이 요구된다.

물론, 회로(28)는 대안적으로, 패킷의 시간 스템프 및 길이와 함께, 프레임을 식별하는 다른 정보(타입, 어드레스 등)를 출력할 수 있으며, 그럼으로써 할당기 그 자체가 프레임이 추가될 큐를 결정하고 그리고 따라서 프레임이 저장될 어드레스를 유도할 것이다.

할당기(16)와 어댑터(12) 사이의 "대역외(out of band)" 통신은 저 대역폭 포인트-투-포인트 통신, 데이지 체인 토폴로지, 또는 링 토폴로지일 수 있다. 이 통신은, 하기에서 더 설명되는 바와 같이, 또한 시간 스탬프 회로들(24)의 클럭들을 동기화하기 위해 사용된다. 이 통신을 위한 적절한 프로토콜은, 이더넷 프론트 포트(PHY) 대역폭의 10Gbps 당 대략 lGbps 풀 듀플렉스 대역폭을 요구하는 표준 64b/66b 코덱일 수 있다.

주목할 점은 위의 실시예(10)는 스토리지(18)의 임의의 개수의 큐들 내에 데이터 프레임들을 저장할 수 있다는 것이다. 어느 큐로 데이터 패킷을 포워딩할지는 프레임의 장래의 운명(future destiny)에 의존할 수 있다. 프레임이 하나 이상의 프로세서들에 의해 분석될 것이라면, 각각의 프로세서에 대해 하나의 큐가 제공될 수 있고, 프레임들의 큐로의 포워딩은 패킷을 추가하기 전에 큐가 얼마나 긴가에 의존할 수 있다. 큐가 길고 따라서 프로세서가 바쁘다면, 패킷은 프로세서의 더 짧은, 따라서 덜 바쁜 큐에 제공될 수 있다.

주목할 점은, 대부분의 데이터 프레임들이 스트림들에 관련된다면, 동일한 스트림에 관련된 프레임들을 서로 다른 프로세서들에 의한 분석을 위해 서로 다른 큐들에 전송하는 것이 바람직하지 않을 수 있다는 것이다. 이러한 식으로, 프로세서들 사이의 임의의 로드 밸런싱은 바람직하게는 새로 시작된 스트림으로부터의 모든 미래 프레임들을 "스타빙(starving)" 프로세서에 할당함으로써 수행된다. 이에 대한 대안은, 이 로드 밸런싱과 마찬가지로, 하기에 더 설명된다.

또한, 프레임이 나중 시점에 스토리지(18)로부터 출력될 것이라면, 출력될 프레임들은 특정한 큐 내에 그리고 프레임들이 출력될 순서로 제공될 수 있다. 그러한 출력은 하기에 더 설명된다.

특정한 서비스 품질이 요구된다면, 임의의 큐가 서로 다른 특성들의 다수의 큐들로 분할될 수 있으며, 따라서 더 높은 우선순위 프레임들이 더 낮은 우선순위 프레임들을 추월(overtake)하여 더 신속하게(swifter) 처리(프로세스, 출력, 분석, 등)될 수 있다.

어댑터(12) 내에서의 로드 밸런싱

도 6에서, 어댑터(12)의 PHY(20), MAC(22) 및 시간 스탬프 할당(24)과 같은 소자들의 부분은, 분석기(26), 요청기(28) 및 전송 회로(30)와 같은 다른 소자들의 부분보다 빠른 속도로 동작할 수 있다. 이 상황에서, 소자들(20-24)로부터 수신되고 시간 스탬프된 데이터 패킷 흐름을 복수의 병렬 흐름들로 분할하기 위해서 이러한 더 느린 소자들에 대한 복수의 "인스턴스화(instantiations)"가 이루어질 수 있다. 도 6에서, 단일 PHY(20) 상에 수신된 데이터 패킷들은 4개의 병렬 흐름들로 분할된다. 소자들(20-30)은 직접 도시되지 않으나, 흐름 내에서 이들의 위치들은 도시된다.

물론, 필요하다면 개별 흐름들 사이에 로드 밸런싱이 수행될 수 있다.

도 6에서 아래쪽 라인은 대안을 도시하며, 여기서 고속 PHY(20)가 어댑터(12) 내의 단일 흐름에서 처리되는 데이터 패킷들을 수신한다.

복수의 큐들을 사용하는 외부 프로세스들 또는 프로세서들의 로드 밸런싱

스토리지(18)의 큐들로부터 데이터를 판독하는 프로세서들 또는 프로세스들(도시되지 않음)의 로드 밸런싱은 다수의 방식들로 수행될 수 있다. 스트림 등에서 데이터 패킷들의 순서(ordering)(개별 데이터 패킷들 내의 데이터에 의해 정의된 순서 또는 수신의 순서)가 적절(relevant)하지 않으면, 각각의 프로세서에 대해 단일 큐가 제공될 수 있다. 일 프로세서의 큐가 완전히 구동(run full)되면(이것이 어떻게 결정되는지는 하기에서 더 설명된다), 할당기(16)는 단순히 더 많은 데이터 패킷이 다른 큐(들)에 전송되게 할 수 있다.

서비스의 품질이 요구된다면, 서로 다른 특성들을 위해 서로 다른 큐들이 사용될 수 있다.

예를 들어, 스트림의 데이터 패킷들의 순서가 유지되는 것이 바람직한 경우, 도 5에 기법이 도시되고, 여기서 두 개의 어댑터들(12)은 전체 4개의 데이터 흐름들/스트림들을 수신하는 것으로 도시된다.

어댑터들(12)은, 다음의 기법을 사용하여, 두 개의 프로세서들(번호 #0과 #1)에 의해 디-큐잉하기 위하여 스토리지(18)에 저장된 총 8개의 큐들(번호 #0-#7)에 데이터 패킷들을 전송한다: 큐들 #0-#3은 프로세서 #0에 의해 처리되고, 큐들 #4-#7은 프로세서 #1에 의해 처리된다. 또한, 큐들 #0 및 #4은 일반적으로 스트림 #0을 위해 사용되고, 큐들 #1과 #5는 스트림 #1을 위해 사용되는 식이다.

초기에, 스트림 #0의 데이터 패킷들이 큐 #0로 전송되지만, 이 큐가 채워짐(grow full)에 따라, 할당기(16)는 스트림 #0으로부터 큐 #4로 데이터 패킷들을 전송하기 시작한다. 그러나, 프로세서 #1는 프로세서 #0이 큐 #0을 비울 때까지 그러한 패킷들을 디-큐잉 및 분석하도록 허용되지 않는다. 이를 제어하기 위하여, 각 스트림에 한 비트씩 4 비트가 할당되고, 그 값은 어떤 프로세서가 각각의 큐로부터의 패킷들을 처리할 수 있는지를 결정한다. 도 5에서, 맨 위의 비트는 스트림 #0에 대한 액세스를 제어하고, 그 값이 "0"이므로, 이는 프로세서 #0이 이 큐를 처리하고 따라서 큐 #0으로부터 패킷들을 디-큐잉할 수 있음을 의미한다.

맨 아래의 두 비트들이 "1"로 보여지며 이는 프로세서 #1이 스트림들 #2 및 #3을 처리하고 따라서 큐들 #6 및 #7로부터 디-큐잉하는 것이 허용됨을 나타낸다. 프로세서가 단일 큐보다 많은 큐를 처리하는 것이 허용될 때, 다음 큐가, 예컨대 라운드 로빈, 우선권, 큐 길이 등의 임의의 적절한 방식으로 처리되는 것이 선택될 수 있다.

4 비트가 프로세서들에 의해 제어되며 스토리지(18)에 저장된다. 2개 보다 많은 프로세서들이 사용될 때, 그것들의 순서 또는 시퀀스가 결정되고, 따라서 프로세서 #1이 큐를 비웠을 때, 그것이 대응하는 비트(들)을 변경하거나, 또는 프로세서 #2가 프로세서 #1의 큐가 비어있음을 알고, 대응하는 비트(들)을 변경하고, 그리고 그것의 대응하는 큐를 디-큐잉하기 시작한다. 일 큐가 풀(full)이라면, 어느 큐에 다음 데이터를 추가해야하는지 결정하기 위해 제어기에 의해 동일한 순서가 사용된다.

그후, 큐들 내의 데이터의 순서를 유지하기 위하여, 할당기(16)는, 큐를 변경한다면, 비어있는 새 큐를 항상 선택할 것이다.

물론, 2개 이상의 프로세서들이 단일 큐를 처리할 수 있다면, 각각의 흐름에 대해 더 많은 비트들이 사용되어, 어느 프로세서가 현재 흐름을 처리하도록 허용되는지를 나타낸다.

가상 어드레스 - 물리적 어드레스

이 구성을 상이한 시스템들에 더 쉽게 적용하게 만들기 위하여, 스토리지(18) 내에 있거나 스토리지(18)에 연결된 임의의 디-큐잉 회로뿐만 아니라 요청 회로(28), 전송 회로(30), 할당기(16)가 가상 어드레서 공간에서 동작한다.

특정한 최대 블록 사이즈만이 DMA용으로 할당될 수 있다는 표준 요구사항, 및 그러한 할당된 블록들이 상이한 시스템들의 메모리 내에 상이한 또는 랜덤의 위치들에 위치되거나 또는 때때로 동일한 장치를 운영할 수 있다는 사실로 인하여, 물리적 어드레스들을 사용하는 직접 연산(direct operation)이 번거로워진다. 따라서, 가상 어드레스들이 선호된다.

현재, 총 32 비트 길이의 어드레스(도 2 참조)는 일 파트가 최대 사이즈 할당가능 블록 내의 모든 어드레스들을 어드레스하도록 된 다수의 비트들을 가지는 두 개의 파트들로 분할된다. 본 예에서, 최대 사이즈 블록 또는 세그먼트는 4MB의 사이즈를 가지며, 어드레싱을 위해 22 비트가 요구된다. 가상 및 물리적 어드레스의 이 부분은 동일하며 단일 블록/세그먼트 내에서의 어드레싱을 위해 사용된다.

물리적 블록들/세그먼트들이 스토리지(18) 내에서 상이한 어드레스들에 위치될 수 있다는 사실을 피하기 위하여, 가상 어드레스들은 모두, 이것들이 서로 다른 블록들/세그먼트들 내에 위치될 수 있다는 사실과 무관하게, 적어도 각각의 큐에 대해, 연속적인 어드레스들로서 정의된다. 따라서, 32 비트는 다수의 연속적인 어드레스들로 해석될 것이다. 이것은 다수의 (그러나, 가상적으로 연속적으로 위치된) 4M바이트 블록들/세그먼트들로 세분화(sub-divide)될 수 있다. 가상 어드레스는 따라서 연속적인 가상 블록들/세그먼트들 중 하나를 나타내는 처음의(initial) 10-비트 부분 및 이 블록/세그먼트들 내의 내부 어드레싱으로서의 최종(last) 22-비트들로 보여질 수 있다.

스토리지(18) 내의 물리적 실제(physical reality)에서, 세그먼트/블록 내에서 최종 22비트 어드레싱이 유지될 수 있으나, 가상 어드레스의 처음의 10 비트 부분은 단순히, 물리적으로 할당된 블록들/세그먼트들 중 하나의 어드레싱 또는 신원으로 변환된다.

이러한 사용을 위해서, 가상 어드레스의 첫번째 10 비트들을 실제로 할당된 블록/세그먼트의 실제 신원(즉, 10-비트 어드레스)으로 변환하기 위해 룩업 테이블이 제공된다. 이 룩업 테이블(LUT)은 본 실시예의 초기화시 설정될 수 있다. 이는 도 2에 도시된다.

주목할 점은 하기에서 설명되는 판독/기록 포인터들이 또한 가상 어드레스 공간에서 사용될 수 있고, 이는 다시, 가상 어드레스들이 순차적 어드레스들로서 정의될 때, 예를 들어, 큐 길이의 결정을 훨씬 쉽게 만든다는 것이다.

물론, 하기에서 더 보여지는 바와 같이, 프로세스/프로세서가 스토리지(18)로부터 데이터 아이템을 디-큐잉하면, 그것의 어드레스 및 사이즈(또는 취해지는 어드레스가능한 소자들의 수)가 물리적 어드레스 또는 가상 어드레스로서 할당기(16)에 반환될 수 있다. 어느 경우에든, 할당기(16)는 가상 어드레스를 결정하고 이에 따라 포인터들을 갱신할 수 있다.

타이밍 - 할당기(16)와 어댑터들(12) 사이의 클럭의 동기화

수신된 프레임들에 대한 신뢰성있고 비교가능한 시간 스탬프들을 갖기 위해서, 어댑터들(12) 및 할당기(16)에 동기화된 클럭들을 갖는것이 바람직하다.

클럭 위상 동기화는 현재, 할당기(16)로부터 전송 회로들(30)로 데이터를 전송하면서, 전송되는 데이터 내에 인코딩되는-그러나, 본 기술분야에서 일반적인 것처럼 복구가능한- 클럭 신호를 포워딩함으로써 얻어진다. 어댑터들(12)은 이 클럭 신호를 유도하도록 되어있고, 도 3에 도시된 바와 같이, 전송 회로(30) 및 요청 회로(28) 둘 모두에서 그것을 사용한다.

위상이 동기화되고, 실제 클럭 시간이 두 단계로 동기화된다. 단계 1에서, 할당기(16)는 메시지를 할당기(16)에 전송하라는 명령을 각각의 어댑터(12)에 전송하고, 할당기(16)는 그후 메시지를 수신할 때 전체 라운드트립 시간을 결정한다.

단계 2에서, 할당기(16)는 어댑터(12)에 그것의 시간을 할당기(16)의 클럭 시간에 맞추도록(adapt) 명령한다.

보다 구체적으로, 단계 1은 할당기(16)가 로컬 할당기 전송 시간을 로그(log)하는 한편 명령을 개별 어댑터(12)에 전송하는 단계를 포함한다. 어댑터(12)는, 명령을 수신할 때, 메시지를 즉시 할당기(16)에 전송하고, 할당기(16)는 수신 시간을 로그한다. 명령 및 메시지의 내용은 중요하지 않다. 할당기(16)는 이제 수신 시간으로부터 전송 시간을 빼고 라운드트립 시간을 유도한다. 이 시간의 절반이 할당기(16)와 관련 어댑터(12) 사이의 데이터 전송의 시간 지연인것으로 가정된다. 본래, 할당기(16)와 서로 다른 어댑터들(12) 사이에는 서로 다른 시간 지연들이 존재할 수 있다.

단계 2는 로컬 어댑터 시간을 할당기(16)의 현재 로컬 시간 값에 결정된 시간 지연을 더한 값이 되도록 설정하기 위한 명령을 할당기(16)로부터 어댑터(12)로 전송하는 것이다. 따라서, 어댑터(12)가 이 명령을 수신할 때, 어댑터(12)는 그것의 로컬 시간을 그 동안에 할당기(16)에서 로컬 시간이 진행한 시간으로 설정할 것이다. 그후, 할당기(16)와 어댑터(12)의 클럭 시간들이 클럭 신호의 클럭 사이클 내로 동기화된다. 위상 및 클럭 펄스들 또한 동기화됨에 따라, 클럭들은 동기화되어 유지될 것이다.

이 복구된 클럭은 그후 또한 수신된 데이터 패킷들을 시간 스탬핑하기 위하여 사용된다. 따라서, 모든 시간 스탬프들이 클럭 사이클 내로 동기화된다.

할당기(16)와 어댑터들(12)중의 임의의 어댑터와의 사이에 다수의 명령들이 계류 중일 수 있으므로, 각각의 명령/요청에 식별자가 제공된다. 현재, 식별자는 클럭과 동기되어 시프트 및 랩어라운드된, 0 과 7 사이(3 비트)의 시간 스탬프이다. 따라서, 할당기(16)는, 명령을 송신할 때, 시간 스탬프를 부가할 것이며, 어댑터(12)는, 그 명령에 응답할 때, 시간 스탬프를 응답으로 카피하여, 할당기(16)가 응답이 어느 명령에 관련되는지를 결정할 수 있게 한다.

물론, 할당기(16)에 대한 어댑터(12)의 이러한 동기화는 임의 개수의 어댑터들(12)에 대해 수행될 수 있다. 어댑터들(12)은, 모든 어댑터들(12)이 할당기(16)와 직접 통신하는 성형 구성(star configuration)으로, 링 토폴로지로, 또는 어댑터(12)들의 스트링의 끝에 할당기(16)를 가지고 어댑터들(12)이 하나 이상의 다른 어댑터들(12)을 통해 할당기와 통신하도록 된 데이지 체인 구성으로 할당기(16)에 연결될 수 있다.

할당기(16)의 동작

스토리지(18)의 큐들 각각에 대해, 할당기(16)는 RIFO(Random In First Out) 및 FIRO(First In Random Out) 큐의 2개의 큐들(도 4 참조)을 가진다.

FIRO 큐는 모든 어댑터들(12)로부터의 그리고 스토리지(18)에 존재하는(pertaining) 큐와 관련된 계류중인 요청들을 보유한다. 기록 포인터는 FIRO 큐의 다음 자유 위치(next free position)를 포인팅한다. 어댑터(12)로부터 수신된 요청이 수신되고 이 위치에 제공된다.

RIFO 큐는 저장 큐에 대한 프레임들이 언제 출력될지와 그것들의 순서에 관련된 정보를 보유한다. RIFO 큐 내의 각각의 엔트리는 클럭의 시점에 관련되고, 판독 포인터는 RIFO 큐의 현재의 시점을 포인팅한다.

요청이 수신될 때, 그것의 시간 스탬프가 유도되고, 대응되는 위치 또는 시점에, 식별자가 RIFO 큐에 제공된다. 이 위치 또는 시점은, 일부 어댑터들(12)로부터의 정보 또는 그러한 어댑터들(12)에서의 프로세싱이 다른 어댑터들로부터의 정보/다른 어댑터들에서의 프로세싱보다 오래 걸릴 수 있다는 사실로 인해, 동일한 스토리지 큐에 대해 다른 프레임들보다 먼저(sooner)일 것이다.

도 4에서, FIRO 큐 내의 제1 프레임이 다음 프레임보다 나중의 전송 시간을 갖는 것이 보여진다.

RIFO 큐의 판독 포인터는 클럭 사이클마다 한번씩 진행하고, 식별자가 판독 포인터의 새 위치에서 보여지면, FIRO 큐의 대응 위치가 어드레스되고 전송 명령이 관련 어댑터(12)로 전송된다. 그후, FIRO 큐의 대응 엔트리가 제거된다(또는 엔드 포인터가 이 위치로 진행된다).

물론, FIRO 및 RIFO 큐들은 순환 큐들(circular queues)로서 구현될 수 있다.

예컨대, 어댑터들(12)과 할당기(16) 사이의 데이터 전송 그리고 어댑터들(12)의 프로세싱 시간들에 의해 야기된 임의의 시간 지연들을 고려하기 위하여, 판독 포인터는, (FIRO 내에 저장된 요청들에서 또한 포워딩되는 것과 같은) 프레임들의 시간 스탬프들을 제공하기 위하여 사용되고 그리고 바람직하게는 동기화된 클럭들에 의해 정의되는 것과 같은 실제 시점에 관하여 지연된 시점과 관련된다. 이와 관련하여, 엔트리가 RIFO 큐 내의 정확한 위치에 제공될 때, 관련 요청의 시간 스탬프는 더 이상 필요하지 않으며 테이블들 내의 공간을 차지하지 않기 위하여 폐기된다.

따라서, 판독 포인터의 시간은 실제 클럭 뒤의 몇개의, 예컨대 3, 4, 5, 6, 7, 8, 9, 10 또는 그 보다 많은 클럭 사이클들일 수 있다. 그후, 예컨대 시간 120에 시간 스탬프된 프레임은 FIRO 큐로 포워딩될 수 있고 시간 120에 RIFO 큐에 들어가고, RIFO 큐는 시간 130에 어드레스(판독 포인터가 그 위치로 진행함)된다.

항상 그리고 스토리지(18) 내의 각각의 큐에 대해, 할당기(16)는 두 개의 포인터들, 즉, 어댑터(12)로부터의 다음 프레임이 저장될 다음 어드레스를 식별하는 기록 포인터, 그리고 추가적인 분석, 포워딩 등을 위해 디-큐잉될 이 큐의 다음 저장된 프레임의 어드레스를 식별하는 판독 포인터를 갖는다. 새 프레임이 저장될 때, 기록 어드레스가 관련 전송 회로(30)로 포워딩-즉, 다음 가상 어드레스가 포워딩될 그것의 물리적 어드레스로 변환-되고, 전송 회로(30)는 그후 프레임의 저장을 보조한다. 동시에, 할당기(16)는 관련 기록 포인터를 프레임의 사이즈에 대응하는 값으로 증가시킨다.

큐들 중 하나 이상이 예를 들어, 프로세서의 추가적인 분석을 위해 프레임들을 보유하는 상황에서, 그러한 큐의 프레임들의 수 또는 큐의 채움 레벨(fill level)은 이 프로세서가 얼마나 바쁜지를 보여줄 것이다. 가상 어드레스들이 사용될 때, 이는 단순히 큐의 기록 포인터와 판독 포인터 사이의 어드레스들의 차에 의해 결정된다.

스토리지(18)로부터의 프레임들의 디-큐잉은 그 스토리지에 연결된 것과 같은 임의의 장치 또는 프로세스/프로세서에 의해 보조될 수 있다. 스토리지(18)로부터 프레임을 디-큐잉하는 것은 이 장치/프로세스/프로세서로 하여금 상응하여 이 큐의 판독 포인터를 변경하게 한다.

일반적으로, 프레임들을 스토리지(18)에 추가하는 것은 할당기(16)로 하여금 기록 포인터들을 변경하게 하고, 프레임들을 디-큐잉하는 것은 프로세스들/프로세서들로 하여금 판독 포인터들을 변경하게 한다. 물론, 이 정보가 교환되는 것이 바람직하다. 몇가지 방법들 및 기법들이 존재한다.

일 상황에서, 데이터 패킷 교환을 위해 DMA 버스 상의 대역폭을 유지하기 위하여 이 데이터를 너무 자주 교환하지 않는 것이 바람직하다. 이 상황에서, 미러링(mirroring) 또는 동기조정(synchronizing)이 할당기(16)에 의해 개시된다. 데이터 패킷이 스토리지(18)에 기입될 때마다, 할당기(16)는 기록 포인터를 갱신할 수 있고, 이에 의해, 판독 포인터들이 갱신되지 않음에 따라, 개별 큐들(의 채움 레벨 또는 데이터 프레임들의 수)가, 할당기(16)에게는, 늘어나는 것으로 보일 것이다.

물론, 갱신된 기록 포인터들이 때때로 교환될 수 있으나, 큐의 사이즈가 소정의 제한값(predetermined limit)을 초과할 때까지 이것들을 갱신하지 않는 것이 선호된다. 이 시점에서, 할당기(16)는, 큐들의 실제 사이즈들에 대한 그리고 따라서 프로세스(들)/프로세서(들)이 얼마나 바쁜지에 대한 갱신된 데이터를 얻기 위해서, 스토리지(18) 또는 프로세스(들)/프로세서(들)로부터의 판독 포인터들을 갱신할 것이다.

일 상황에서, 프로세스(들)/프로세서(들)은, 동시에, 갱신된 기록 포인터들을 수신할 수 있다. 이러한 식으로, 프로세스(들)/프로세서(들)이 추가적인 패킷들이 저장되었고 분석/디-큐잉을 위한 준비가 되었다는 정보 전에 모든 큐들을 비운다면 이 프로세스(들)/프로세서(들)은 스타빙(starving)될 수 있다. 이는, 할당기(18)에서 기록 포인터들을 갱신할 때, 프로세스들/프로세서들에서 또는 스토리지(18) 내에서 기록 포인터들을 갱신함으로써 방지될 수 있다. 그러면, 데이터 패킷들이 존재하는 한, 프로세스들/프로세서들은 갱신된 큐 정보를 가지고 계속 동작할 것이다.

대안적으로, 할당기(16) 및 프로세스(들)/프로세서(들)을 더 잘 "공지(informed)"된 채로 유지하기 위하여 또한 판독 포인터들의 갱신이 더욱 빈번할 수 있다. 판독/기록 포인터들의 이 동기화는 버스(32)가 바쁘지 않을 때, 또는 예를 들어 최종 동기화 후 최대 지연이 지나갔을 때 수행될 수 있다.

물론, 큐들 또는 스토리지(18)는 순환형(circular)일 수 있고, 필요하다면 특정 공간이 큐에 할당될 수 있다.

물론, 어댑터(12)가 동일한 스트림에 관련된 복수의 데이터 프레임들을 연달아(back to back) 수신한다면, 요청 회로(28)는 (후에 할당기(16)가 RIFO 큐의 적절한 위치들에 제공할) 다수의 요청들을 전송할 것이다. 적절한 어댑터(12)가 RIFO 큐 내의 각각의 엔트리에서 식별되면, 할당기(16)는 동일한 어댑터(12)에 관련된 복수의 이웃하는 엔트리들을 식별할 수 있고, 따라서, 큐(어드레스 데이터)뿐만 아니라 또한 이 간단한 요청에 근거하여 포워딩될 패킷들의 수를 식별하는 하나의 전송을 갖는 이 어댑터(12)의 전송 회로(30)로 복귀한다.

스토리지(18)로부터의 어댑터(12)를 통한 데이터의 전송

물론, 스토리지(18) 내의 하나 이상의 큐들에 저장된 데이터 패킷들은 디-큐잉되고, 버스(32)를 통해 전송되고, 그리고 어댑터(12)를 통해 출력될 수 있다. 스토리지(18)에 저장되는 데이터 패킷들을 저장할 때의 경우에 그러하듯이, 이는 DMA를 통해 수행되며, 그럼으로써 어댑터(12)는 예를 들어, 스토리지(18)에 있는 프로세서로부터의 간섭(intervention)없이 스토리지(18) 내의 데이터 패킷들을 직접 판독한다.

패킷들을 디-큐잉하는 기법은 스토리지(18)에 패킷들을 저장하기 위한 위에서 설명된 기법과 같다.

스토리지(18) 내의 다수의 큐들로부터의 데이터 패킷들이 동일한 어댑터(12)를 통해 출력될 수 있다. 이는 라운드 로빈, 우선권, 또는 임의의 다른 우선순위화(prioritization)와 같은 임의의 요구되는 기법을 사용하여 중재(arbitration)될 수 있다. 어댑터(12)에서, 서로 다른 흐름들, 큐들, 우선권들 등을 위해 임의의 개수의 Tx 포트들 또는 FIFO들이 제공될 수 있고 이것들로부터의 패킷들은 단일 PHY를 통해 또는 서로 다른 PHY들을 통해 출력될 수 있다.

일 상황에서, 스토리지(18)에 데이터를 저장할 때의 경우와 마찬가지로 큐의 판독/기록 포인터들이 스토리지(18)에 저장된다. 동일한 방식으로, 어댑터(12)는 판독/기록 포인터들을 미러링하고 데이터가 존재하는 것으로 보이는 한 큐로부터 데이터를 계속해서 디-큐잉할 수 있다. 미러링은, 큐가 너무 채워져 있거나 너무 비어있는 등으로 보일 때, 위에서 설명한 것과 같이, 고정된 최대 시간 간격에서 발생한다.

프로세스들/프로세서는 판독 및 기록 포인터들을 계속 추적하고, 위에서 기술된 것과 같이, 어댑터(12)가 너무 바빠서 관련 큐(들)을 위한 데이터 패킷들이 다른 큐 및 다른 어댑터(12)로 포워딩되어야 하는 것인지 여부를 결정한다.

또 다른 상황에서, 프로세서 또는 프로세스는 어느 데이터 패킷들 또는 어드레스들이 어댑터(12)를 통해 출력되어야 하는지를 정의하고 그리고 그러한 어드레스들의 표시를 어댑터(12)로 포워딩할 수 있다.

한 가지 방식은 프로세스 또는 프로세서가, 프로세스/프로세서에 의해 갱신되었고 어댑터(12)에 의해 미러링된 판독/기록 포인터들의 특정 세트를 사용하여, 그러한 패킷들을 어댑터에 의해 디-큐잉된 특정 큐로 카피하는 것이다.

또 다른 방식은 데이터 패킷들을 카피하지 않는 것에 중점을 둔다. 이 상황에서, 데이터 패킷들은 본래의 큐 내에 유지되나, 데이터 패킷들의 디-큐잉에 사용하기 위하여 판독/기록 포인터들의 또 다른 세트가 제공될 수 있다. 사실, 큐의 본래의 판독/기록 포인터들이 유지되면 단일의 추가적인 포인터가 요구된다. 추가적인 포인터는, 큐 내에서, 프로세스/프로세서가 분석의 어디에 와있는지와, 따라서, 판독 포인터와 기록 포인터 사이의 어드레스들 중 어느 것이 디-큐잉될 수 있는지를 나타낸다. 이 추가적인 포인터는 프로세서/프로세스에 의해 유지되고 어댑터로 포워딩되거나, 예를 들어, DMA를 사용하여 어댑터에 의해 판독되고, 관련 어댑터는 어드레스가 디-큐잉된 때, 프로세서/프로세스 또는 제어 회로(16)에 공지한다.

Claims

데이터 패킷들을 수신 및 저장하기 위한 장치와 복수의 디-큐잉 프로세서들 또는 프로세스들을 포함하는 어셈블리(assembly)로서, 상기 장치는 저장 유닛, 제어 유닛, 그리고 복수의 데이터 수신 및 저장 소자들을 포함하고,
- 상기 저장 유닛은 상기 저장 유닛의 복수의 큐들 내에 복수의 데이터 패킷들의 적어도 일부를 보유하도록 되어 있고, 각각의 큐는 어드레스에 의해 각각 정의되는 다수의 저장 소자들을 포함하며,
- 각각의 프로세서 또는 프로세스는 상기 큐들의 제1 그룹으로부터 데이터를 디-큐잉(de-queueing)하도록 되어 있고, 개개의(individual) 제1 그룹들의 큐들은 비-중첩(non-overlapping)이고, 상기 프로세서들/프로세스들은 큐로부터의 데이터의 디-큐잉과 관련하여 상기 제어 유닛에 정보를 포워딩하도록 되어있고,
- 상기 데이터 수신 및 저장 소자들 각각은,
- 데이터 패킷을 액세싱 또는 수신하는 수단,
- 상기 데이터 패킷의 적어도 일부를 저장하기 위하여 상기 제어 유닛으로부터 어드레스를 수신하는 수단,
- 상기 저장 유닛 내의 상기 수신된 어드레스에 상기 데이터 패킷의 상기 적어도 일부를 저장하는 것을 보조(facilitating)하는 수단을 포함하고,
- 상기 제어 유닛은,
- 상기 큐들의 채움 레벨(fill level)에 관련된 정보를 결정하는 수단,
- 어드레스를 선택하는 수단, 상기 어드레스를 선택하는 수단은,
- 수신/액세스된 데이터 패킷에 대해, 큐들의 제2 그룹을 결정하고, 큐들의 각각의 제2 그룹은 큐들의 각각의 제1 그룹으로부터의 큐를 포함하고, 상기 큐들의 제2 그룹들의 큐들은 비-중첩이며,
- 상기 결정된 제2 그룹의 현재 선택된 제1 큐의 채움 레벨이 소정 레벨(predetermined level)을 초과하면, 상기 결정된 제2 그룹의 제2 큐를 선택하고,
- 상기 어드레스를 상기 제2 그룹의 선택된 큐의 어드레스로서 선택함으로써 상기 어드레스를 선택하며,
- 수신/액세스된 데이터 패킷을 갖는 상기 수신 및 저장 소자에 상기 선택된 어드레스를 포워딩하는 수단을 포함하고,
상기 선택된 제2 큐에 관련된 상기 프로세스/프로세서는, 상기 초과된 소정 레벨을 지닌 선택된 제1 큐가 빌(empty)때까지 상기 선택된 제2 큐를 프로세스하지 않도록 된 것을 특징으로 하는 어셈블리.
제1 항에 있어서, 상기 각각의 데이터 수신 및 저장 소자는 상기 수신/액세스된 데이터 패킷에 관련된 정보를 생성하여 상기 생성된 정보를 상기 제어 유닛으로 포워딩하는 정보 생성 수단을 더 포함하고,
상기 제어 유닛은 상기 생성된 정보를 수신하는 수단을 더 포함하며, 상기 어드레스를 선택하는 수단은, 상기 수신되고 생성된 정보에 또한 근거하여, 상기 어드레스를 선택하도록 된 것을 특징으로 하는 어셈블리.
제2 항에 있어서, 상기 정보 생성 수단은, 상기 생성된 정보의 적어도 일부로서, 상기 데이터 패킷의 수신 시점에 관련된 정보를 생성하도록 된 것을 특징으로 하는 어셈블리.
제1 항에 있어서, 상기 큐들 각각은 다수의 연속적인 어드레스들로서 구현되며 상기 제어 유닛은,
- 각각의 큐에 대해, 데이터를 추가할 다음 어드레스를 식별하는 기록 포인터, 및 상기 큐로부터 판독/디-큐잉될 다음 어드레스를 식별하는 판독 포인터를 보유하도록 되어 있고,
상기 제어 유닛은,
- 상기 선택된 어드레스에 관련된 큐의 기록 포인터를 갱신하고, 어드레스가 선택될 때,
- 상기 프로세서들/프로세스들로부터 포워딩된 정보에 근거하여, 데이터가 디-큐잉된 큐의 판독 포인터를 갱신하는 수단을 포함하는 것을 특징으로 하는 어셈블리.
제4 항에 있어서, 상기 저장 유닛의 큐들의 어드레스들은, 소정 개수의 물리적 어드레스들의 그룹들로 그룹화되고, 상기 그룹들은 불-연속적으로(non-consecutively) 위치되고, 상기 큐들을 구현하는 상기 어드레스들은 연속적인 어드레스들로서 정의되는 가상 어드레스들이고, 상기 제어 유닛은 가상 어드레스들과 물리적 어드레스들 간의 전환을 위한 수단을 더 포함하는 것을 특징으로 하는 어셈블리.
제1 항에 있어서, 큐를 디-큐잉 할지 여부에 관해 프로세스/프로세서에 명형하는 명령 수단을 더 포함하며, 상기 저장 유닛 내에 저장된 데이터를 포함하고, 상기 프로세스들/프로세서들은, 상기 데이터로부터, 큐를 처리할지 여부를 결정하도록 되어 있고, 그리고 상기 프로세서들은 큐를 비울 때 상기 데이터를 변경하도록 된 것을 특징으로 하는 어셈블리.
복수의 디-큐잉 프로세서들 또는 프로세스들, 및 저장 유닛, 제어 유닛, 그리고 복수의 데이터 수신 및 저장 소자들을 포함하는 장치를 포함하는 어셈블리를 동작시키는 방법으로서,
상기 저장 유닛이 상기 저장 유닛의 복수의 큐들 내에 복수의 데이터 패킷들의 적어도 일부를 보유하는 단계와, 각각의 큐는 어드레스에 의해 각각 정의되는 다수의 저장 소자들을 포함하고,
상기 프로세서들 또는 프로세스들 각각이 상기 큐들의 제1 그룹으로부터 데이터를 디-큐잉하는 단계와, 개개의(individual) 제1 그룹들의 큐들은 비-중첩(non-overlapping)이고,
상기 프로세서들/프로세스들이 큐로부터의 데이터의 디-큐잉과 관련하여 상기 제어 유닛에 정보를 포워딩하는 단계와,
상기 데이터 수신 및 저장 소자들 각각이,
- 데이터 패킷을 액세싱 또는 수신하는 단계와,
- 상기 데이터 패킷의 적어도 일부를 저장하기 위하여 상기 제어 유닛으로부터 어드레스를 수신하는 단계와,
- 상기 저장 유닛 내의 상기 수신된 어드레스에 상기 데이터 패킷의 상기 적어도 일부를 저장하는 것을 보조(facilitating)하는 단계와,
상기 제어 유닛이,
- 상기 큐들의 채움 레벨에 관련된 정보를 결정하는 단계와,
- 어드레스를 선택하는 단계와, 상기 어드레스를 선택하는 단계는,
* 수신/액세스된 데이터 패킷에 대해, 큐들의 제2 그룹을 결정하는 것과, 큐들의 각각의 제2 그룹은 큐들의 각각의 제1 그룹으로부터의 큐를 포함하고, 상기 제2 그룹들의 큐들은 비-중첩이고,
* 상기 결정된 제2 그룹의 현재 선택된 제1 큐의 채움 레벨이 소정 레벨을 초과하면, 상기 결정된 제2 그룹의 제2 큐를 선택하는 것과,
* 상기 어드레스를 제2 그룹의 상기 선택된 큐의 어드레스로서 선택하는 것에 의해 행해지고,
- 수신/액세스된 상기 데이터 패킷을 가지는 상기 수신 및 저장 소자에 상기 선택된 어드레스를 포워딩하는 단계를 포함하며,
상기 제2 그룹의 상기 선택된 제2 큐에 관련된 프로세스/프로세서에, 상기 초과된 소정 레벨을 지닌 상기 제2 그룹의 선택된 제1 큐가 빌때까지, 상기 제2 큐를 처리하지 말것을 명령하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제7 항에 있어서, 각각의 데이터 수신 및 저장 소자는 또한 상기 수신/액세스된 데이터 패킷에 관련된 정보를 생성하고 상기 생성된 정보를 상기 제어 유닛으로 포워딩하고,
상기 제어 유닛은 또한 생성된 정보를 수신하고, 그리고 상기 어드레스를 선택하는 단계는 또한 상기 수신되고 생성된 정보에 근거하여 상기 어드레스를 선택하는 것을 특징으로 하는 방법.
제8 항에 있어서, 상기 정보를 생성하는 것은, 상기 생성된 정보의 적어도 일부로서, 상기 데이터 패킷의 수신 시점에 관련된 정보를 생성하는 것을 특징으로 하는 방법.
제9 항에 있어서, 상기 큐들 각각은, 다수의 연속적인 어드레스들로서 구현되고, 상기 제어 유닛은,
- 각각의 큐에 대해, 데이터를 추가할 다음 어드레스를 식별하는 기록 포인터와 그리고 상기 큐로부터 판독/디-큐잉될 다음 어드레스를 식별하는 판독 포인터를 보유하고, 그리고
- 상기 선택된 어드레스와 관련된 큐의 기록 포인터를 갱신하고, 어드레스가 선택될 때, 그리고
- 상기 프로세서들/프로세스들로부터 포워딩된 정보에 근거하여, 데이터가 디-큐잉된 큐의 판독 포인터를 갱신하는 것을 특징으로 하는 방법.
제10 항에 있어서, 상기 저장 유닛의 큐들의 어드레스들은 소정 개수의 물리적 어드레스들의 그룹들로 그룹화되고, 상기 그룹들은 불연속적으로 위치되며, 상기 큐들을 구현하는 어드레스들은 연속적인 어드레스들로서 정의된 가상 어드레스들이고, 상기 제어 유닛은 가상 어드레스들과 물리적 어드레스들 간의 변환을 행하는 것을 특징으로 하는 방법.
제11 항에 있어서, 상기 명령하는 단계는, 상기 프로세스들/프로세서들이, 상기 저장 유닛에 저장된 데이터로부터, 큐를 처리할지 여부를 결정하는 단계와, 그리고 큐를 비울 때 상기 프로세서들/프로세스들이 상기 데이터를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.