DE2443176C2 - Einrichtung zur Adressenzuordnung einer aus Speichermodulen aufgebauten Speicherbank einer Datenverarbeitungsanlage - Google Patents

Description

2. Einrichtung nach Anspruch 1, gekennzeichnet durch eine dem Prozessor (CFU) zugeordnete Speicheruntereinheit (MSU) mit einer Anzahl von Speicherzellen, für die durch den Anfangsadreßgenerator (SAG) eine Endadresse festlegbar 1st, die um EINS kleiner ist als deren Speicherkapazität, und durch einen durch die Absolutadresse ansprechbaren Hllfsbereichsdetektor (ULCP), der die Speicheruntereinheit (MSU) nur frelgibt, wenn die Absolutadresse (ABR) kleiner als eine Adresse der Speicherbank ist.

3. Einrichtung nach Anspruch 1 oder 2, gekennzeichnet durch ein Gesamtspelcherkapazitätsregister (TMCR) zur Festlegung einer Endadresse, die um EINS größer 1st als die obere Grenzadresse (MBOT) des letzten Speichermoduls (MODA) der Speicherbank, durch einen In Abhängigkeit von der Endadresse steuerbaren Komparator (TRD) zur Ermittlung, ob die Absolutadresse (ABR) über der oberen Grenzadresse (MBOT) des letzten Spelchermoduls (AfOZM) Hegt, und durch eine Einrichtung zur Aufhebung der Auswahl Irgendeiner Spelchii-zelle, falls die Absolutadresse (ABR) über der erwähnten Endadresse Hegt und zur Freigabe der Speicherauswahl nur. wenn 4<e Absolutadresse (ABR) unter der Endadresse liegt.

4. Einrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß in jedem Bereichsrechner (RCR) ein Addierer (WR) als Recheneinheit vorhanden ist, der zum unteren Grenzadressen-Signal (MBIN) des betreffenden Moduls das Speicherkapazitätssignal von der lokalen Speicherkapazltäissignalquelle (LMCR) addiert und somit die obere Grenzadresse jedes Moduls bildet, die mit Ausnahme des letzten Moduls (MODA) als Anfangsadresse an einen anderen Modul weitergegeben wird.

5. Einrichtung nach einem der vorstehenden Ansprüche, gekennzeichnet durch

- ein Register (SPSR) in jedem Speichermodul für ein die untere Grenzadresse (MBIN)₁ des Moduls (MOD) bestimmendes Digitalsignal,

ein weiteres Register (PSSR) für das obfci^ Grenzadressensignal (MBOT) des betreffenden Moduls (AiOD),
ein digitales Absolutadressenslgnal, das mehr Ziffernstellen als das Speicherkapazitätssignal aufweist und eine Speicherbereichs- sowie eine lokale Adressenkomponente enthält, und

eine nur auf die Speicherbereichskomponente der Absolutadresse (ABR) und die gespeicherte obere Grenzadresse (MBOT) ansprechende Einrichtung (RAG) zur Erzeugung des Signals (MGO), das einen betreffenden Speichermodul (MOD) für die lokale Adressenkomponente der Absolutadresse (ABR) nur freigibt, wenn letztere Innerhalb der beiden Adressengrenzen des betreffenden Moduls liegt.

jSjj 6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Register (SPSR) für die untere Grenz-

'il adresse ein Serlen-Parallel-Schlebereglster 1st.

^!| 7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Addierschaltung (ADR) die obere

*'?i Grenzadresse des betreffenden Moduls als Parallelsignal abgibt, das zur Umwandlung In ein Seriensignal auf

·: 55 ein Parallel-Serlen-Schlebereglster (PSSR) geschaltet ist.

if 60 Die Erfindung betrifft eine Einrichtung zur Adressenzuordnung für die Speicherzellen einer aus einer Mehr-

C' zahl von auswechselbaren Speichermodulen aufgebauten Speicherbank einer Datenverarbeitungsanlage, deren

\[ einzelne Speicherzellen durch eine von einem Prozessor erzeugte Absolutadresse zur Übernahme oder Abgabe

ι einer Informationseinheit aufrufbar sind.

>i Insbesondere bezieht sich die Erfindung auf Speichereinrichtungen für Kleinrechner in sogenannter Modul-

■; 65 technlk, durch die sich das einem solchen Kleinrechner zugeordnete Speichersystem flexibel In Anpassung auf

'ι unterschiedliche Wünsche expandieren läßt.

: Der Begriff »Kleinrechner« bezieht sich dabei Im allgemeinen auf einen programmierbaren Allzweck-Dlgltalrechner mit relativ kleiner Speicherkapazität, einer Verarbeitungseinheit und einer oder mehreren

is Eingabe/ Ausgabe-Einheiten sowie mit einer Bedienungskonsole.

'il Speichereinrichtungen, insbesondere für Kleinrechner der genannten Art, weisen im allgemeinen einen Adreß-

v| bereichsucher oder Adreßbereichabtaster auf, der manuell durch auf den Modulen des Speichers angeordnete 5* Schalter gesetzt oder voreingestellt wird. Bei dieser Einstellung entstehen jedoch leicht Fehler, da natürlich auch ^:;& eine Falscheinstellung möglich ist.

Q Eine weitere Schwierigkeit bei bisher bekannten Speichersystemen dieser Art ergibt sich daraus, daß beim

fr5 Ersetzen eines Speichermoduls mit einer bestimmten sogenannten lokalen Speicherkapazität durch einen Spei- % chermodul mit einer anderen beispielsweise größeren Speicherkapazität auch die Schalter aller Speichermodule % höherer Ordnungszahlen neu eingestellt werden müssen. Dieses manuelle Nachstellen ist zumindest zeitraubend H und unbequem, und auch hierbei ergeben sich leicht Einstellfehler aufgrund menschlichen Irrtums. ">

H Um sicherzustellen, daß eine durch eine zentrale Recheneinheit -. im folgenden auch als Prozessor bezeichnet

f| -- gelieferte Adresse eine Speicherzelle des richtigen Speichermoduls anspricht, ist auch bereits ein Spelchermof§ dul-Wähler bekannt, der als feste Einbaueinheit auf einer Hauptschaltungsplatte angeordnet ist. Für dieser. Wähler wird die Annahme vorgegeben, daß jedem für eine spezielle Position in dem Rechner angeschlossenen Speichermodul ein fester Adressenbereich und eine feste Position zugeordnet werden, um die Adressierung der Module in aufeinanderfolgende Bereiche eines Gesamt-Adreßbereichs zu ordnen. Diese Anordnung begrenzt jedoch die örtliche Speicherkapazität Irgendeines beliebigen Speichermoduls, der In eine bestimmte Anschlußeinheit eingesteckt sein kann. Dieser Speichermodul-Wähler beseitigt zwar die Notwendigkeit, die Bereichwähler für die einzelnen Module einzustellen, reduziert jedoch die Flexlbillt?t des Rechners. Dabei ist vor allem zu berücksichtigen, daß aus Gründen der Einheitlichkeit ein Speichermodul geringerer Kapazität, '-;■:, sie über eine bestimmte Anschlußeinheit zugänglich wäre, ebenfalls eingesteckt werden kann. Damit ergibt sicü iedüch eine Lücke in dem Bereich der Adressen, und es wird erforderlich, eine bestimmte Programmlertechnik anzuwenden, um die Funktionsuntüchtlgkeit des Rechners aufgrund der vorhandenen freien Adressen zu vermeiden. Dazu alternativ kann natürlich auch die Hauptschaltungsplatte neu verdrahtet werden; dies jedoch ist ersichtlicherweise teuer oder mit einer umständlichen Lagerhaltung verbunden.

Für Großrechner ist es aus der DE-OS 20 54 947 und aus der GB-PS 11 16 869 bekannt, variable, untereinander abhängige, insbesondere auch verschachtelte Datenfelder, die sich beispielsweise durch Ergänzung von zu- und abschaltbaren peripheren Speichern verändern lassen, von einer zentralen Rechnereinheit aus zu adressieren. Obwohl bei diesen Adressierverfahren auch die Zu- oder Abschaltung von peripheren SpelchereinhrJten vorgesehen ist, eignet sich das bekannte, auch als »Relativadressierung« bezeichnete Verfahren für Kleinrechner der hier in Rede stehenden Art nicht, weil diese Rechner nur mit einem begrenzten Rechenwerk ausgestattet sind, so daß für die einzelnen Speicherplätze kein zentraler Adreßberelchrechner vorgesehen ist. Es sollen vielmehr Festadressen für die einzelnen Speicherplätze der ansonsten variabel austauschbaren Speichermodule festgelegt werden.

Bei einem noch anderen bekannten Verfahren sind bestimmte Programme vorgesehen, um spezieile Anordnungen von Speichermodulen zu ermöglichen, die In dem Programm vorgesehen sind. Dies jedoch bringt eine unnötige Komplexität mit sich, da eine Umprogrammierung erforderlich ist, wenn ein Speichermodul an einer bestimmten Übergangsstelle, der nicht gerade der letzte Speichermodul ist, durch einen anderen Niodul mit unterschiec^lcher örtlicher Speicherkapazität ersetzt wird.

Der Erfindung Hegt die Aufgabe zugrunde, eine Einrichtung zur automatischen Adressenzuordnung und Adressierung einer In mehrere Einheltei unterteilten Speicheraank für eine Datenverarbeitungsanlage nach dem Oberbegriff des Patentanspruchs 1 anzugeben, bei der die einzelnen, gegebenenfalls auch auswechselbaren Speicherelnheium im Prinzip in beliebiger Speicherkapazität vorgebbar sind und dennoch eine optimale Ausnutzung der Gesamtkapazität der Speicherbank gewährleistet werden kann.

Diese Aufgabe wird durch die in kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Den weiteren Ansprüchen können vorteilhafte Ausbildungen der Erfindung entnommen werden.

Ein Anwendungsgebiet, für das sich die Erfindung besonders vorteilhaft eignet, sind in Modultechnik ausgeführte, sogenannte modulare Kleinrechner, bei denen in einem Gehäuse eine Mehrzahl von Anschlußeinheiten vorgesehen sind, in dfr die einzelnen Module einschiebbar sind, um einen gesamten betriebsbereiten und programmierbaren Allzweckrechner mit im Prinzip beliebiger Speicherkapazität bis zu einer bestimmten Grenze, beispielsweise 32K-Worte zu erhalten. Solche Rechner können natürlich auch auf eine Mehrzahl von 32K-Wort-Speicherbänken erweiterbar sein, um so die Gesamtkapazität des Rechners zu vergrößern.

Obgleich die Erfindung auch vorteilhaft auf Rechner mit großer Kapazität anwendbar Ist, wird für die folgende Beschreibung ein Rechner mit einer Maximalkapazität von 32K-Worten von jeweils 16 Bit zugrundegelegt. Weiterhin wird das Ausführungsbeispiel der Erfindung unter Bezug auf einen modularen Kleinrechner In .Steckbaugruppentechnik beschrieben, obgleich die Erfindung hinsichtlich einiger Vorteile auch besonders gut auf Rechner anwendbar Ist, die nicht In der Technik einsteckbarer Baugruppen, sondern als festverdrahtete Einheiten ausgeführt sind.

Die Begrenzung des Kleinrechners auf eine Kapazität von 32K oder eine andere bestimmte Wortmenge, hängt weitgehend von der Auslegung des Prozessors ab. Für die Beschreibung sei angenommen, daß der Prozes- w sor In der Lage sei, eine modulare Speicherbank mit einer Gesamtkapazität von 32-K-Worten oder weniger zu adressleren.

Für solche, In einsteckbarer Modultechnik ausgeführte Kleinrechner sind verschiedene Typen bekannt. Am meisten verbreite·, sind Module In Form gedruckter Leiterplatten, auf denen v-.rschledene elektronische Baueinheiten, einschließlich Integrierter Schaltkrels-Chlps, p.ehaltert und verdrahtet sind, die selbst als steckbare M Einheiten ausgeführt jrin können, und die In entsprechende Anschlüsse auf der gedruckten Leiterplatte oder Steckkarte eingesteckt und dann mit anderen, in ähnlicher Welse auf solchen Karten montierten elektronischen RauerunDen verschaltet sind.

Eine Prozessorkarte, die den zentralen Prozessormodul bildet, weist dann typischerweise Überwachungseinheiten, arithmetische Prozessoren, Dekodierer und verschiedene Register, einen Haupt-Taktgeber und andere Taktoder Zeltschaltkreise auf. Außerdem kann auf der Prozessorkarte eine kleine Speichereinheit untergebracht sein. Bei Kleinrechnern, für die sich die Anwendung der Erfindung besonders empfiehlt. Ist häufig eine Mehrzahl von Speichermodulen vorgesehen. Jeder dieser Spelchcrmodulc besteht aus einer Steckkarteneinheit, die eine adressierbare Speichereinheit, lokale Speicherprozessoren, soweit erforderlich, und Zellen-Wählelnhelten aufweist, die den Zentralprozessor aktivleren, um lediglich eine gewählte Speicherzelle der Speichereinheit zu einer bestimmten Zelt zu adressleren. Ein solcher Speicherprozessor überwacht die Elemente der Spelcherelnheli und taktet die Steuerungsabläufe.

Ό Weiterhin Ist ein Stromversorgungsmodul vorgesehen, der ein geregeltes Netzteil zur Umsetzung eines 50-Hz-Wechselstroms In ein Glelchstrompotentlal eines zur Erregung und Stromversorgung der verschiedenen Baueinheiten auf den anderen Modulen geeigneten Werts aufweist.

Zur Verbindung der anderen verschiedenen Module des Rechners Ist Im allgemeinen außerdem ein Modul In Form einer gedruckten Leiterkarte mit einer Vielzahl von Anschlüssen vorgesehen, der auch als Mutterkarte oder Mutterplatte bezeichnet wird.

Zum Anschluß an periphere Einheiten, beispielsweise Eingabeeinheiten, wie Lochkartenleser, oder Ausgabeeinheiten, wie Schreibmaschinen oder Oszillographen, enthält ein solcher Kleinrechner Im allgemeinen außerdem noch eine oder mehrere Verbindungseinheiten, sogenannte Interface-Einheiten. Eine dieser Interlace-Eiimciicii uieni irr. allgemeinen zurr. Anschluß einer Stsusrüngs- und Übenvachungskonsole. Andere Interface-Einheiten können auf weiteren Steckkarten vorgesehen sein, die gegebenenfalls außerdem bestimmte Speichereinheiten tragen, um die Herstellung der Verbindung zu anderen perlpheren Einheiten zu erleichtern. Solche perlpheren Einheiten werden häufig als //O-Elnhelten bezeichnet.

Der modulare Aufbau der Klasse von Kleinrechnern, für die sich die Erfindung besonders gut eignet, ergibt ein flexibles System, das sich mit verschiedenen perlpheren Einheiten verbinden und mit unterschiedlichen Speichermodulen mit adresslcrbaren Spcicherelnheüen mit verschiedenen einzelnen oder lokalen Speicherkapazitäten In Steckkarten- oder einer anderen Technik ausführen läßt, um auf diese Welse variable Kleinrechner zu erhalten, die sich auf die unterschiedlichsten Anforderungen verschiedener Kunden anpassen lassen. Dabei können einige der Spelchermodule mit langer Zugriffszelt oder kiger Zykluszelt oder beiden ausgeführt sein, d. h. also mit Spelchermodulen, die relativ billig sind. Andere einsetzbare Speichereinheiten dagegen können In

Μ einer Technik aufgeführt sein, die eine kurze Zugriffszelt oder kurze Zykluszelt oder beides zuläßt und die Im allgemeinen relativ teuer sind. Wird beispielsweise ein Kleinrechner aus Modulen aufgebaut, die rasche, volumenmäßig große I/O-Operatlonen zulassen, so kann ein teurer Modul mit kleiner lokaler Speicherkapazität erforderlich sein. In mancher Hinsicht ergeben sich bei Anwendung der Erfindung selbst dort Vorteile, wo Spelchermodule und Speichereinheiten von jeweils gleicher Kapazität vorgesehen werden.

Weist ein Modul eine adressierbare Speichereinheit auf, so wird er Im folgenden als Speichermodul bezeichnet, unabhängig davon, ob er eine I/O-Anschlußelnheit enthält. Ist keine I/O-Anschlußelnhelt vorgesehen, so wird der Modul gelegentlich a!s reiner Speichensodul bezeichnet. Im allgemeinen weist jede Speichereinheit eine Mehrzahl von Speicherzellen auf, die In Rechteckanordnur.g, zusammen mit geeigneten Einrichtungen zur Adressierung einzelner Zellen, aufgereiht sind. Gewöhnlich sind zwei Typen von Speicherzellen vorgesehen,

«> nämlich der R/W-Typ (Read-Wlrte = Lese-Schrelb-Spelcher) und der ROM-Typ (Read-only = Nur-Lese-Spelcher). Die einzelnen Zellen können bei beiden Typen in gleicher Welse adressiert werden, und auch das Auslesen der Information kann in herkömmlicher Welse erfolgen. Bei einem R/W-Spelcher läßt sich eine Information auch in die Zellen einschreiben. Jede Zelle besteht aus einer Mehrzahl von Speicherelementen, etwa magnetischen Kernen, durch die jeweils ein einzelnes Informatlons-Blt gespeichert werden kann. So weist beispielsweise

•»5 eine 16-Bit-Spelcherzelle eine magnetische Speichereinheit mit 16 Kernen zur Speicherung von 16 Informations-Bit auf. Diese 16 !nformatlons-Blt stel'an typischerweise einen Programmbefehl, eine zur Durchführung eines Befehls verwendete Adresse oder numerische oder andere Daten dar, die für die Informationsverarbeitung benötigt werden.
Im Falle einer Speichereinheit vom R/W-Typ sind Im allgemeinen Mittel vorgesehen, um die aus der Spel-

cherzelle ausgelesene Information sofort wieder einzuschreiben, so daß die Information nicht zerstört wird, sondern zum wiederholten Auslesen aus der Speicherzelle zur Verfügung steht. Bei ROM-Speichereinheiten v/lrd die Information beim Auslesen nicht zerstört, sondern bleibt permanent erhalten.

Wird eine R/W-Speicherelnhelt auf einem Modul vorgesehen, so wird zur Einspeicherung von Information In einem örtlichen Register zur Zelt der Informationsauslesung ein örtlicher Prozessor herkömmlichen Typs vorgesehen, durch den die Information vom örtlichen Register wieder In die Speichereinheit eingeschrieben werden kann, bevor die Speichereinheit neu adressiert wird. Bei R/W-Spelchereinhelten ersetzt eine in die Speichereinheit durch den Prozessor oder anderweitig unter Steuerung des Prozessors einzuschreibende Information jeweils die zuvor gespeicherte Information. Eine so zur Verfugung gestellte Information liegt in digitaler Form vor, und ein aus einer Reihe von Ziffern bzw. Ziffernstellen zusammengesetztes Signal wird als Digitalsignal bezeichnet.

«> Die Anzahl der Zellen in irgendeiner Speichereinheit entspricht einer Basiszahl R mal einem Exponenten von 2. Damit entspricht die Gesamtzahl der Zellen in einer Speichereinheit, die die lokale Speicherkapazität darsteilen,

LMC =Λ2\

wobei η eine beliebige positive Zahl, einschließlich 0, sein kann. Zur Vereinfachung der Darstellung wird die Zahl R als Basis der lokalen Kapazität der Speichereinheiten bezeichnet. Diese Basis ist der größte gemeinsame Faktor der lokalen Kapazitäten aller adressierbaren Speichereinheiten oder einiger ganzzahliger Unterfaktoren

davon.

Üblicherwelse und auch in Verbindung mit dem hler erwähnten Kleinrechner, entspricht die Basiszahl R = 1 K, das heißt 1024.

Weiterhin wire Im folgenden eine Unterscheidung getroffen zwischen der lokalen Speicherkapazität eines einzelnen Speichermoduls und der Gesamtkapazität aller Spelcbermodule mit Speichereinheiten, die jederzeit s durch den Prozessor adressierbar sind.

In der Praxis sind die Speichereinheiten der verschiedenen Spelchermodule untereinander so verknüpft, daß eine /-azige adressierbare Speicherbank vorliegt. Die Gesamtkapazität dieser Speicherbank Ist die Summe der lokalen Kapazitäten der verschiedenen Spelchermodule. Jeder der verschiedenen Zellen In den einzelnen Speichereinheiten Ist eine einzige Adresse, entsprechend dem Ort In der Speicherbank, zugeordnet. Diese Adressen werden durch aufeinander folgende ganzzifillge Dezimalzahlen 0, 1, 2, ... 32766 und 32 767 bezeichnet, so daß sich Insgesamt 32 K Adressen ergeben. Die Spelchermodule sind sequentiell verknüpft, so daß Ihre Bereiche In aufsteigender Folge oder Sequenz miteinander verbunden sind.

Die Speichereinheit jedes Moduls weist somit eine Anfangs- und eine Endadresse auf. Die Anfangs- oder Startadresse jedes Moduls bildet eine Grenze zwischen dem betreffenden Modul und Irgend einem vorhergehenden Modul. Jeder Modul spricht auf einen Bereich von Adressen an, der die Startadresse und die Endadresse einschließt, wobei die Endadresse um 1 kleiner Ist als die nächsthöhere Grenze. Die niedrigste äußere Grenzadresse der Speicherbank Ist 0, d. h. dies entspricht der Anfangsadresse für die gesamte Speicherbank, und die höchste äußere Greiuadicssc ist die Gesämikapaziläi dsr Spslcherbarsk, d. h. sie ist um I gr«ßer ?!s rf!e höchste Adresse. Jeder der Speichermodule Ist mit einem Bereichwähler oder Bereichdetektor versehen, der es errnög- 2" licht, daß lediglich die richtige Speichereinheit auf ein Spelcheradress-Slgnal anspricht, das die Speicherbank zu Irgend einem Zeltpunkt von dem Prozessor aus beaufschlagt.

Die Erfindung Ist speziell mit dem System zur Einstellung der Grenzen zwischen den Adressenbereichen beschäftigt, auf die die jeweiligen Bereichsdetektoren und damit die jeweiligen Spelchermodule ansprechen.

ist eine Reihe von Speichermodulen vorgesehen, die einen Gesamtspeicher mit konsekutiven Adressen darstellen, so wird diese modulare Speicherbank Im folgenden als kontinuierliche Bank von Speichermodulen bezeichnet.

Das durch die Erfindung verbesserte System zur Festlegung der Grenzen zwischen aufeinander folgenden Speichermodulen überwindet die oben aufgezeigten Schwierigkelten bei vergleichbaren bekannten Systemen. Mit der Erfindung stellen sich die Berelchwähler der jeweiligen Spelchermodule einer kontinuierlichen Bank von Speic-hermodulen automatisch ein, und zwar ohne Eingriff von außen, so daß die Bereiche der Adressen aufeinanderfolgend, ohne Zwischenraum geordnet werden und ohne daß für die Spelchermodule die Forderung nach vorbestimmten Lokalkapazitäten oder einer vorbestimmten Folge von Lokalkapazitäten besteht.

Insbesondere läßt sich bei Anwendung der Erfindung erreichen, daß ein Speichermodul mit einer bestimmten örtlichen Kapazität durch einen Speichermodul anderer örtlicher Kapazität ersetzt werden kann, und weiterhin können Speichermodule unterschiedlicher Kapazitäten In einer Speicherbank ausgetauscht werden, ohne daß Schalter neu eingestellt werden müssen, die Überwachung und Steuerung von einer Mutterkarte neu geschaltet werden müßte oder eine Umprogrammierung oder spezielle Programmierung erforderlich wird, um die Veränderung zu berücksichtigen, solange die gesamte Speicherkapazität unter dem maximal zulässigen Wert bleibt, und solange die Gesamtspeicherkapazität ausreicht, um die für den Rechner vorgesehenen Programme zu verarbel- to ten.

Wenn Immer eine Modulspeicherbank vorgesehen wird, so kann mit der Erfindung In jedem Fall eine automatische Adresszuordnung für die einzelnen Module erreicht werden, unabhängig davon, ob sich die Ordnung oder Ordnungszahl der örtlichen Kapazitäten ändert. Damit läßt sich also irgendein Speichermodul durch Irgend einen anderen ersetzen, ohne daß das Speichersystem beeinträchtigt wird, solange die Gesamtspeicherkapazität nicht die Kapazität des zentralen Prozessors überschreitet.

Bei einer Speichereinrichtung mit Merkmalen nach den Patentansprüchen weist jeder Speichermodul eine die lokale Speicherkapazität angebende Signalquelle - im folgenden als »lokale« Kapazltäts-Signalquelle bezeichnet auf, die ein der lokalen Speicherkapazität des Moduls entsprechendes Signal liefert. Weiterhin ist ein Addierer vorgesehen, der mit dieser Signalquelle sowie mit dem unmittelbar vorhergehenden Modul der Reihe verbunden ist, um die lokale Speicherkapazität zur kumulierten Speicherkapazität der vorhergehenden Module zu addieren, um eine neue kumulative Kapazität festzuhalten. Weiterhin ist eine Einrichtung vorhanden, die ein der neuen kumulativen Kapazität entsprechendes Signal an den nächst nachfolgenden Modul abgibt, falls ein solcher vorhanden Ist. Die vom vorhergehenden Modul und von der lokalen Bereichssignalquelle empfangenen Signale dienen zur Einstellung des lokalen Adreßberelchsuchers, so daß jeder Speichermodul nur auf den richtigen Adressenbereich anspricht. Die von einem Modul aufgenommenen Signale legen dessen Anfangsadresse oder untere Grenzadresse fest, und das durch Addition der lokalen Speicherkapazität und der Anfangsadresse erhaltene Signal überschreitet die Endadresse um 1, wodurch die Obergrenze für den Modul festgelegt wird. Diese Grenze bildet außerdem die Anfangsadresse für den nächsten Modul der Reihe, sofern ein solcher vorhanden ist. Die Obergrenze für den letzten Speichermodul gibt gleichzeitig die Gesamtspeicherkapazität der gesamten *o Speicherbank an. Der Prozessor-Modul ist mit einer Signalquelle für eine Anfangsadresse ausgerüstet, die dem ersten Speichermodul zugeführt wird. Diese Adresse 1st 0, wenn keine Speichereinheit auf dem Prozessor-Modul vorgesehen ist. Ansonsten gibt das Anfangssignal die Kapazität der auf dem Prozessor-Modul vorhandenen Speichereinheit an. Der Prozessor enthält außerdem ein Register zur Aufnahme und Speicherung eines Signals vom letzten Speicherrnodul, um die Obergrenze für die Bank der Speichermodule festzulegen. Die Reihe der « Module entspricht damit einer geschlossenen Reihe, zusammen mit dem Prozessor-Modul, der am Anfang und am Ende der Reihe steht.

Bei der derzeit besten bekannten Ausfuhrungsform der Erfindung enthält der Bereichdetektor oder Bereichs-

ί sucher auf jedem Speichermodul zwei Komparatoren. Einer davon Ist darauf eingestellt zu bestimmen, ob das

Ί einem Speichermodul zugeführte Adressensignal einer Adresse entspricht, JIe auf oder über der Anfangsadres.se

.' und auf oder unter der Endadresse für diesen Modul Hegt. In anderen Worten: Der Bereichssucher dient zur

·;,! Bestimmung, ob das einem Speichermodul zugeführte Adreß-Slgnal elirer Adresse auf oder über der Unter-

grenze und unter der Obergrenze für diesen Modul Hegt. Sind beide Bedingungen befriedigt, so entspricht das Adreß-Slgnal p.lner richtigen Adresse für den Modul.

Gemäß einer Abwandlung der Erfindung kann auch die automatische Speicherung eines Signals In einem auf

dem Prozessor vorhandenen Register vorgesehen sein, das der Gesamtspeicherkapazität der kontinuierlichen Bank von Speichermodulen entspricht. Weiterhin kann ein Komparator vorgesehen sein, der bestimmt, ob eine

ι» vom Prozessor zur Verfügung gestellte Adresse außerhalb der Gesamtkapazität der Spelcherbank Hegt, und es kann eine Anordnung vorhanden sein, durch die der Rechner die Tatsache berücksichtigt, daß die Kapazität der

'■·; Speicherbank überschritten Ist, etwa durch Unterbrechung des Betriebs der zentralen Prozessoreinheit, um

'_; gleichzeitig eine Anzeige auf der Konsole zu bewirken, die die Unterbrechung kenntlich macht.

^:'f Hinsichtlich der Funktion und Wirkung enthalten die lokale Kapazltäts-Slgnalquelie und die Einrichtung zur

:' 15 Einstellung des Adreß-Suchers jedes Moduls eine lokale Recheneinheit, die Im folgenden als lokaler »Rechner«

■': bezeichnet 1st. Diese Rechner sind auf Tandem-Betrieb geschaltet, so daß beim Einschalten der Stromversor-

,; gung und sobald diese einen ausreichenden Pegel erreicht hat, diese lokalen Rechner zu einem bestimmten ZeIt-

.$ punkt durch ein Signal sequentiell betätigt werden, das vom vorhergehenden Modul In der Reihe stammt, und

~ das den lokalen Bereichssucher automaM-sc-h auf kontinuierlich aufeinanderfolgende Bereiche der Gesamtkapazl-

Ii ²° tat der Speicherbank einstellt und dann ein Register des Prozessors für die Gesamtspeicherkapazität setzt. Die

H Rechner auf den Spelchermodulen sind so ausgelegt, daß jeder solange unwirksam ist, bis ein Berelchadreß-

|. Signal vom vorhergehenden Modul (d. h. dem Prozessor-Modul oder einem Speichermodul) eintrifft, und außer-

M dem erzeugen sie beim Empfang einer Anfangsadresse ein neues Signal, das an den nächsten Modul In der

Jf Reihe übertragen wird. Die Adressengrenzen für die Speichermodule werden somit durch das Zusammenwirken

S 25 im Verbund von Prozessor und lokalen Rechnern der Speichermodule festgelegt.

.| Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend In beispielsweiser Ausführungsform an Hand

'£ der Zeichnung naher erläutert. Es zeigt

Flg. 1 das Blockschaltbild eines Kleinrechners In Moüuitechnlk mit Merkmalen nach der Erfindung;
Flg. 2 das Blockschaltbild eines typischen Im Zusammenhang mit der Erfindung verwendbaren Prozessors; Fig. 3 das Blockschaltbild eines Speichermoduls mit Teilmerkmalen nach der Erfindung;

Flg.4 das teilweise schematisch und teilweise In Blockbilddarstellung wiedergegebene Schaltbild eines Rechners und eines Bereichssuchers, wie er bei einer Ausführungsform eines Speichermoduls mit erfindungsgemäßen Merkmalen vorgesehen sein kann;

Flg. 5 ein schematiches Schaltbild einer lokalen Spelcherkapazltäts-Slgnalquelle;

Flg. 6 eine teilweise schematische, teilweise In Blockschaltbild gezeigte Anordnung einer Anfangs-Slgnalquelle, die auf dem Prozessor-Modul, zusammen mit einem Bereichssucher vorgesehen 1st, wie er für den Prozessor-Modul verwendet wird, wenn auch für diesen eine Speichereinheit vorgesehen Ist;

Flg. 7 Ein Bockschaltbild zur Verdeutlichung de: Beziehung zwischen der geregelten Stromversorgung und bestimmten Teilen des Prozessor-Moduls, Insbesondere für das System zur Erzeugung einer Anfangsadresse;
«ο Fig. 8 verdeutlicht In einer zeltkorrellerten Darstellung verschiedene Operationsabläufe In dem System bei der Einstellung der Adreßgrenzen für die Speichermodule;

Flg. 9 In teilweise Auseinander gezogener Perspektivdarstellung die Kontaktsockel und einsteckbaren Karten eines Kleinrechners In Modultechnik und

Fig. 10 in einer schematischen Skizze die Vorderansicht auf eine Bedienungskonsole für einen Kleinrechner in Modultechnik.

Flg. 1 zeigt zunächst die prinzipielle allgemeine Anordnung eines modularen Kleinrechners mit Merkmalen nach der Erfindung. Der Kleinrechner AiCi? weist eine zentrale Prozessoreinheit CPU auf einem Prozessor-Modul PRM, vier Speichermodule MODI, MODI, M0D3 und AiOZM, zwei periphere Einheiten PERX und PER! sowie eine geregelte Stromversorgung POWS auf. Jeder der Speichermodule MOD enthält einen Adreßbereich-Rechner RCR, einen Adreßberelch-Sucher RDR, eine Speichereinheit MUN und einen Speicherzellenwähler MECS. Ein Startsystem STS Ist ebenfalls als Teil des Prozessor-Moduls PRM zur Auslösung des Betriebs der Bereichrechner RCR dargestellt. Der Kleinrechner MCR Ist außerdem mit I/O-Interface-Einhelten /Fl und IFl ausgerüstet, die zur Ankopplung der zentralen Prozessoreinheit CPU an eine periphere Eingangseinheit PERl bzw. an eine periphere Ausgangseinheit PERl dienen.

Aus Gründen der übersichtlicheren Darstellung sind die einzelnen Baueinheiten gelegentlich mit Zusatzzahlen oder Indizes 1, 2, 3 und 4 bezeichnet, so etwa die Module AfODl, MODI, MODi und MODA, um so die einzelnen Baueinheiten, die Teil eines der Speichermodule sind, von den Baueinheiten anderer Module zu unterscheiden. In einigen Fällen wird auch der Zusatz P verwendet, um eine Baueinheit des Prozessor-Moduls von einer ähnlichen Baueinheit eines Spelchermoduls zu unterscheiden. In anderen Fällen sind solche Zusätze weggelassen, und zwar dann, wenn sich die Erläuterung auf Baueinheiten bezieht, die auf jedem Modul vorhanden sind, oder wenn die Bedeutung auch anderweitig klar wird, ohne daß ein besonderer Zusatz angegeben wird.

Über eine Stromsammelleitung bzw. Vielfachieltung PBUS erfolgt die Stromzufuhr von der Stromversorgung zum Prozessor-Modul und zu jedem der Speichermodule MOD.

Über Betriebs-Vielfachleltungen ist der Prozessor CPU mit den Speichermodulen verbunden, d. h. mit einer Steuer-Vielfachleltung CBUS, einer Adreß-VielfachleltuKg ABUS und einer Daten-Vielfachleitung DBUS.

Die der Steuerung dienende VielfachleWung CBUS dient zur Übertragung von Steuersignalen vom Prozessor auf die Speichermodule und von den Speichermodulen zum Prozessor in herkömmlicher Welse, außer für die im einzelnen genannten Fälle. Ein bestimmter Teilabschnitt der Vielfachleitung für Steuerzwecke ist mit MBC

bezeichnet und dient zur Verbindung des Eingangs des Bereichrechners RCRl des ersten Speichermoduls MODI mit dem Startsystem STS auf dem Prozessor-Modul und dem Eingang der Bereichrechner In jedem der folgenden Spelchermodule MOD zum Ausgang des nächstfolgenden Speichermoduls. Einer der Leiter verbindet außerdem ein Gesamtspeicherkapazität-Register TMCR im Speichermodul mit dem Ausgang der Spelchermodule MOD. ^s

Die Vlelfachadreßleltung ABUS dient zur simultanen Übertragung eines Adreß-Slgnals in Panllelform vom Prozessor zu allen Speichermodulen.

Die Vlelfachdatenleltung DBUS dient zur Übertragung von Daten vom Prozessor zu den Speichereinheiten MUN, zur Einspeicherung von Information oder zur Abrufung von Information aus den Speichereinheiten In den Prozessor In herkömmlicher Welse. In diesem Zusammenhang sei darauf hingewiesen, daß die in den Speicherelnhelten gespeicherte Dlgltallnformatlor. auch aus Programmbefehlen oder Adressen bestehen kann, die Im Zusammenhang mit der Befehlsablauffolge und -durchführung stehen, oder sie kann numerische oder andere, Im Laufe der Verarbeitung benötigte Daten beinhalten.

Zur Erläuterung eines Ausführungsbeispiels des Erflndmlgsgegenstandes kann ein Prozessor-Modul dienen, der Im folgenden unter Bezug auf Flg. 2 in Einzelheiten erläutert Ist:

Der Modul weist eine zentrale Prozessoreinheit CPU, das Startsystem STS und eine Speicheruntereinheit MSU auf. Wie später welter erläutert wird, ist die Speicheruntereinheit MSU fakultativ. Es sei bemerkt, daß eine Anzahl der Baueinheiten auf dem Prozessor-Modul gleichen Baugruppen auf den Speichermodulen entspricht.

Bei programmierbaren Kleinrechnern werden die Befehle üblicherweise zu einem bestimmten Zeitpunkt in ein Befehlsregister INSTR in dem Prozessor unter Programmsteuerung In bekannter Welse übertragen. Ein Befehl ™ kann aus zwei Teilen bestehen. Aus Gründen der einfacheren Darstellung sei angenommen, daß jeder dieser Teile aus einem Wort von jeweils 16 Bit bestehe, und daß diese In zwei 16-Blt-Reglster IREGl und IREGl des Befehlsregisters INSTR gespeichert werden. Das erste im Register IREGl gespeicherte Befehlswort gibt die durchzuführende Operation an. Das zweite Im Register IREGl gespeicherte Wort gibt die Adresse der Speicherbank an, die bei der Operation beteiligt Ist. ^2S

Andere Register PREGA. PREGB, PREGC in einer Einheit DTR von Datenregistern dienen Im Prozessor zur Speicherung von zu verarbeitenden Daten oder zur Aufnahme und Speicherung von Daten aus der Speicherbank oder auch entsprechend dem jeweiligen Befehl. So dient etwa ein Register zur Speicherung von Daten, die an eine Speicherbank zu übertragen sind, und ein anderes Register wird zur Aufnahme von Information von einer Speichereinheit verwendet, jeweils entsprechend dem Befehl. Auch diese Register sind 16-Blt-Reglster und dienen zur Übertragung von 16-Blt-Informatlonssignalen vom Prozessor auf 16-Bit-Spelcherzellen an durch die Adresse festgelegte Orte in der Speicherbank oder zur Aufnahme von 16-Blt-Informationssignalen von einer 16-Blt-Spelcherzelle, die an einer solchen Adresse steht.

Das höchste gültige oder meist signifikante Bit des Adressenworts dient zur Speicherung einer 1 oder einer 0, je nachdem ob eine Direktadressierung oder eine Indirekte Adressierung damit verbunden 1st. Im Zusammenhang mit der Darstellung der Erfindung genügt die Betrachtung des Vorgangs einer Direktadressierung. In jedem Fail wird durch die restlichen 15 Bits der Adresse die an der Speicherbank anzusprechende Zeiie spezifiziert. Auf der Vlelfachleltung ABUS werden nur 15 Bits der Adresse zur Kommunikation mit den Speichermodulen MOD verwendet. Das 16. Bit wird nur Intern für den Prozessor-Modul PRM benotigt.

Der jeweilige Befehl kann bedingen, daß Daten In eine Zelle an einem bestimmten Ort der Speicherbank eingeschrieben oder ausgelesen werden s Men. Die Adresse des Orts der anzugehenden Zelle wird vom Prozessor über die Adreß-Vlelfachleltung ABUS übertragen. Die 15 Bits der Adresse werden parallel über 15 Einzelleitungen dieser Vielfachleitung übertragen. Die -je nach Fall auszulesenden oder einzuschreibenden - Daten we 'ten über die 16 Leiter der Datenvielfachleltung DBUS übertragen.

Beim Betrieb werden die verschiedenen Steuersignale, die zur Ablauffolgcsteuerung bestimmter Arten von Operationen und zur Aktivierung verschiedener Baueinheiten des Systems dienen, im Verlauf dieser Operationen über die Einzelleiter der Vielfachsteuerleitung CBUS übertragen. Rechner dieses allgemeinen Typs sind bekannt. Nur beispielshalber sei auf die Veröffentlichung »Minicomputers for Engineers and Scientists« von Granino A. Korn, McGraw-Hill, 1973 verwiesen. Zu den bekannten Rechnern dieses Typs gehört auch der ALPHA 16 und die PDP 11 als auch dsr Rechner NOVA 1200.

Ist vorgesehen, die Operation mit Hilfe von einigen lokalen Registern durchzuführen, die Teil der zentralen Prozessor-Einheit CPU sind, so braucht das Adreßwort nicht eingesetzt zu werden. Zu diesem Zweck 1st Im ersten Befehlswort ein geeignetes Signal gespeichert, um zu bestimmen, ob ein Zugriff zur Speicherbank zur Durchführung des Befehls erforderlich ist oder nicht.

In der Praxis wird ein in Maschinensprache abgefaßtes geeignetes Programm In den Rechner über eine periphere Eingangseinheit PERX in herkömmlicher Welse eingegeben. Der spezielle Rechner, auf den die hier vorgenommene Beschreibung der Erfindung angewendet wird, ist so ausgelegt, daß die letzten 8 Worte der Speicherbank zur Einspeicherung eines Ureingabeprogrjimms dienen. Insbesondere dient dieses Ureingabeprogramm der Interface-Einheit IFl, die über die Eingangseinheit ΡΕΛΙ angeschlossen Ist, zum Einlesen und Einspeichern eines Umsetzungsprogramms in die Spetcherbank. Dieses Übersetzungs- oder Umsetzungsprogramm dient dann ^ω zum Einlesen anderer Programme und Daten und zu deren Einspeicherung In einen Teil der Speicherbank. Obgleich für das unmittelbare Verständnis der Erfindung nicht erforderlich, wird zum besseren Verständnis des Im Zusammenhang mit der Erfindung verwendeten Rechners ALPHA LSI auf folgende Betriebshandbücher und Betriebsanleitungen hingewiesen:

1. »Naked Mini LSI/ALPHA LSI Programming Reference Manual«, No. 10 077-OOAO, April 1973.

2. »Naked Mini LSI/ALPHA LSI I/O Interface Design Guide«, No. 10 079-OOAO, April 1973.

3. »Naked Mini LSI/ALPHA LSI Engineering Specification«, No. 10 080-OOAO, April 1973.

Es sei jedoch betont, daß die hler beschriebene und beanspruchte Erfindung In diesen Unterla_fcen nicht beschrieben und auch|anderwelUg nicht dargestellt 1st.

Wie gewöhnlich, so läßt sich auch hler ein einmal gespeichertes und zur Durchführung durch Betätigung eines Startschalters auf der Bedienungskonsole des Rechners auslösbaies Programm sowie die verschiedenen, aufgrund der Durchführung des Programms erhaltenen Ergebnisse über eine periphere Ausgangseinheit PERl darstellen, etwt durch Ausdrucken über einen Femschreiber.

Bei der hier dargestellten speziellen Ausführungsform der Erfindung besteht das übertragene AdreB-Slgnal aus 15 Bits, ABiA, . . ■ ABOO. Die fünf höchst signifikanten Bits, AB14 ... ABlQ, entsprechen der Bereichskomponente ABR, während die gesamte Zahl die gesamte oder Absolutadresse Innerhalb der Gesamtkapazität der Speicherbank wiedergibt. Wie ersichtlich, 1st es nicht erforderlich, das Bit ABIS als Teil der Bereichskomponente heranzuziehen, und zwar well die Anfangs- oder Ursprungsadresse 0 1st.

Die folgende Tabelle I verdeutlicht die Beziehungen der Bit-Positionen zu den Adressen. Jede Bit-PosiUon entspricht einem Exponenten einer Potenz von 2. Diese Potenzen und Ihr jeweiliger Wert sind In den SpaJten 2 bzw. 3 in Dezimaldarstellung wiedergegeben.

Die Tabelle II gibt die Start- oder Anfangsadressen (S) und die Endadressen (£) der Speicherzellen einzelner Speichereinheiten wieder, die die Speicherkapazitäten 1 K, 2 K, 4 K und 8 K besitzen. Im mittleren Bereich der Tabelle and die Start- und Endadressen in binärer Schreibwelse dargestellt, wobei die Nullen und Einsen den Bitsignalen ABOO, ABQl usw. entsprechen, die am Kopf der Tabelle angegeben sind. Die letzte Spalte zeigt die Start- und Endädresse In Dezimalstellung. Die entsprechenden Start- und Endadressen für jede der angegebenen Speichereinheiten sind mit (S) und (E) bezeichnet.

Die nrülche Anfangsadresse für jede Speichereinheit !st 0. Aus diesem Qnind gibt die örtliche Endädresse die örtliche Speicherkapazität LMC der Speichereinheit minus 1 wieder.

In der Tabelle ΙΠ sind die Start- (S) und Ei^dadressen (E) der jeweiligen Speichermodule für einen typischen Aufbau einer Speicherbank wiedergegeben, die eine Gesamtkapazität von 16 K besitzt und die sich aus vier Speichereinheiten und aufeinanderfolgend vier Modulen, jeweils mit den Kapazitäten 4 K, 2 K, 8K- und 2 K zusammensetzt.

Die in Tabelle III dargestellten Adressen entsprechen den Adiessen der Speicherzellen In der 16K-Speicherbank. Die lokalen Adressen für jede der Speichereinheiten der vier Speichermodule sind jedoch In der Tabelle II dargestellt.

Wird 1 K als Basis benutzt, so können die Speicherkapazitäten der Speichermodule 1024, 2048, 4096 usw. betragen. Bei dem zur Adressierung des für die vorliegende Beschreibung speziell vorgesehenen Kleinrechners MCR wird ein System verwendet, in der keine Speichereinheit der Speicherbank Im Prozessor selbst vorgesehen ist, so daß die niedrigste oder Startadresse SAl für den ersten Speichermodul 0 beträgt. Die Startadresse SAl für den zweiten Speichermodul ist dann LMCl, die Startadresse SA3 for den dritten Modul (LMCl + LMCl) usw. Damit wird die Startadresse für irgend einen Modul stets als ganzzahliges Vielfaches der Basis 1 K festgelegt.

40 45

60

Tabelle I	2u	16384
ABU	2I3	8192
ABU	2I2	4096
ABU	2"	2048
ABU	2io	1024
ABlQ	T	512
AB09	2"	256
ABOS	T	128
ΑΒ0Ί	26	64
AB06	2'	32
AB05	2«	16
AB04	23	8
ABQ3	22	4
ABOl	2'	2
ABOl	2°	1
ABOO

Tabelle II

Adressengrenzen der einzelnen Speichereinheiten

Lokale Adresse	AB	AB	- (Binär)	AB	AB	AB	AB	Λ5	,45	AB	/(S	AB	/15	Lokale
AB	13	12	AB AB	09	08	07	06	05	04	03	02	01	00	Adresse 5
14	11 10										(Dezimal)

IK Speicher-(S) 000000000000000 0

Einheit (E)OOOOOIIIIIIIIIi 1023

2K Speicher- (S) 000000000000000 0

Einheit (E) 0 0 0 0 1 I 1 1 1 ] ι ι ι ι ] 2047

4K Speicher- (S) 000000000000000 0

Einheit (E) 0 0 0 1 1 1 1 1 1 l ι ι ι ι ι 4095

8K Speicher- (S) 000000000000000 0

Einheit (E) 0 0 1 1 1 1 1 1 1 1 I l l ι ι 81/i'

16K Speicher- (S) 000000000000000 0

Einheit (E) 0 1 1 1 1 1 1 1 1 1 1 l 1 l l 16383

Tabelle III	für eine	typische 16K-Speicherbank, bestehend aus	0 0	0 0	0 1	0 1	AB 09	AB 08	AB 07	AB 06	4K-,	2K-,	8K- und 2K-Speichcreinheiten	AB 02	AB 01	AB 00	Pro- zessor- Adrjsse (Dezimal)
Adreßgrenzen		Prozessor-Adresse - (Binär) AB AB AB AB AB 14 13 12 11 10	0 0	1 1	0 0	0 1	0 1	0 1	0 1	0 1	AB 05	AB 04	AB 03	0 1	0 1	0 1	0 4095
		(S) 0 (E)O	0 1	1 1	1 0	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1 1,	4096 6143
1. Speicher- Einheit (4K)		(S) 0 (E)O	1 1	1 1	1 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	6144 14335
2. Speicher- Einheit (2K)		(S) 0 (E)O	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	0 1	14336 16383
3. Speicher- Einheit (8K)		(S) 0 (E)O		0 1	0 1	0 1
4. Speicher- Einheit (2K)

In diesem System entsprechen die aufeinanderfolgenden Adressen der gesamten Speicherbank jeweils einer positiven ganzen Zahl, die kleiner Ist, als die Gesamtkapazität der Speicherbank, einschließlich 0. Die Adressenbereiche aufeinanderfolgender Speichermodule sind fortlaufend, d. h. die Startadresse jedes Spelchrjmoduls Ist um 1 größer als die Endadresse des vorhergehenden Moduls. Bei dieser besonderen Anordnung bestimmen die Startadressen SAi, SAl, SAi usw. und die Gesamtkapazität de Speicherbank die Grenzen der Module in der Speicherbank selbst.

Für uen Fall, daß auch Im Prozessor selbst eine Speichereinheit vorgesehen ist, wird für die Praxis berücksichtigt, daß die Anfangs- und Endadressen jedes Moduls um die Speicherkapazität LMCO der Speichereinheit des Prozessors zu erhöhen 1st. In diesem Fall Ist die unterste Grenze der Speicherbank, die auf dem Prozessor selbst liegt, 0, und die Anfangsadresse SAO der Speicherbank ist ebenfalls 0.

Bildet eine Speicherkapazität von 1 K die Grundlage, so läßt sich die Gesamtkapazität Irgendeiner Speicherbank bis zu 32 K durch die Bits ABU bis ABiO wiedergeben. Da die Gesamtspeicherkapazität, die durch den Prozessor adressierbar ist, auf 32 K begrenzt ist, werden nur die 5 Bits ABU bis ABlO zur Auswahl des Speichermoduls benötigt, der die Speichereinheit umfaßt, die adressiert werden soll, wenn Irgendeine spezielle Absolutadresse auf der Adreßvielfachleltung ABUS anliegt.

Die Signale ABU . . . ABlO werden Im folgenden gelegentlich als Bereichkomponente ABR der Adresse für die Speicherbank bezeichnet. Die Bereichkomponenten der Grenzadressen, die einer Speicherkapazität mit der Basis 1 K zuordbar sind, sind In Tabelle IV dargestellt. Soweit die Obergrenze für den speziellen hler vorgesehenen Prozessor 32 K. beträgt, Ist es erforderlich, ein zusätzliches Bit, nämlich das dem Wert 2" entsprechende Bit, zu betrachten. Aus diesem Grund weist die Tabelle IV am Kopf der Bitspalten die Angaben £,15, Z.13, LH, LU und Z.10 auf. wobei mit L entweder eine Untergrenze LL (Lower Limit) oder eine Obergrenze UL (Upper Limit) angezeigt sein soll.

:o

Tabelle IV

Bereichkomponenten der Adreßgrenzen für eine Basis
der Speicherkapazität von IK

LU

L13

LVl

ill

ZJO

0	0	0	0	0	0	0
IK	0	0	0	0	0	1
2K	0	0	0	0	1	0
3K	0	0	0	0	1	1
4K	0	0	0	1	0	0
5K	0	0	0	1	0	1

20 25

8K 0

16K 0

32K 1

35

•45 50

Liegt die Absolutadi isse In?· jrhalb eines speziellen Moduls, so ist die spezielle auszuwählende Speicherzelle bestimmt durch dlfc örtliche Adreßkomponente, die alle variablen Bits Innerhalb der örtlichen Kapazität der Speichereinheit umfaßt, wie ta); He II angibt.

Wird daher eine lK-Spelchereinheit adressiert, unabhängig davon, wo sie sich In der Reihe der Speichermodule befindet, so bestimm', sich die örtliche Adresse nach den Bits AB009... ABW. Wird dagegen eine 2K-Speicherelnhelt adressiert, unabhängig von Ihrer Lage In der Reihe der Speichermodule, so ist die örtliche Adresse bestimmt durch die Bits .4SlO ... ABOO. Wird dagegen eine 4K-Speichereinheit adressiert, unabhängig von Ihrer örtlichen Anordnung in der Reihe der Speichermodule, so ist die örtliche Adresse bestimmt durch die Bits ABU ... ABOO. Wird schließlich eine eK-Speichereinhelt adressiert, unabhängig von deren Lage In der Reihe der Speichermodule, so Ist die lokale Adresse bestimmt durch die Bits ABU ... ΑΒΟϋ. In jedem Fall Ist die örtliche Auresse durch den Teil des Adressensignals bestimmt, In dem das höchst signifikante Bit dem höchst signifikanten Bit mit einer 1 für die örtliche Endadresse entspricht (Tabelle II). Dieser Teil des Adressensignals wird als lokale Adreßkomponente bezeichnet.

Da die am weitesten rechts stehenden Bits der Adressenvlelfachleltung AB09 ... ABOO jeweils entweder 0 oder 1 sein können (In Abhängigkeit von der lokalen Adressenkapazität eines bestimmten Moduls), braucht keines dieser Bits durch den Bereichwähler eines Moduls abgefragt zu werden, um zu bestimmen, ob die Absolutadresse In den Bereich zwischen Start- und Endadresse dieses Moduls iällt. Die restlichen Bits AB14 ... ABiO des Adressensignalsi werden über die Adressenvielfachleitung ABUS an die Bereichsucher RDR gegeben. Zur Verdeutlichung der Darstellung wird dieser Teil des Absolutadressenslgnals als Bereichkomponente ABR der Absolutadresse bezeichnet.

Einige der am weitesten rechts stehenden Bits der 5-Bit-Berelchkomponente können außerdem Teil des lokalen Adreß-Slgnals sein. Es kann daher der Fall vorliegen, daß sich die lokale Adreßkomponente und die Bereichkomponente gelegentlich überlappen.

Um die nachfolgende Beschreibung zu vereinfachen, sei angenommen, daß alle 5 Bits der gesamten 5-Blt-Berelchkomponente ABXA ... ABlO In jedem Modul abgefragt werden, um zu bestimmen, ob die Absolutadresse In dem Bereich des jeweiligen Moduls liegt.

Für einige Anwendungsfalte der Erfindung ist die Ordnung oder die Ordnungsstelle der lokalen Adressen In einer Speichereinheit nicht Immer übereinstimmend mit der Ordnung der Absolutadresse. Dies Ist sofort für den Fall einleuchtend, daß die lokale Speicherkapazität sich nicht geradzahlig In die Startadresse oder Untergrenze unterteilen läßt.

Gleichwohl Ist es wegen der Eigenschaften der binären Zahlen lediglich erforderlich, einen Speichermodul vorgegebener Kapazität mit Signalen zu adressleren, die variablen Ziffernstellen entsprechen, wie In Tabelle II angegeben. Durch Verwendung solcher Ziffernkomponenten liegt jeweils eine Eins zu Elns-Übereinstlmmung zwischen einer Lokaladresse einer Speichereinheit und der Absolutadiesse vor, die Innerhalb des Bereichs der Speichereinheit liegt, obgleich die Ordnung oder Reihenfolge, In der die Zellen der Speichereinheit adressiert werden, von der Standartadresse des Speichermoduls abhängen kann.

Es versteht sich, daß die Bereichabfrage und Adressierung auch auf andere Weise erreicht werden kann, so ζ B dadurch, daß die Obergrenze eines Moduls als Endadresse verwendet wird, und die Startadresse um 1 höher gesetzt wird, als die Untergrenze. In ähnlicher Weise könnte dia Erfindung auch bei AdressenlücKen und \dressenuberlappungen Anwendung finden, obgleich solche Abwandlungen als nicht zweckmäßig erscheinen. Jedoch ist es beispielsweise nicht erforderlich, sowohl einen Komparator für die Untergrenze als auch einen Komparator für die Obergrenze in jedem Modul vorzusehen. Es würde genügen, für jeden Modul beispielsweise nur einen Komparator für die Untergrenze und eine Einrichtung vorzusehen, die das Aktivierungssignal des letzten Moduls In der Relhs auf die vorhergehenden Module rückkoppelt, um die Adressierungsoperationen für diese Module ?u inhibieren. Auf diese Weise wäre es in Anwendung der Erfindung ebenfalls möglich, jeweils nur einen Modul zu einer bestimmten Zeit zu aktivieren, d. h. denjenigen richtigen Modul, der die Zelle mit "> dem richtigen Adreßbereich enthält.

Obgleich ein Ausführungsbeisplei der Erfindung vorstehend In Verbindung mit einem lokalen Speicherkapazitäts-Register auf jedem Modul beschrieben wurde, sei erwähnt, daß auch jeweils zu einem bestimmten Zeltpunkt eine Adressierung der Zellen der Speichereinheit jedes Moduls erreicht werden kann, um dadurch die Untergrenze und die Obergrenze zu lokalisieren, und die Start- bzw. Endadresse für jeden Modul festzulegen. '5

Die automatische Bereichseinstellung:

Aus der vorhergehenden Beschreibung ergibt sich, daß die niedrigste Adresse mit der Untergrenze (LL) der Adressen für jeden beliebigen Speichermodul übereinstimmt. Auch 1st ersichtlich, daß die höchste Adresse 2" jeweils um 1 geringer ist als die Obergrenze (UL) der Adressen jedes Moduls. Es ist außerdem ersichtlich, daß die Grenze zwischen einem beliebigen Par-.· aufeinander folgender Module übereinstimmt mit c^r Anfangsadresse des höheren Moduls in der Reihe. _, „ ■_ ,_

Bei der hier beschriebenen Ausführungsform der Erfindung 1st die Untergrenze der Speicherbank 0, und die restlichen Grenzen werden Modul für Modul automatisch errechnet, und zwar in der Reihenfolge, in der die « Module in der Speicherbank angeschlossen sind. Anders ausgedrUv-kt: Die Untergrenze LL und die Obergrenze UL jeder der Bereichdetektoren oder Bereichsucher RDR des jeweiligen Moduls wird Modul für Modul automatisch eingestellt, und zwar in der Reihenfolge, In der die Module in der Speicherbank verschaltet sind.

Der hier benutzte Ausdruck »Adressenbereich« bezieht sich auf den Bereich der Adressen, der sich von der Start- bis zur Endadresse eines Moduls erstreckt, wenn dieser - was aus Tabelle III ersichtlich ist - Teil der » Speicherbank 1st Damit hängt der Adreßbereich eines Moduls im Gesamibereich der Adressen der gesamten Speicherbank von der örtlichen Speicherkapazität des Moduls und außerdem vom Ort des Moduls in der Spelcherbank ab.

Die Bereiche für aufeinander folgende Module schließen kontinuierlich aneinander an, d. h. der Unterschied zwischen der Startadresse eines Moduls und der Endadresse des vorhergehenden Moduls ist 1. Damit ergeben sich keine Adreßlücken in der gesamten Speicherbank.

Für die Zwecke des hier vorliegenden Ausführungsbeispiels sei - falls nicht anders angegeben - angenommen, daß keine Speichereinheit im Prozessor CPU vorgesehen Ist, die Teil der Speicherbank Ist.

Dem Eingang des Rechners RCR jedes Speichermoduls wird ein Adreß-Signal MBlN zugeführt, das durch die lokale Speicherkapazität jedes Moduls modifiziert wird, um ein Ausgangssignal MBOT zu erzeugen. Das «o Eingangssignal MBIN bildet die Untei, .enze für den Modi '„ während das Ausgangsadreß-Signal MBOT die Obergrenze UL für diesen Modul festlegt.

Beim Betrieb wird eine Startadresse, MBlNi, deren Ursprung durch den Prozessor-Modul PRB festgelegt werden kann, durch die vier Speichereinheiten MODI, M0D2, M0D3 und MODA durchgeschaltet, um die richtigen Grenzen festzulegen, die die Bereiche zwischen der Startadresse und der Endadresse In dem üereichsucher RDR des jeweiligen Moduls festlegen.

Das Ausgangssignal MBOTX des ersten Moduls wird zum Eingangssignal MBlNl für den zweiten Modul. Das Ausgangssignal MBOTl des zweiten Moduls wird das Eingangssignal MBlNi für den dritten Modul. Das Ausgangssignal MBOTi des dritten Moduls wird zum Eingangssignal MBIN4 für den vierten Modul. Das Ausgangssignal MBOT4 des vierten Moduls wird schließlich das Eingangssignal für das Gesamt-Speicherkapazitäts-Register TMCR in dem Prozessor. Alle Ausgangssignale MBOT werden über eine gemeinsame Leitung TMCC in Zeitmultiplex zum Prozessor übertragen. Die Digitalkomponente, die durch die Bits In den Zeltschlitzen oder Zeltabständen TSA ... TSF wiedergegeben wird, werden im Gesamt-Spelcherkapazltäts-Register TMCR gespeichert. Die letzte zu übertragende Komponente »überlebt« und gibt damit die Gesamt-Spelcherkapazltät der Speicherbank an. Wie erwähnt, stellt das Eingangssignal jedes Modu's die Summe der Spelüierkapazltäten der vorhergehenden Module dar.

Bei der hier beschriebenen Ausführungsform der Erfindung liegen die Eingangssignale MBIN und die Ausgangssignale MBOT In Serlenforrr· vor, und werden so von einem zum nächsten Modul übertragen. Innerhalb des Moduls jedoch liegen sie In Parellelform vor.

Der BereiQhsrechner RCR jedes Moduls enthält eingangsseitig ein Serlen-Parallel-Schlebereglster SPSR, einen Addierer ADR und ein Parallel-Serlen-Schlebereglster PSSR am Ausgang. Weiterhin enthält jeder Bereichrechner eine lokale Spelcherkapazltäts-Slgnalquelle In Form eines einfachen Registers LMCR, das ein Signal liefert, das die lokale Kapazität LMC der Speichereinheit MUN des betreffenden Speichermoduls angibt. Die lokale Spelcherkapazitäts-Slgnalquelle LMCR Ist eine einfache Schalteinrichtung, die beim Einsetzen der Speichereinheit MUN In den Modul gesetzt wird. Das Register LMCR kann eine fest verachtete Einheit sein.

Wie weiter unten, im Zusammenhang mit Flg. 8 erläutert Ist, wird, wenn die Stromversorgung eingeschaltet und der Wert der geregelten Spannung POWS den Sollwert erreicht hat, ein Nullsignal erzeugt, das die Startadresse für den ersten Modul angibt und zum ersten Speichermodul MODX übertragen wird.

Diese Startadresse 57X1 des ersten Moduls wird über den Ausgang des Serlen-Parallel-Schlebereglsters SPSRl festgehalten. Die die Kapazität der lokalen Speichereinheiten MUNX des ersten Moduls MUDl angebende ZaIiI LMCl wird zur Startadresse hln/uaddlert, um damit die Startadresse STAl für den zweiten Modul und die Obergrenze für den ersten Modul zu bestimmen. Die Startadresse STAl wird am Ausgang des Addierers ADRl bereitgehalten. Sie wird außerdem über das Parallel-Serlenreglster PSSR als Teil des Signals MBOTl oder MBINl zum Eingang des zweiten Moduls MODI Obertragen.

Die Startadresse 57X2 des zweiten Moduls wird am Ausgang des Serlen-Parallel-Schlebereglsters SPSRl festgehalten. Die die Kapazität der lokalen Speichereinheit MUNl des zweiten Spelchermoduls MODI angebende Anzahl LMCl wird zur Startadresse hinzu addiert, um dadurch die Startadresse STAi des dritten Moduls und

ίο die Obergrenze für den zweiten Modul festzulegen. Diese Startadresse 57X3 wird am Ausgang des Addierers ADRl fest- bzw. bereitgehalten. Sie wird außerdem über das Parallel-Serlen-Reglster PSSR als Teil des Signals MBOTl oder MBlNi zum Eingang des dritten Moduls MOD3 übertragen.

Die Startadresse 57X3 des dritten Moduls wird am Ausgang des Serlen-Parallel-Schlebereglsters SPSRi festgehalten. Die die Kapazität der lokalen Speichereinheit MUN3 des dritten Moduls MODI angebende Zahl LMCS wird zu dieser Startadresse hinzuaddiert, um die Startadresse STAA des vierten Moduls und die Obergrenze für den dritten Modul festzulegen. Die Startadresse 57X4 wird am Ausgang des Addierers ADRi bereitgehalten und gespeichert. Sie wird außerdem über das Parallel-Serlen-Reglster PSSR als Teil des Signals MBOTi oder MBINA zum Ausgang des vierten Moduls M0D4 übertragen.

Diese Startadresse STA4 des vierten Moduls wird am Ausgang des Serlen-Parallel-Schleberegisters SPSR4 bereitgehalten. Die die Kapazität der lokalen Speichereinheit MiJNi des vierten Moduls MGDA angebende Zahl LMCA wird zur Startadresse hinzuaddiert, um die Startadresse STAS für den Prozessor und die Obergrenze für den vierten Modul und für die gesamte Speicherbank festzulegen. Diese Adresse 57X5 wird am Ausgang des Addierers ADRA bereitgehalten. Sie wird außerdem über das Parallel-Serlenreglster PSSR als Teil des Signals MBOTA oder MBINS über den Leiter TMCC zum Gesamtspelcherkapazltäts-Reglster TMCR des Prozessors übertragen.

Aus vorstehendem Ist ersichtlich, daß der Vorgang zur Festlegung einer Startadresse für einen Modul unter Hinzuaddieren eines die lokale Speicherkapazität angebenden Signals zur Festlegung der Startadresse für den nächsten Modul gleichzeitig die Endadresse für diesen speziellen Modul festlegt, da die Endadresse für einen bestimmten Modul um 1 kleiner Ist, als die Startadresse für den iwchstfolgenden Modul.

Beim Signaldurchlauf durch die Speichermodule zur Erzeugung der Startadressen wird das am Ausgang jedes Moduls erscheinende Signal MBOT über eine der Steuerleitungen zu einem Speicherregister TMCR Im Prozessor-Modul PCM rückgeführt, so daß nach Abschluß des Signaldurchlaufs die Gesamt-Spelcherkapazltät aller Spelchermodule der Speicherbank In diesem Register TMCR gespeichert 1st. Wie bereits erwähnt, wird für die hler beschriebene Ausführungsform der Erfindung angenommen, daß die Gesamt-Spelcherkapazltat 32K nicht überschreitet.

Anschließend wird, wenn der Prozessor zur Adressierung einer Speichereinheit betätigt wird, das die Spelchermodule beaufschlagende Adreß-Slgna! mit den Im Gesamt-Spelcherkapazltäts-Reglster TMCR gespeicherten Signalen verglichen, um zu bestimmen, ob die Adresse innerhalb des Gcsaimbereichs der SpcichsrbsnR Hegt. Diese Überwachung wird durch einen Gesamtbereichsucher TRD erreicht. Diese Einheit enthält einen Kompara-

"0 tor, der abtastet, ob die Adresse Innerhalb der Installierten Gesamt-Spelcherkapazltät (In diesem Fall 16K) des Prozessors liegt, und enthält außerdem eine Torschaltung für eine Vielfachleitung zur Übertragung der Adresse und zur Durchführung des nächsten Befehls nur dann, wenn die Adresse in diesem Bereich liegt. Liegt die Adresse außerhalb des Bereichs, so wird ein Programm-Unterbrechersignal erzeugt, das angibt, daß der Prozessor den Zugriff zu einer Speicherzelle In einen über den installierten Speicher hinausgehenden Bereich versucht

Die Module des hier zu beschreibenden Rechners sind zum größten Teil genormte Baueinheiten oder Bausteine, die in neuer Weise verknüpft werden, um eine automatische Bereichzuordnung für Adressen verschiedener Speicher··¹ nhelten zu erreichen. Einzelne dieser Bausteine sind in der Veröffentlichung »The TTL Data Book for Design Engineers«, 1. Ausgabe, 1973, veröffentlicht durch die Firma Texas Instruments, Inc., beschrieben. Diese Veröffentlichung wird im folgenden als TI-Datenbuch abgekürzt.

Wie bereits erwähnt, ist für den hler beschriebenen Rechner die Verwendung von 16-Bit-Worten zur Kommunikation zwischen Prozessor und den anderen Einheiten vorgesehen. Insbesondere verwendet der im Zusammenhang mit der Erfindung erwähnte Prozessor ein 15-Blt'Slgnal zur Adressierung der verschiedenen Speicherzellen. Wie bereits erläutert, dienen 15 Bits dieses Wortes zur Darstellung der Adresse einer Speicherzelle, die zu irgend einem Zeltpunkt, entweder zum Einschreiben oder zum Auslesen von Daten in bzw. aus der Zelle adressiert wird. Das restliche Bit dient für den bereits erwähnten speziellen Zweck.

Wie bekannt, iäßt sich ein binäres Dlgitaisignal durch eine Mehrzahl von elektrischen Bitsignalen darstellen, die jeweils einer 1 oder einer 0 entsprechen. Ein binäres Ziffernsignal kann In Form einer Impulsfolge dargestellt werden, wobei die hohen Spannungspegel den Einsen entsprechen, die mit niedrigen Spannungspegeln

vermischt sind, die den Wert Null darstellen. Ein binäres Dlgitaisignal stellt eine Binärzahl dar, die aus einer Reihe von Ziffern besteht. Die Positionen der Ziffern werfen nachfolgend als Ziffernpositionen bezeichnet. Die Werte der Binärziffern werden als Bits bezeichnet. So 1st ein 15-Bit-Adressensignal aus 15 Bit-Signalen ABlA, AB\i ... ABm aufgebaut, die den letzten 15-Bit-PosItlonen DlA £>13 ... DW entsprechen.

Treten die diese Bits angebenden elektrischen Signale aufeinander folgend auf, so spricht man von einer in Serienform vorliegenden Blnärzahl. Ein solches Digitalsignal läßt sich über einen Einzelleiter übertragen. Treten die die Bits angebenden Signale gleichzeitig auf oder werden gleichzeitig über eine Mehrzahl von Leitern übertragen, so spricht man von einer Binärzahlendarstellung In Parallelform. Signale in Serienform und in Parallelform werden beide im Zusammenhang mit der Erfindung verwendet.

Ist der Wert eines Bits O, so Ist der Signalpegel ebenfalls 0. Ist der Wert eines Bits dagegen 1, so steht auch der Signalpegel auf dem Wert 1. Ein O-Pegel entspricht O-Volt. und ein Pegel 1 entspricht 5 Volt bei den hler beschriebenen Rechnern. In einigen Fallen wird ein 1-Signal als »wahr« und ein O-Slgnal als «falsch« bezeichnet.

Die Anlauf- oder Vorbereitungsoperationen:

Wie bereits erwähnt, werden die die Bereichsgrenzen für die Bereichsucher festlegenden Bereichrechner RCR In vcrUstimmter Welse betätigt, sobald die Stromversorgung POWS eingeschaltet wird. Gleichzeitig werden auch die verschiedenen Baueinheiten des Kleinrechners In der erforderlichen Weise an Spannung gelegt. Die Art und Welse wie diese verschiedenen Funktionen erreicht werden, sind nachfolgend unter Bezug auf die Fl g. 3, 4, 5, 6, 7 und 8 erläutert.

Die Stromversorgung weist einen zweipoligen Schalter PlS auf, der die Verbindung zum Netz herstellt. In der Praxis kann der zweipolige Schalter einfach ein zweipoliger Stecker sein, der In eine Wandsteckdose paßt.

Die Stromversorgung POWS Ist ein geregeltes Netzteil, an dessen Ausgangsklemmen verschiedene zur Erregung der elektronischen und anderer elektrischer Baueinheiten des Kleinrechners erforderliche Spannungen abgreifbar sind. Bei der hler dargestellten Ausführungsform der Erfindung Ist eine in engen Grenzen geregelte Betriebsspannung von 5 Volt (bezogen auf Masse) zur Erregung der verschiedenen elektronischen Schaltkreise vorgesehen, die Transistoren, Dioden und dergleichen enthalten, und eine symmetrische Betriebsspannung von i!2V \:τ·.ά !2V dient, zur Erregung der .Speichereinheiten. Eine grob geregelte Klemmspannung VH j

(»Hang«Voltage) von etwa 5 V dient außerdem zur Erregung einer Anzahl von Baueinheiten.

Die Stromversorgung enthält zwei geregelte Abschnitte, d. h. einen grob geregelten Abschnitt CRS und einen fein geregelten Abschnitt FRS. Die Grobregelung regelt die Spannungen auf einen vorbestimmten Wert, der über dem liegt, der zur Stabilisierung der Spannungen am Ausgang erforderlich Ist, und der Feinregler FRS enthält Zener-Dloden ZD oder dergleichen zur Festlegung der Ausgangsspannungen auf genau festgelegte stabil geregelte Werte. Die Stromversorgung enthält weiterhin einen Schwellendetektor PTD, der an die Verbindung PSJ zwischen dem Grobregelabschnitt CRS und dem Feinregelabschnitt FRS angeschlossen ist, um zu erfassen, wann die Spannung an dieser Verbindung einen befriedigenden Wert erreicht, der hoch genug 1st, um sicherzustellen, daß die Betriebsspannungen auf befriedigend hohem Betriebspegel bleiben, auch wenn grobe Abweichungen In der vom Netz gelieferten Spannung auftreten. Erreicht die den Schwellendetektor PTD beaufschlagende Spannung diesen Wert und hält diesen Wert für eine bestimmte Zeitspanne, die durch bestimmte Kenn- M wert, des Schwellenschalters PTD festgelegt Ist, so wird ein »Power-on«-Signal PFD erzeugt.

Kurz nach Einschalten der Wechselspannung wird die 5-V-Klemmspannung VH, die nicht In engen Grenzen geregelt Ist, auf verschiedene Teile der Schaltung gegeben, für die eine frühzeitige Erregung erforderlich Ist. Als nächstes Signal wird das »Power-on«-Signal PFD erzeugt, das angibt, daß die erzeugten Spannungen auf richtigem Pegel stehen. Dieses Signal tritt an dem Verbindungspunkt PSJ, wie erläutert, erst auf, nachdem die Spannung an diesem Verbindungspunkt einen geeigneten Betriebswert erreicht hat. Die eng geregelten Spannungen von +5 V, +12 V und -12 V werden ebenfalls über die Mehrfachleitungen PBUS den verschiedenen Baueinheiten des Systems zugeführt, bevor das »Power-on«-Signal PFD erscheint. Springt das »Power-on«-Signal vom Pegel 0 auf Pegel 1, so wird der Betrieb des Haupttaktgebers MCL ausgelöst, der auf dem Prozessor-Modul PRM sitzt. Zu diesem Zeltpunkt werden alle Speichereinheiten, einschließlich der Spelcherelnhelt des Prozessor-Moduls -to PRM, erregt Danach liefert der Taktg. ')er MCL ein l-MHz-Rechteckslgnal an die verschiedenen Teile des Kleinrechners MCR, und zwar Ober einen Leiter der Steuervielfachleitung CBUS.

Das Startsignalsystem STS des Prozessor-Moduls enthält einen Startsignalgenerator SSG und einen Anfangsadreßgenerator SAG (siehe Fig. 2 und 7). Der Betrieb des Startsignalgenerators SSG wird beim Auftreten des »Power-on«-Signals ausgelöst. Dieser Startsignalgenerator SSG erzeugt sodann ein Speicheraktivierungssignal MDIS und nachfolgend ein den Prozessor aktivierendes Signal BISEN in vorgegebener Zeltfolge. Das MDIS-Slgnal wird direkt dem Anfangsadressengenerator SAG zugeführt, um eine Startadresse MBINl zu erzeugen, die auf den Leiter MBC und den Leiter TMCC gelangt. Das so dem Leiter MBC zugeführte Signal wird zum Eingang des Bereichrechners RCRl des ersten Speichermoduls MODI übertragen, der daraufhin die zuvor beschriebene Berechnung durchführt.

Das »Power-on«-Slgnal und das Spelcheraktivierungsignal MDIS sowie das Prozessor-Aktivierungssignal BISEN treten in der in Fig. 8 dargestellten sequentiellen Zeitrelation auf.

Wie die Fig. 8 erkennen läßt, stehen die Werte der Klemipspannung VH, des »Power-on«-Signals PFD, des Speicheraktivierungsignals MDIS und des Prozessor-Überwachungssignals BISEN anfänglich alle auf Pegel 0. Diese Signale werden auf Pegel 1 zu bestimmten Zeiten umgeschaltet, um die verschiedenen Teile der Module zu konditionieren oder zu aktivleren, um die gewünschten Funktionen durchzuführen.

Das »Power-on«-Signal PFD schaltet auf Pegel 1, nachdem alle Versorgungsspannungen, insbesondere die geregelte Ausgangsspannung von 5 V, die richtigen Betriebspegel erreicht haben. Zu diesem Zeltpunkt steht das MD/5-Slgnal auf Pegel 0 und bewirkt, daß die verschiedenen Baueinheiten der Bereichrechner geräumt und aktiviert werden, um sie für die erforderlichen Berechnungen vorzubereiten. Die Berechnungen beginnen, wenn ^o das Speicheraktivierungssignal MDIS von Pegel 0 auf Pegel 1 umschaltet. Es sei jedoch bemerkt, daß die zentrale Prozessor-Einheit CPU selbst gesperrt bleibt, solange das Prozessor-Überwachungssignal BISEN auf Pegel 0 steht.

Zu einem vorbestimmten Zeitpunkt nach Beendigung der Berelchgrenzen-Berechnungen schaltet das Prozessor-Überwachungssignal BISEN von Pegel 0 auf Pegel 1 um. .

Das Prozessor-Überwachungssignal BISEN wird in Zeitrelation zur Umschaltung des Startsignals PFD auf Pegel 1 erzeugt. Während das Prozessor-Überwachungssignal BfSEN auf seinem ursprünglichen Pegel 0 verbleibt, wird verhindert, daß der Prozessor Befehle zur Speicherbank überträgt. Schaltet dagegen das Prozes-

•g sor-Überwachungsslgnal BISEN auf Pegel 1 um, so wird der Prozessor aktiviert, so daß, wenn geeignete Befehle

'h zur Verarbeitung anstehen, der Prozessor In Kommunikation mit der Speicherbank tritt, und zwar entweder, um

S Informationen einzuschreiben oder auszulesen.

S Der Startsignalgenerator Ist so ausgelegt, daß eine Zeltverzögerung von beispielsweise 300 psec zwischen dem

Umschalten des PFD-Slgnals auf Pegel 1 und dem Umschalten des ß/S£7V-Slgnals auf Pegel 1 verstreichen muß. I: Dieses Zeltintervall Ist mehr als ausreichend, um dem Rechner die Berechnung der Adrftßgrenzen für die

?'; verschiedenen Module zu ermöglichen. Während diesem 300 usec Zeltintervall werden also die Untergrenzen

■■■; LL und die Obergrenzen UL der verschiedenen Bereichsucher RDR für die jeweiligen Module festgelegt, und die

; Gesamtkapazität der Speicherbank wird errechnet und Im Gesamtspelcherkapazltäts-Reglster TMCR gespeichert.

:':; IO Die Einzelheiten zur Festlegung der erforderlichen Zeltrelationen und zur gegenseitigen Verblockung dieser »I Signale werden hler nicht mehr erläutert, da die Verfahren zur Auslegung eines Signalgenerators SSG zur Erzeugung von Signalen In bestimmten Zeltrelatlonen In Bezug auf ein »Power-on«-Signal PFD bekannt sind. ;.'·. Schaltet das Rechner-Startsignal MDIS auf Pegel 1 um, so löst es den Betrieb des Startadressengenerators SAG

aus, der daraufhin mit der Erzeugung und Übertragung der Startadresse MBIN vom Prozessor zum Eingang des ί■' 15 ersten Speichermoduls der Speicherbank über den Leiter MBC beginnt. Die restlichen Grenzen der Adressenbereiche der verschiedenen Module werden dann automatisch berechnet und zu einem bestimmten Zeltpunkt 'fi gesetzt.

ii Das Rechnersignal MBIN, das den Eingang jedes Bereichrechners RCR beaufschlagt, wird einem Signal

Vi hinzuaddiert, das der Kapazität LMC der Speichereinheit dieses Moduls entspricht, um ein Ausgangssignal

*3 *" MSOT iUI Fesiicguiig tief Siäfiäu FcSSc für den fiäCuSicM fviüuui ucf Reihe festzulegen. DiC gCSämtC ZUf Durch- ^:

f| führung der erforderlichen Berechnungen In jedem Modul erforderlichen Zeltspanne, beginnend vom Zeltpunkt

;■■:: des Eintritts des Eingangssignals MBIN zum Modul, beträgt lediglich etwa 9 psec. Damit ergibt sich eine

if geringe Totzelt oder Verzögerung zwischen der Beendigung der Einspeisung eines Eingangssignals MBIN In

'J einen Modul und der Übergabe eines Eingangssignals MBIN zum nächstfolgenden Modul. Die gesamte erforder-

ψ 25 liehe Zelt zur Durchführung der Grenzenberechnung für einen Kleinrechner mit vier Speichermodulen des hler

Jp beschriebenen Typs beträgt also lediglich etwa 40 psec. Da das Prozessor-Steuer- oder Überwachungssignal zu

^ jedem nachfolgenden Zeltpunkt auf Zustand 1 umgeschaltet werden kann, Ist die 300 usec Zeltverzögerung

■;■; mehr als ausreichend. Wie bereits erwähnt, wird der Prozessor zur Durchführung seiner Funktion, etwa zur

§| Informationsaufnahme von der perlpheren Einheit PERl, vorbereitet, sobald das Prozessor-Überwachungssignal

EISEN auf Pegel 1 umschaltet.

Bei der hler beschriebenen Ausführungsform der Erfindung wird die Berechnung der Bereichgrenzen durch ein einziges 8-Blt-Rechnerslgnal In Form eines seriellen Stoßsignals MBlN erreicht, daß vom Prozessor übertragen wird und die Module durchläuft, wie unten beschrieben. Dieser 8-Blt-Stoß liegt in Form eines seriellen Signals vor, das acht Zeltlücken aufweist, wie am Eingang eines In Flg. 4 und auch In Flg. 8 angegebenen Bereichrechners angegeben. Diese Zeitlücken oder Zeitschlitze werden synchron mit dem Betrieb des Haupttaktgebers MCL erzeugt, wie nachfolgend erläutert. Die acht Zeitlücken sind mit TSH, TSG, TSF, TSE, TSD, TSC, TSB und TSA bezeichnet, und treten, wie In Fig. 5 dargestellt, In sequetentleller Folge auf. Die erste Lücke TSH ist stets auf Q-Pege!. Die zweite ZeiUücke TSG enthält stets ein Schaltsigna! mit Pegel 1. Die übrigen Zeltlücken TSF, TSE, TSD, TSC, TSB und TSA dienen zur seriellen Übertragung von Einsen und Nullen, entsprechend den Werten der sechs Bits LlS, £.14, L13, £.12, £.11 und LlO der Bereichskomponente des Adreß-Signals, und sie liegen an verschiedenen Teilen der Speicherbank vor. Für den ursprünglichen oder auslösenden Stoß sei angenommen, daß keine Speichereinheit auf den Prozessor-Modul PRM vorgesehen ist,>o daß die sechs Bits alle den Wert 0 aufweisen. Das Eingangssignal für Irgend einen Bereichrechner RCR stellt die Startadresse für den zugeordneten Modul dar. Die Bereichkomponente am Ausgang irgend eines Rechners entspricht der Startadresse für den nächsten Modul, und liegt daher um 1 höher als die Endadresse des Moduls, auf dem der Rechner angeordnet ist.

Wie In Fig. 3 und 4 verdeutlicht, enthält jeder Bereichrechner RCR ein lokales Speicherkapazitäts-Register LMCR, ein Serien-Parallel-Schleberegister SPSR, einen Addierer ADR und ein Parallel-Serten-Schiebereglster PSSR, wie zuvor erwähnt. Der Bereichrechner RDR jedes Speichermoduls besteht aus einem Untergrenzen-•^w Komparator LLC und einem Obergrenzen-Kompaiator ULC, wie ebenfalls bereits erwähnt.

Jedes lokale Speicherregister LMCR wirkt als Quelle für ein 5-Blt-S!gnal AAU, AAlX AAM, AAM, AAW und gibt die Speicherkapazität der lokalen Speichereinheit des betreffenden Moduls an.

Das Serien-Parallel-Schieberegister SPSR setzt das den Eingang des Bereichrechners RCR beaufschlagende Signal MBlN um In ein entsprechendes Parallelsignal, das der Untergrenze LlS, L14, L13, L12, LIl und LlO für diesen Modul entspricht und an den Ausgangsklemmen QF, QE, QD, QC, QB, und QA des Serien-Parallel-Registers ansteht.

Die automatische Berechnung der Bereichgrenzen:

Die Art und Weise, wie das Rechnersignal MBIN beim Durchlauf durch die vier Rechner RCR abgewandelt wird, ist in Fig. 8 dargestellt, wobei mit MBINl, MBINl, MBINi, MBlNA und MBTOTdas Rechnersignal MBIN In serieller Form wiedergegeben ist, und zwar beim Eintritt In den ersten, zweiten, dritten und vierten Modul bzw. in den Prozessor-Modul. Wie in Flg. 9, links, mit Bezugshinwels LMC angedeutet, ist dabei angenommen, daß die Speichereinheiten der vier Spelchermoduie mit Kapazitäten LMC von 4K, 2K, 8K bzw. 2K ausgerüstet

sind und daß der Prozessor-Modul keine Speichereinheit enthält. Die kumulative Gesamtzahl, die durch die vier Ausgangssignaie MBOTl. MBOTl, MBOTi und MBTOT dargestellt wird, die am Ausgang der vier Module jeweils erscheinen und 4K, 6K, 14K und 16K entsprechen, sind mit der Überschrift MBOT bezeichnet. Demnach legen die vorhergehenden Signale die Grenzen der Speichermodule fest, und diese Speich?rmoduie

sprechen nur auf die In den Bereichen zwischen diesen Grenzen liegenden Adressen an, d. h. auf Adreß-Slgnale, die In den Bereichen der jeweiligen Spelchermodule liegen, wie zuvor an Hand der Tabelle III erläutert wurde.

Wichtige, den Aufbau und den Betrieb der BereJchrechner RCR und der Bereichsucher RDR betreffende Einzelheiten werden nachfolgend unter Bezug auf Flg. 4 erläutert, die eine praktisch erprobte Ausfuhrungsform ·.: der Erfindung In Blockblld- und In schematlscher Darstellung zeigt.

Das Serlen-Parallel-Schlebereglster SPSR enthält ein 8-Stufen-Schlebereglster, dessen Eingangsklemm; IT des

Eingangssignal MBIN In serieller Form zugeführt wird. Dieses Register weist acht Ausgangsklemmen QA, QB, QC, QD, QE, QF, QG und eine Rücksetzklemme RI sowie einen Taktsignaleingang CI auf. Das Serlen-Parailel · Schieberegister, einschließlich eines 8-Blt-Schlebereglsters, besitzt einen standardisierten Aufbau, etwa den des

^: Typs SN74164, wie er auf den Selten 334-338 des erwähnten TI-Datenbuchs beschrieben Ist.

Das Register SPSR reproduziert das einlaufende Berelchslgnal In Parallelform an sechs Ausgängen QA bis QF '- sowie das Vorzeichen des Rechensignals am siebten Ausgang und der achten Klemme QG. Das Signal am

y. achten Ausgang wird nicht verwendet. Das heißt also, die letzte Stufe dieses 8-Blt-Reglsters wird nicht verwen-

■';-. Beim Betrieb wird das Eingangssignal MiSW von Serien- In Parallelform umgesetzt und tritt an den '5

Ausgangsklemmen QH, QG, QF, QE. QD, QC, QB, QA des Serien-Parallelregisters als 0 und 1 auf, gefolgt von einer Serie von Signalen L15, LU, L13, LU, LU und LlO, entsprechend den Ziffern DKlS¹ DKU, DKIi, DKU, ;.: DKW und DKlQ. Das Eingangsbereichsignal L15 ... LlO gibt die Untergrenze des Moduls an und wird parallel

S dem UnterpegelelnßanR LLl des Untergrenzen-Komparators LLC zugeführt.

I Eine Signa'.quelle LMCR liefern ein der Kapazität eines Moduls entsprechendes Digitalsignal, was in Flg. 5

I schematised in Form eines einfachen fesferdrahteten Registers angedeutet 1st, das aus einer Mehrzahl von

I Schaltern SlVl, SW2, SWi, SW4, SlVS besteht, um entweder O-Stgnale oder 1-Slgnale an den fünf Ausgängen

P MDl, MDl, MDA, MD» und MD16 bereitzustellen. Die Ausgangssignale sind mit AAU, AAIl, AAU. AAIi und

I AAU bezeichnet. Diese Schalter sind als einpolige Schalter mit Umschaltkanal ausgeführt, wobei die Umschalt-

S kontakte von einem an Masse liegenden Pol auf einen an die 5-V-Klemmspannung VH angeschlossenen Pol

ι) umschaltbar sind. Diese Schalter sind normalerweise In Form von geätzten Kontakten auf einer gedruckten

S Leiterkarte ausgebildet, zusammen mit Überbrückungsstücken, die jeweils bestimmte Leiter dauernd mltelnan-

|j der verbinden. Steht irgend ein Schalter auf Masse, also auf Bedingung Null, so liegt an der entsprechenden

I Ausgangsklemme MD eine O-Spannung. Steht der Schalter dagegen auf Stellung 1, so erscheint ein 5-V-Signal

I an dieser Klemme. Eine 1 In Irgend einer Position ist der Wert der Ziffer, die einen Teil der Speicherkapazität in

% Begriffen oder Einheiten der Speicherbasis-Kapazität angibt, die In diesem Fall IK beträgt. Erscheint belsplels-

I weise ein 1-Signal nur auf der Ausgangsklemim MDA und ein O-Signal auf den übrigen Ausgangsklemmen, so

i] zeigt die Speicherkapazität OOIOOK (binär) oder 4K (dezimal) an. In ähnlicher Weise gibt das Ausgangssignal

I 0001IK (binär) oder 3K (dezimal) an, wenn ein 1-Signal lediglich auf den beiden Ausgangsklemmen MDl und

β MDl erscheint.

I Be¹. der in FI g. 4 gezeigten Ausführungsform des Rechners ist der Addierer ADR ein 5-Blt-Addlerer zur

I Aufnahme eines 5-Bit-Signals von dem lokalen Speicherkapazitäts-Register LMCR und des 6-Blt-Startadreß-

I Signal vom Ausgang des Serlen-Parallel-Schiebereglsters SPSR.

Ü, Der Addierer ADR weist zwei Sätze von Eingangsklemmen auf. Der eine Satz von Eingangsklemmen Ist mit

I A4, A3, Al, Al und AO bezeichnet. Das Speicherkapazitäts-Signal AAU, AAIl, AAU, AAW, AAU wird diesem to

g einem Satz von Eingangsklemmen A4, '"» Al, Al, AO des Addierers zugeführt. Das untere Grenzsignal L15, 114,

ti L13, LU. LW, LlO erscheint an den Au^. -sklemmen des Serlen-Parallel-Reglsters SPSR und beaufschlagt den

|i] anderen Satz von Eingangsklemmen BS, BA, Bi, Bl, Bl und BO des Addierers. Die Summe der durch die beiden

f. Sätze von Signalen wiedergegebenen Binärzahlen wird als 6-Blt-Blnärzahl UlS, UlA, t/13, UU, UW, i/10 a_: den

f? Ausgangsklemmen QSS, QSA, QS3, QSl, QSl und QSO des Addierers ADR reproduziert. Diese Binärzahl legt die

U Obergrenze ULIS, ULU, ULIi, ULU, ULW und WlO des Moduls fest, dem der Addierer ADR zugeordnet ist,

ji; sowie die Untergrenze LL15, LL14, LL13, LL12, LLIl und LLlO des nächsten Moduls.

!"■·■ Das Parailel-Serlen-Schlebereglster wandelt das Summen- oder Ausgangs-Grenzslgnal UlS, UU, Uli. UU, i/11

und i/10 In Serienform um, d. h. in ein serielles Ausgangssignal MBOT, das den Eingang des nächsten Moduls ί beaufschlagt.

Der Addierer kann aus Standardbausteinen aufgebaut sein, etwa wie der 4-Blt-Addierer des Typs SN7483, der auf den Selten 190-200 des erwähnten TI-Datenbuchs beschrieben ist, und zusätzliche Schaltkreiseinheiten können in herkömmlicher Weise angeschlossen sein, um den Betriebsbereich des Addierers zur Verarbeitung von 5-Bit-Signalen am Eingang zu verarbeiten und ein 6-Blt-Ausgangssignal zu reproduzieren.

In einigen Fällen kann der Bereichsgrenzenrechner durch Überbrückung einiger Additionsfunktionen vereinfacht werden. Weist der Speichermodul beispielsweise eine Kapazität von 4K auf, so lassen sich richtige Berechnungen durch Modifizieren des Addierers ADR und durch Veränderung der Anschlüsse des Bereichrechners RCR dieses Moduls erreichen, wobei einige Addierschritte beseitigt werden. So kann beispielsweise ein 4K-Spelchermodul einen Bereichrechner RCR aufweisen, bei dem die Klemmen AO, Al, QSO und QSl sowie SO und Sl eliminiert sind, vorausgesetzt, daß eine direkte Verbindung von der QA-K\emme zur //4-Klemme und von der ω .: Qß-Klemme zur /ß-Klemme hergestellt wird.

.-: Das Parallel-Serien-SchieberegisterPSSi? weist acht Eingangsklemmen IA, IB, IC, ID, IE, IF, IG und IH auf.

i; Das Parallel-Serien-Schieberegister PSSR überträgt die Signale von den Eingangsklemmen zur Ausgangsklemme

:v^: QO zu einer bestimmten Zeit, und zwar in der Folge IH, IG, IF, IE, ID, IC, IB und IA und erzeugt ein Ausgangs-

λ Bereichgrenzsignal MBOT in serieller Form. Zur richtigen Betätigung weist das Parallel-Serien-Schieberegister ^

If PSSR außerdem eine Taktsignalklemme CO und eine Schiebe-Signalklemme SOH auf. Das Parallel-Serien-

% Schieberegister PSSR kann dem Typ SN74165 entsprechen, der auf den Seiten 339-347 des erwähnten Tl-Daten-

fi buchs beschrieben Ist.

i 15

Die Signale UlS. ί/14, 1/13, Uli, UlX und UlQ an den Klemmen QSS, QSA, QS3, QSl. QSl. QSd stallen die Obergrenze des Moduls dar. Dieses 6-Bit-Signal wird dem Obergrenzen-Eingang. ULI des Obergrenzen-Komparalors ULC zugeführt.

Die Auslösung der Recheneinheiten:

Bevor die tatsachliche Berechnung in den Bereichrechner RCR abläuft, werden verschiedene Teile der Module erregt und ausgelöst. Es finden folgende Abläufe statt:

ίο 1. Das Serien-Parallel-Schleberegister SPSR, der Addierer ADR, das Parallel-Serien-Schieberegister und ein

Schalt-Fllp-Flop SFF sowie die weiteren Komponenten des Speichermoduls werden mit den ersten Strom-

versorgungssignalen beaufschlagt, um alle verschiedenen Baueinheiten vor dem eigentlichen Betriebsablauf zu erregen bzw. an Versorgungsspannung zu legen.

2. Sodann beaufschlagt die Klemmspannung VH den Eingang IG des Parallel-Serlen-Registers PSSR Ober

'S einen Widerstand, wodurch ein 1-Signal an der siebten Eingangsklemme IG anliegt. Tatsächlich wird diese

Eingangsklemme IG stets mit einer 1 beaufschlagt.

Die achte Klemme IN des Parallel-Serien-Schiebereglsters PSSR liegt an Masse, so daß diese Eingangsklemme stets mit einer 0 beaufschlagt ist.

Wahrend das Spelcher-Aktivlerungssignal MDIS vor Umschaltung auf Pegel 1 auf O-Pegel steht, liegt am RflckceCzeingang Rt des Serten-Faraiiei-Schieberegisiers SFSR ein G-Signai an, so daß die Ausgänge QH, QG, QF, QE, QD. QC, QB und QA auf 0 gesetzt werden, womit sich das Register OTSR Im Inaktiven Zustand befindet.

Steht das Spelcher-Aktlvierungssignal MDIS auf 0, so beaufschlagt es außerdem die ROcksetzklemme RFF des κ Schalt-Flip-Flops SFF. Wegen des Auftretens eines 0-Slgnals an der Klemme QG des Serien-Parallel-Schieberegisters SPSR, beaufschlagt ein O-Slgnal auch die Eingangsklemme PI des Schalt-Flip-Flops SFF, so daß ein 0-Signal an seiner Ausgangsklemme OQ erzeugt wird. Dieses letztgenannte O-Slgnal wird außerdem der Erregerklemme SHO des Parallel-Serien-Schiebereglsters PSSR zugeführt, wodurch dieses Register auf Inaktiven Zustand gesetzt und gehalten wird. Das spezielle Flip-Flop SFF entspricht dem Modeil SN7474, wie es auf Seite 76 und den Seiten 120-123 des erwähnten TI-Datenbuchs beschrieben 1st.

Jedem Modul werden synchrone Taktsignale CLK vom Haupttaktgeber MCL Ober einen der Leiter der Steuer-Vielfachleitung CBUS zugeführt. Diese Signale beaufschlagen Ober Puffereinheiten die Takteingangsklemmen der Schieberegister SPSR und PSSR sowie des Schalt-Flip-Flops SFF.

Die Taktsignale werden außerdem Ober ein UND-Glied GI der Takteingangsklemme Cl des Serien-Parallel-Registers SPSR zugefOhtt. Die siebte Ausgangsklemme des Serten-Parallel-Reglsters SPSR Ist Ober einen Inver ter an das UND-Glied GI angeschlossen. Solange ein 0-Slgnal an der Klemme QG auftritt, bleibt der Eingang des UND-Glieds Gl offen, so daß Taktimpulse auf den Taktimpulseingang CI übertragen werden.

Ist das Serien-Parallel-Schleberegister zuvor durch Anlegen des Speicheraktlvienings-Slgnals MDIS aktiviert worden, so verbleiben die an den Ausgangsklemmen QG ... QA auftretenden Nullen auf Zustand 0, da auch das Eingangssignal MBIN auf O-Pegel verbleibt, bis das A/D/S-Slgna! auf Pegel 1 umschaltet, so daß der Rechenvorgang beginnt.

Ein an den Taktimpuls-Elngang CFF des Schalt-Flip-Flops SFF angeschlossener Inverter PHI bewirkt eine Verzögenign zwischen dem Sperren oder Abschalten des Serien-Parallel-Schleberegisters SPSR und dem Schalten des Flip-Flops SFF. Diese Verzögerung plus der Inhärenten Verzögerung, die durch die Betätigung des FlIp-Flop-Schalters SFF eingebracht wird, verzögern zusammen das Anlegen eines Schiebeimpulses an die Schiebe klemme SHO des Parallel-Serien-Schiebereglsters PSSR, bis die Additionsoperation des Addierers ADR beendet Ist. Diese Verzögerung beträgt etwa eine Hälfte eines Taktimpulszyklus; sie kann jedoch unter Einsatz einer geeigneten Verzögerungseinheil größer gewählt werden, die In die Leitung zwischen dem Ausgang des Flip-Flops SFF und der Schiebeklemme SHO des Ausgangs-Schieberegisters eingeschaltet wird. In der anfänglichen Bedingung vor dem Umschalten des Spelcher-Modul-Slgnals MDlS auf den Wert 1 erscheinen an allen Ausgangsklemmen des Serien-Parallel-Schieberegisters SPSR jeweils Nullen, die die Eingangsklemmen BS ... BO des Addierers ADR zu diesem Zeitpunkt beaufschlagen.

Die lokale Speicherkapazität LMC, die an den Eingangsklemmen Al, Al, A3 und A4 des Addierers ADR

anliegt, wird an den Ausgangsklemmen reproduziert, so daß am Ausgang des Addierers ein Pseudo- oder

Zufalls-Obergrenzenslgnal erscheint. In diesem Zustand bewirkt auch die wiederholte Zufuhr von Taktsignalen

zum Taktimpulseingang CI keine Folge am Ausgang des Serlen-Parallel-Schlebereglsters SPSR, da nur O-Slgnale von einer Ausgangsklemme zur nächsten geschoben werden. In ähnlicher Welse gilt, daß das Schalt-Fllp-Flop

SFF ein O-Slgnal an der Schlebeklemme SHO aufrecht erhält und das Parallel-Serlen-Schlebereglster inaktiv

bleibt, solange das Signal von der siebten Ausgangsklemme QG des Serien-Parallel-Registers SPSR auf 0 ver-

In dieser Stufe des Betriebsablaufs stehen alle Speichermodule In gleichem Zustand, d. h. es liegen an allen Serlen-Parallel-Reglstern SPSR, Addierern ADR, Parallel-Serien-Schiebereglstern PSSR und Schalt-Flip-Flops SFF die gleichen Signale an, abgesehen von den Unterschieden In den örtlichen Speicherkapazitäten der jeweiligen Module.

Wird nun das Startsignal MDlS zur Bereichberechnung auf Pegel 1 geschaltet, so wird das Startadressensignal MBlNX zum ersten Modul übertragen.

Die Bereichberechnung:

Das Startsignal MBINl wird seriell der Eingangsklemme IT des ersten Speichermoduls zugeführt. Gleichzeitig bewirken die Taktsignale an der Takt-Eingangsklemme C/, daß die Signale in den verschiedenen Zeitabschnitten des Grenzsignals MBINl aufeinanderfolgend zugeführt werden und von der ersten Ausgangsklemme QA sequentiell zu den anderen Ausgangsklemmen geschoben werden. Wenn das Signal im zweiten Zeltabschnitt oder zweiten Zeltschlltz TSG an der siebten Ausgangsklemme QG erscheint, so tritt ein 1-Slgnal an dieser siebten Ausgangsklemme auf, das mit FULL bezeichnet 1st. Die Erzeugung dieses H/LL-Slgnals unterbricht den Betrieb des Serien-Parallel-Scbieberegisters SPSR durch seine Wirkung auf das Elngangs-UND-Glled GI und betätigt das Schalt-Flip-Flop SFF.

Die an den Ausgangsklemmen LlS ... LlO erscheinenden Signale, die während des Signal-Schlebevorgangs Im Schieberegister SPSR erzeugt werden, und die Summe 1/15 ... i/10, die am Ausgang des Addierers ADR erscheint, sind solange zufällig, bis das Fl/LL-Signal durch das Schieberegister erzeugt Ist.

Gelangt das FULLSlgnal auf das Eingangs-UND-Glied GI, so wird die tibertragung weiterer Taktsignale auf den Taktsignal-Elngang CI inhibiert. Dies bewirkt, daß das Eingangssignal MBINl In paralleler Form an den Ausgangsklemmen QA ... QG gehalten wird. Die Ausgangssignale LlS, LlA, LIi, LYl, LIl und LlO, die an den Ausgangsklemmen des Serien-Parallel-Schieberegisters SPSR erscheinen, werden den Eingangsklemmen rri ... BO des Addierers ADR zugeführt, wie zuvor beschrieben. Die Summe der beiden Digitalsignale, die durch den Addierer ADR erzeugt werden, nämlich das obere Grenzsignal i/15, i/14, i/13, Uli, Uli und i/10 beaufschlagt die E!ngangsk!emme IF._ IE, ID. IC. IB und IA des Parallel-Serlen-Schlebereglsters. Bei Erscheinen des FULL-Signals behalten daher die an den Ausgängen des Schieberegisters SPSR und des Addierers ADR erscheinenden Signale ihre Betriebswerte bei und werden festgehalten.

Nach einer kurzen Zeitverzögerung von einem halben Taktzyklus nach Beendigung des fi/LL-Slgnals, schaltet das seinem Taktimpuls-Eingang CFF zugeführte Taktsignal den Wert des Signals am Ausgang OC? des Flip-Flops SFF von 0 auf 1, so daß das Parallel-Serien-Schlebereglster PSSR aktiviert wird. Die Verzögerung im & Schaltvorgang ist teilweise durch den Inverter PHI bestimmt. Tritt diese Aktivierung auf, so wird das am Eingang des Parallel-Serien-Schleberegisters erscheinende parallele Digitalsignal auf die Schiebeelemente Im Ausgangsregister PSSR übertragen und dann herausgeschoben, wobei das obere durch den Rechner erzeugte Grenzsignal MBOT von paralleler in Serienform umgesetzt wird.

Das Ausgangsschieberegister bleibt nach dem Herausschieben des 8-Bit-RechnersIgnals aktiviert. Als Folge » davon werden die Nullsignale, die seriell in die Schiebeelemente über die Serlen-Elngangsklemme SI eingelaufen sind, kontinuierlich über die Ausgangsklemme QQ herausgeschoben. Diese Signale bleiben jedoch ohne WifKung, da sie alle auf 0-Pegel stehen. Eine Masseverbindung an der Serlen-Eingangsklemme SI stellt die Eingabe von 0-Slgnalen nachfolgend auf die Signale sicher, die aus den 8 parallelen Eingangsklemmen herausgeschoben werden. Es sei erwähnt, daß während des kontinuierlichen Herausschlebens der O-Pegel-Slgnale die die H Eingangsklemmen IH ... IA beaufschlagenden Signale unverändert bleiben.

Da die an den Eingängen IA-IH festgehaltenen Signale gleichzeitig zur Ausgangsklemme QO geschoben werden, legt das durch die Masseverbindung der achten Eingangsklemme IH bestimmte 0-Slgna! und das Im siebten Eingang IG gespeicherte 1-Signal die 2-Blt-Vorzelchenkomponente fest, während die anderen an den Eingängen IF, IE, ID, IC, IB und IA festgehaltenen Signale die 6-Blt-Adreßkomponente ULIS, ULU, ULIi, *o ULM, ULU und ULlO des 8-B!t-Rech- -rausganssignals MBOT darstellen. Diese Signale der 6-Bit-Adreßkomponente LL15, LLU, LLIi, LLIl, LLXl und Z.L10 bilden das Rechnereingangssignal MBIN des nächsten Moduls. Das Ausgangssignal jedes Moduls wird zum Eingangssignal für den nächsten Modul in der Reihe. Da die Eingangssignale MBIN den Modulen aufeinander folgend zugeführt werden, werden auch die Ober- und Untergrenzen der verschiedenen Module berechnet, und die Bereichdetektoren werden so eingestellt, daß jede Speicherelnhelt nur auf ein Adreß-Slgnal innerhalb des Bereichs der Speichereinheit anspricht.

Erscheint das Ausgangssignal MBOT am Ausgang jedes Speichermoduls, so wird es über einen Puffer und über die Leiter TMCC der Steuerleilung zum Gesarnt-Speicherkapazltäts-Reglster TMCR des Prozessors übertragen. Erscheinen die Signale MBOT an den Ausgängen aufeinander folgender Module, so werden JIe zuvor im Gesamt-Spelcherkapazitäts-Reglster TMCR gespeicherten Signale überschrieben, so daß beim Abschluß der durch die verschiedenen Bereichrechner RCR gelieferten Berecnnungen eine Gesamtkapazität In dem Gesamt-Speicherkapazltät-Reglster TMCR festgehalten wird, die der Summe der Kapazität der Speichereinheiten aller Module entspricht.

Die ursprüngliche Anfangsadresse:

Ist der Prozessor mit einer Speichereinheit MUNP versehen, die als Teil der Speicherbank verwendet wird, so kann die Anfangskapazität die der Kapazität dieser Speichereinheit entspricht, In einem lokalen Spelcher-Kapazltät-Register LMCRP festgehalten werden, dessen Ausgangssignal einem Parallel-Serlen-Schlebereglster PSSRP direkt zugeführt wird, wie In Flg. 6 angedeutet. Enthält der Prozessor dagegen keine Speichefeinheit, so werden ^m die Schalter des lokalen Speicher-Kapazitäts-Registers LMCRP alle aui 0 gesetzt, so daß eine Startadresse 0 zur Verfügung steht.

Der Ausgang des lokalen Speicherkapazitäts-Registers LMCRP des Prozessors beaufschlagt außerdem die für die Obergrenze bestimmten Klemmen eines Oberfsrenzen-Komparators ULCP, so daß die: Bereichkomponente Irgend eines Spelcheradreß-Slgnals überprüft werden kann, um den Spelcherzellenwähler der Speichereinheit des Prozessors nur dann zu aktivleren, wenn die Adresse Innerhalb des Bereichs dieser Speichereinheit liegt. In diesem Zusammenhang sei darauf hingewiesen, daß zur Bestimmung, ob die durch einen Befehl zur Verfügung Bestellte Adresse unter der Untergrenze (0) des Bereichs der Speichereinheit des Prozessor-Moduls liegt, nicht

notwendig ist, einen Untergrenzen-Komparatcr vorzusehen, da natürlich die Adressensignale alle positiv sind. In ähnlicher Welse kann selbstverständlich eine ähnliche Anordnung für den ersten Speicher-Modul der Speicherbank vorgesehen werden, wenn der Prozessor selbst nicht mit einer Speichereinheit ausgerüstet ist. Dies wird jedoch im allgemeinen nicht der Fall sein, da es aus praktischen Gründen besser ist, Speichermodule zu verwen den, die Komparatoren sowohl für die Unter- als auch für die Obergrenze aufweisen, wie die Flg. 3 und 4 zeigen, so daß aile reinen Speichermodule gegeneinander austauschbar sind. Es bietet sich also der Vorteil, daß standardisierte Speichermodule verwendet werden können, und zwar an einer beliebigen Position in der Folge der Speichermodule für den Kleinrechner. Wirf der Prozessor-Modul mit einer Speicher-Untereinheit versehen, so wird deren Kapazität im Register

^!0 LMCRP so eingestellt, daß bei Beginn der Rechenvorgänge ein der Speicherkapazität dieser Speicher-Untereinheit MSU entsprechendes Signal MBINl dem ersten Modul zugeführt wird, anstelle des zuvor erwähnten 0-Slgnals. Die Startadresse des ersten Moduls Hegt dann um 1 höher als die Endadresse der Speicher-Untereinheit MSU. In diesem Fall werfen die Speicheradressen an den Grenzen der Module jeweils um einen Betrag erhöht, der gleich Ist der Speicher-Kapazität der Speicher-Untereinheit MSU. Daher werfen, wenn eine IK-Speicher- Untereinheit MSU für den Prozessor vorgesehen wirf, ibie Rechnersignale nach Fig. 8 in der Zeltlücke TSA durch Addition eines 1-Slgnals modifiziert, und die Adressen der dort gezeigten Grenzen müssen entsprechend um IK erhöht werfen. Bei der soweit gegebenen Beschreibung Ist berücksichtigt, daß die Anordnung der Speicherbank jederzeit geändert werfen kann, denn, wie erläutert, wird das gesamte System bei Einschalten der Stromversorgung jedes Mal neu gestartet.

20

Die Bereichabtastung:

Die Ober- und Untergrenzen werfen in der angegebenen Welse für alle Speichermodule festgelegt, wodurch die Bereichsucher RDR vorbereitet werfen. Daraufhin erfolgt die Aktivierung des Prozessors, dem ein geeigne tes Durchführungsignal zugeführt wirf, und die Speichermodule sprechen auf die verschiedenen Adiessen- Steuer- und -Datensignale an, <?!e ihnen vom Prozessor aus übertragen werfen, wobei die Speichc/bank wie «Mn einziges Speichersystem arbeitet, das eine Gesamtspeicherkapazität aufweist, die gleich ist der Summe der Kapazitäten aller Speichereinheiten, wobei die Adressen aller Speicherzellen aufeinander folgend durchnummeriert sind, und zwar ohne Lücken oder Überlappungen über den Gesamtbereich der Adressen.

Sowohl der Untergrenzen-Komparator LLC, als auch der Obergrenzen-Kcmparator ULC bestehen aus zwei Komparatoren des Typs 7485, der auf den Selten 202-205 des erwähnten TI-Datenbuchs beschrieben Ist. Die 6-Ziffern-Signale für den unterer Pegel, LXS, LXA, LYi, LXl, LXX und LlO werfen dem Eingang für den unteren Pegel des Untergrenzen-Komparators LLC zugeführt, während die 6-Ziffern-Signale für den oberen Pegel £Λ5, UXA, UXi, UXl, UXX und i/10 der. Oberpegel-Eingang des Obergrenzen-Komparators ULC zugeführt werfen, wie zuvor erläutert.

Ist der zentrale Prozessor CPU zur Befehlsdurchführung aktiviert, so beaufschlagt die 6-Ziffern-Bereichskomponente des Adreß-Slgnals den Oberpegel-Eingang ULI des Untergrenzen-Komparators LLC und den Unterpegel-Elngang LLI des Obergrenzen-Komparators ULC. Der Untergrenzen-Komparator erzeugt ein 1-Signal an seinem Ausgang, wenn die Bereichkomponente der Adresse gleich oder größer 1st als die Unusrgrenze, und der Obergrenzen-Komparator Ist so geschaltet, daß er ein 1-Signal an seinem Ausgang nur dann erzeugt, wenn die Bereichkomponente ABR des Adreß-Slgnals kleiner Ist als die Obergrenze. Auf diese Welse gelangen die beiden Signale auf die Eingänge eines UND-Glieds, so da3 ein wahr-Slgnal MGO am Ausgang des UND-Glieds nur erzeugt wird, wenn die Bereichkomponente der Adresse Innerhalb des Adreßberelchs des zugeordneten Moduls liegt. In anderen Worten: Ein wahr-Slgnal erscheint am Komparator-Ausgang nur, wenn die folgende Beziehung fl « befriedigt ist:

\M LL < ABR < UL,

■ii worin mit

¹V* cn

f, LL die Startadresse für den Modul und mit

«ι UL-I die Endadresse für den Modul bezeichnet sind.

■ I Erscheint ein wahr-Slgnal MGO am Ausgang des Berelch-UND-Glleds RAG, so wird die Speichereinheit MUN

■j,; ⁵⁵ dss entsprechenden Speicher-Moduls aktiviert, so daß der Zugang zu einer entsprechenden Speicherzelle In der

¹^¹ Speichereinheit In Übereinstimmung mit der Absolutadresse der durch den zentralen Prozessor CPU gelieferten

Befehle möglich Ist.

*si Soweit alle Speichereinheiten Adreßberelche aufweisen, die einen kontinuierlichen Gesamtbereich ganzzahliger

j ■ Adressen bilden, erscheint die Bank der Speichereinheiten für den zentralen Prozessor wie eine einzige Spelcher-

,| ^M einheit mit einer Gesamt-Kapazltat die der Summe der Kapazitäten der Speichereinheiten entspricht. Auf diese

;i Welse wird die Speichereinheit nur eines Speicher-Moduls zu einer bestimmten Zelt aktiviert, während alle

V anderen Speichereinheiten gesperrt bleiben. Liegt die Adresse der Befehle auf oder über der Obergrenze der

i; Bank der Speichereinheiten, so bleiben - wie bereits erwähnt - alle Speichereinheiten Inhibiert, und es wird ein

Γ Signal an die Bedienungskonsole des Rechners geliefert, das die betreffende Adresse außerhalb der Grenzen

:, ⁶⁵ liegt.

fi ■ -

% Der technische Aufbau:

fi In der Praxis sind die einzelnen erwähnten Module auf einzelnen standardisierten gedruckten Leiterkarten

% PCB angeordnet und gemeinsam in einem Gehäuse untergebracht. Die Speicher-Module und die oder der $': Prozessor-Modul(e) sind alle auf gedruckten Leiterkarten angeordnet, die eine genormte Rasterung der StecksW oder Schiebkontakte entlang der gleichen Kante aufweisen.

U Wie die Fig. 9 zeigt, weist das Rechnergehäuse CCAB eine vertikal angeordnete Mutterkarte MIB auf, die

ΪΆ eine Bank von linearen Anschlußleisten enthält, die sich horizontal von einer zur anderen Seite des Gehäuses ß. erstrecken. Die gedruckte Leiterkarte PCB des Prozessor-Moduls PRM der Speicher-Module MOD und des Ψ: Stromversorgungsmoduls werden von der Rückseite des Gehäuses aus In Nuten eingeschoben, die an paarweise $i einander gegenüberstehenden seitlichen Führungsschienen oder Flanschen vorgesehen sind. Jede Anschlußleiste ί_:ΐ. weist mehrere Paare von Kontakten auf, die beim Einschieben der Karten mit entsprechenden Kontakten % entlang der einen Kante der gedruckten Leiterkarten elektrischen Kontakt geben.

H Einer der Anschlußleisten SKP dient zur Aufnahme der Prozessor-Karte. Ein anderer SKPS stellt den

K Kontakt zur Stromversorgungskarte her, und die verbleibenden Anschlußleisten SKMl, SKMl... dienen zur Aufnahme der Speichermodule oder von Interface-Modulen.

In diesem speziellen Fall weist die auf dem Prozessor-Modul angeordnete Interface-Einheit sückseitlg einen Anschluß für ein Kabel CPR auf, das die Verbindung zu den peripheren Einheiten PERl und PER! herstellt.

Die verschiedenen Überwachungs- und Anzeigelampen auf der Bed'enungskonsole stehen mit den Anschlüssen SKC an der Mutterkarte in Verbindung. Die _AneehitI33e-<er verschiedenen Verblndur,>;lnheiten sind durch Verdrahten miteinander verschaltet, um so die Kommunikation zwischen den Modulen za ermöglichen, und gleichzeitig stellen die Verbindungen Teile der verschiedenen Vn^lfachleitungen dar, nämlich insbesondere die Adressen-Vielfachleitung ABUS, die Steuer-Vielfachleltung CBUS und die Datenleitung DBUS sowie die Stromversorgungs-VlelfachleitungPßi/S.

Verschiedene Einheiten oder Baugruppen sind auf den entsprechenden gedruckten Leiterkarten angeordnet, und In herkömmlicher Weise durch gedruckte Im Photoätzverfahren hergestellte Leiter oder anderweitig miteinander verbunden. Diese Schalttechnik ist bekannt und braucht nicht weiter erläutert zu werden.

Die Rechnerbedienungskonsole selbst weist verschiedene Schalterelemente zur Steuerung oder Unterbrechung oder zur Auslösung einzelner Operationen in dem Rechner auf. Weiterhin sind verschiedene Signallampen zur Anzeige des Momentzustands der Operationen vorgesehen. So enthält die Konsole eine Anzeigelampe LON zur ^M Anzeige, ob die Versorgungsspannung eingeschaltet 'st, eine Lampe LRUN, die Umschaltungen des Signals BiSEN von 0 aufl, und ein Startsignal vom Startschalter anzeigt, um anzugeben, daß der Prozessor aktiviert Ist und läuft. Weiterhin 1st eine Lampe LOB., gesteuert durch den Gesamt-Adressen-Komparator TRD, vorhanden, die anzeigt, wenn eine Befehlsadresse über der Obergrenze der Bank von Speichermodulen liegt. Außerdem enthält die Konsole eine Reihe von 16 Lampen zur visuellen Anzeige des Inhalts verschiedener Register, sowie Drucktastenschalter BSW zur Änderung dieses Inhalts.

Zur Einstellung des Rechners auf Ladebetrieb oder Anzeigebetrieb ^t außerdem ein Schalter LDSW vorhanden. Ein Satz von Schaltern, RSWA, RSWB, RSWC, RWl und RWl, dient zur Herstellung einer Verbindung zwischen ^er Konsole und den Registern PREGA, PREGB, PREGC, INSTl bzw. INSTl. Diese Schalter dienen zum wahlweisen Zugriff zu einem dieser Register von der Konsole aus. Mit dem Schalter LDSW läßt sich bestimmen, ob der Zugriff zum RegL ?r zum Lesen des keglsterinhalts erfolgt oder zur Änderung dieses Inhalts. Steht der Schalter LDSW auf Laoebetrleb, so läßt sich durch Betätigung der Drucktasten BSW eine i oder eine 0 in die entprcchenden Elemente eines angewählten Registers eingeben. Steht dieser Schalter dagegen auf Anzeigebetrieb, so zeigen die Lampen den Inhalt der Elemente des angewählten Registers an.

Aus praktischen Gründen sind die verschiedenen Anschlüsse der einzelnen Kartentypen durch einen bestimmten Schlüssel gekennzeichnet, um sicherzustellen, daß die einzelnen Karten jeweils In die zugeordnete Anschlußleiste eingesteckt werden. Es sei jedoch betont, daß die Speicherkarten und die dafür bestimmten Aiischlußleisten den gleichen Schlüssel aufweisen, um den Austausch dieser Speicherkarten zu ermöglichen.

Das Ausführungsbelspiel wurde unter Bezug auf bestimmte Typen logischer Bausteine, wie etwa UND-Glieder, erläutert, Es können auch andere äquivalente Anordnungen vorgesehen werden, so etwa NAND-Glieder, wobei aÜ3emeln bekannte Prinzipien der Schaltkreislogik Anwendung finden.

Obgleich das Ausführungsbeispiel unter Bezug auf einen Rechner beschrieben v/urde, der auf der Basis von Signalen arbeitet, die Binärzahlen darstellen, sei betont, daC die Erfindung auch auf Signale anwendbar Ist, die andere Zifferndaistellungen verwenden, etwa trlnäre oder andere nichtbinäre Systeme.

Die Erfindung Ist selbstverständlich auch nicht auf die Anwendung auf Speichereinheiten des hler beschriebenen Typs beschränkt. So können etwa andere Speicherzellen als die hler erwähnten magnetischen Kernspeicherzellen vorgesehen sein.

Zusammenfassend läßt sich feststellen, daß eine Speichereinrichtung, insbesondere f^ur modulare Kleinrechner, geschaffen wurde, die eine zentrale Prozessoreinheit und mehrere Speichermodule enthalten. Kleine Rechnereinheiten auf jedem Spelchermodul sind miteinander so verknüpft, daß beim Einschalten des Rechners Spei- ^ω cheradressengrenzen automatisch errechnet werden. Durch diese Maßnahme erscheint die gesamte Ba:;k der Speichermodule für die zentrale Prozessoreinheit stets als eine einzige große Speichereinheit.

Hierzu 8 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Einrichtung zur Adressenzuordnung für die Speicherzellen einer aus einer Mehrzahl von auswechselbaren Speichermodulen aufgebauten Speicherbank einer Datenverarbeitungsanlage, deren einzelne Spelcher-

zellen durch eine von einem Prozessor erzeugte Absolutadresse zur Übernahme oder Abgabe einer Informationseinheit aufrufbar sind, gekennzeichnet dadurch, daß

- jeder Speichermodul (MOD)

einen Bereichsrechner (RCR) aufweist, der zu einer Eingangsadresse (MBIN) eine, die Speicherkapazität

ίο des jeweiligen Moduls kennzeichnende Größe (LMCR) addiert und als Ausgangsadresse (MBOT)

ausgibt,

einen Bereichssucher (RDR) aufweist, der die von dem Prozessor (CPU) erzeugte Absolutadresse (ABR) mit von dem Bereichsrechner (RCR) gelieferten Adressen daraufhin vergleicht, ob sich die Absolutadresse (ABR) Im Adressenbereich [MBIN.. .(MSOT-I)] befindet und in diesem Fall ein Signal (MGO)

«5 an einen Speicherzellenwähler (MECS) liefert, das^lnen Zugriff zur Speichereinheit (MUN) freigibt,

wobei dem ersten Speichermodul (AfODl) eine bestimmte Anfangsadresse (MBINl) aus einem Anfangsadreßgenerator (SAG) zugeführt wird,

die Ausgangsadresse (MBOT) eines Speichermoduls (MOD) jeweils die Eingangsadresse (MBiN) des nächstfolgenden Speichermoduls bildet.