DE2442842A1 - Integriertes speichersystem - Google Patents

Description

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Anmelder: U.V. P!;-::?¹ G..:;-..^:r.:abrtoken * ** *♦ L Q H £ STRIJ/DEEX/K

Akten Nr.: PHN- 7053
Anmeldung vom; 3· Sept·

"Integriertes Speichersystem".

Die Erfindung betrifft eine Speicheranordnung, insbesondere aus integrierten Schaltungen, mit einer Anzahl Speicher mit je mehreren Speicherelementen und einer Ansteueranordnung, die über eine Anzahl paralleler Anschlussleitungen mit den Speichern verbunden sind, wobei in den Anschlussleitungen eine Serienwiderstandsanordnung vorgesehen ist. Derartige Speicheranordnungen sind bekannt. Die integrierten "Schaltungen können MOS-Schaltungen sein. Die Mehrelementspeicher enthalten zum Beispiel 2 Bitstellen, so 'dass dafür zehn Anschlussleitungeh zum Auswählen einer Bitstelle erforderlich

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sind. Jeder Meh.relementspeich.er enthält zum Beispiel ein einziges Bit eines auszuwählenden Wortes. Die bekannte Speicheranordnung enthält pro Anschlussleitung einen Serienwiderstand. Dieser Widerstand bestimmt die Steilheit der Impulsflanken. Die Anschlussleitungen haben gegeneinander eine Kapazität, wodurch Übersprechen entsteht. Die Kapazität ist in oder nahe den Mehrelementspeichern angeordnet. Ohne weitere Massnahmen sind die Störungen in jedem Mehrelementspeicher gleichartig. Sie können addiert werden, was bei langen Worten nachteilig ist. Unter bestimmten Umständen wird dabei durch die Ubersprechsignale ein Pseudo-Ansteuersignal erzeugt. In diesem Falle wird ein falsches Wort oder eine falsche Bitstelle ausgewählt."

Es ist möglich, dass andere Auswahl impulse das Übersprechen einleiten. Namentlich bei MOST-Speichern kann es die Taktleitung sein. Diese Leitung benötigt in bezug auf die oben erwähnten Auswahlleitungen eine Kapazität. Auch in diesem Falle kann bei langen Worten ein Pseudo-Auswahlsignal erzeugt werden. Andere Auswahlimpulse, wie zum Beispiel Freigabeimpulse (enable pulse), können jedoch auch die Ursache bilden. Immer kann man die Wortlänge beschränken und mehrere Ansteueranordnungen parallel verwenden. Dabei wird das Übersprechen über, eine geringere Bit-Zahl sumaiert. Diese Lösung steigert jedoch die Kosten.

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Eine vorteilhafte Lösung für .die Aufgabe jene Störungen zu verringern bildet die Erfindung, und sie ist dadurch gekennzeichnet, dass die Anschlussleitungen einen Verzweigungsknoten enthalten und zwischen den Verzweigungsknoten und Gruppen von Speichern Verzweigungsleitungen mit jeweils einem Serienwiderstand als Teil der Serienwiderstandsanordnung geschaltet sind. Zum Addieren müssen die Störspitzen noch jeweils die Serienwiderstände in zwei Verzweigungsleitungen passieren, so dass sie geschwächt werden. Ein zusätzlicher Vorteil ist, dass die Impulsflanken in den Auswahlleitungeri jetzt steiler sein können. Dadurch vergrössert sich die Arbeitsgeschwindigkeit der Speicheranordnung..

Die Erfindung wird nachstehend an Hand der Figuren näher erläutert. Es zeigen

Fig. 1 eine Speicheranordnung nach dem Stand der Technik, · ' '

Fig. 2 eine Speicheranordnung nach der Erfindung,

Fig. 3 Einzelheiten in bezug auf die Erfindung. ■

Fig. 1 zeigt eine Speicheranordnung nach dem Stand der Technik. Die Speicheranordnung enthält sechs* Mehrelementspeicher CELO..5· Derartige integrierte Festkörperspeicher sind zum Beispiel mit einer Kapazität von ^096 Bits bekannt. In diesem·einfachen Bei-<"

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spiel enthalten sie je acht Bits. Für die Auswahl eines Bits werden drei Binärsignale benötigt, die in den Leitungen 0, 1, 2 beim Dekoder DEC 0..5 ankommen, wodurch sich ein 1-aus-8-Kode bildet. Wenn der Schalter SO geschlossen ist, liefert das Ansteuerelement DR10 über den Widerstand RO auf der Leitung 0 ein binäres "1"-Signal. Wenn der Schalter SO geöffnet ist, stellt dies jedoch eine binäre "0" dar. Entsprechende Elemente sind für die Leitungen 1 und 2 vo'rgesehen. Die Widerstände RO..2 können Zur Verbesserung der Form der Ansteuerimpulse dienen. Sie können zum Beispiel jeweils einen Teil von RC-Netzwerken bilden. Die Kapazität wird dabei zum Beispiel durch die Kapazität zwischen der Leitung und Erde gebildet. Die Ansteueranordnung kann weitere Einzelteile enthalten, z.B. ein Eingangs-Adressenregister von drei Bits, Takteingangsklemmen und Lese/Schreib-WahLeingangsklemmen, die einfachheitshalber nicht angegeben sind. Ein Lesesignal ergibt an den Klemmen KO..5 Datenausgangs signale, wodurch zum Beispiel ein Wort von sec-hs Bits gegeben wird. Bei einer Schreiboperation können diese oder andere nicht gezeichneten Klemmen Dateneingangssignale empfangen. Die Speicheranordnung arbeitet gut, hat jedoch einen Nachteil. Die Leitungen und i haben gegeneinander' eine grös'sten'teils' in den Dekodern DECO.·5 vorhandene Kapazität. Dadurch entsteht Übersprechen zwischen den Leitungen 0 und 1. Wenn die

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Laufzelten in den Leitungen gering sind, können die Störungen addiert werden, namentlich weil die Dekoder DECO..5 alle entsprechend aufgebaut s.ind. Die Störungen können durch das VergrösseiTi der Anstiegszeit der Ansteuersignale oder durch das Begrenzen der Anzahl Speicher bis zu einer Obergrenze und somit durch Begrenzung der Länge der zu verwendenden Speicherworte herabgesetzt werden. Wenn dies jedoch nicht geschieht, können sich unter bestimmten Umständen die Störungen derart addieren, dass in einer Leitung ein fehlerhaftes Ansteuersignal entsteht, zum Beispiel "1" statt einer "0". In diesem Falle wird ein falsches Wort ausgewählt. Es ist weiter möglich, dass nur in einem oder einigen der Speicher CEL 0..5 ein falsches Element dadurch ausgewählt wird., dass die Diskriminierungsschwellen der Dekoder DECO..5 eine Streuung aufweisen. Nach Fig. 3 wird ein anderer Mechanismus beschrieben, wodurch nach dem Stand der Technik fehlerhafte Auswahl auftreten kann. . ^:

Fig. 2 zeigt eine erfindungsgemässe Speicheranordnung. Entsprechende Einzelteile sind gemäss Fig.. 1 angegeben. Es gibt jetzt zwölf Mehrelementspeicher CELO..11 mit Dekodern DECO..11, drei Ansteueranprdnungen DR1 , .3, k', 5 mit Schaltern S 3, h, 5. Weitere Einzelteile der Ansteueranordnung sind einfachheits.-halber ausgelassen. Die Anschlussleitung 3 enthält

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vier in bezug auf den Schalter S3 in einer Sternkonfiguration geschaltete Serienwiderstände R31,32,33>34. Auf diese Veise ist ein Verzweigungsknoten gebildet. Der Serienwiderstand R31 ist in der Anschlussleitung zu den Speichern CELO, 1,2 geschaltet. Der Serieirwiderstand R32 ist in der Anschlussleitung zu den Speichern CEL3t4,5 geschaltet usw. Die Speicheranzahlen pro Serienwiderstand können verschieden sein. In der oben beschriebenaiVeise entsteht wiederum kapazitives Übersprechen, aber es ist jetzt weniger wirksam. Der Wert der Widerstände R31...R34 ist gegen den Innenwiderständ der Ansteuerelemente DR1 3»4,5 gross. Diese zwei Widerstände bilden jeweils einen Spannungsteiler. Dadurch «kommt nur ein geringer Teil der Störspannung bei den entsprechenden Verzweigungsknoten an. Um aus diesem Punkt wieder die Speicher einer anderen Gruppe, die in diesem Falle drei Speicher enthält, zu erreichen, muss die Störung einen weiteren Serienwiderstand durchfliessen. Dabei kann sie erneut geschwächt werden. Auf diese Weise werden in einer Gruppe von Speichern, zum Beispiel CELO, 1,2, die Störimpulse geinäss Fig. 1 addiert. Der Einfluss von Störimpulsen auf die Speicher anderer Gruppen hat jetzt jedoch stark abgenommen. Die • Höhe des"endgültigen Störimpulses ist jetzt begrenzt.* Dadurch können schnelle Anstiegszeiten und/oder grosse Bitanzahlen pro Speicherwert zulässig sein.

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Es ist an sich bekannt, in einem Einbitspeicherelement einen Widerstand zu verwenden, um die Störempfindlichkeit zu verbessern. Ein derartiger Aufbau kann auch nich in einer erfindungsgemassen Speicheranordnung Anwendung finden. Im Gegensatz dazu steht das Prinzip der Erfindung, dass einmal erzeugte Störungen zum grössten Teil durch Anwendung eines Spannungsteilers unschädlich gemacht werden. Das kapazitive Übersprechen zum Beispiel zwischen einer Taktleitung und einem Speicherelement nach der bekannten Technik kann bestehen bleiben.

Erfindungsgemäss werden die Serienwiderstände getrennt von den Speicherelementen in einer Anschlussleitung angeordnet. So ist auch die Anzahl der verwendeten Widerstände viel geringer als die Anzahl der Bitstellen in der Anordnung (in dem Beispiel 12 gegenüber 96, bei Anwendung von Speichern mit 1024 Bits und einer Wortlänge von 32 Bits zum Beispiel ^O gegenüber 32-768). Eine geringe Anzahl Widerstände ist vorteilhaft. Bei integrierten Widerständen wird nur eine kleine Substratöberflache benötigt. Bei diskreten Widerständen benötigt man nur wenige separate Elemente. Weiter kann nachher gewählt werden, wieviel Speicher zu einer • Spfei'dherartördhurt'g" zusam'mehgebaut"-werd'en..''''■' '"' ' "' ■■■-^:" ■■''■■

Fig. 3 gibt einige Einzelheiten hinsichtlich der Erfindung,, Einfachheitshalbei- ist nur eine An-

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steueranordnung dargestellt, zum Beispiel entsprechend DRI 3 nach Fig. 2. Die Anschlussleitung enthält einen Verzweigungsknoten KN. Die Ansteueranordnung enthält vier Transistoren Tl..4, zwei Widerstände R3..h, zwei· Kondensatoren C1,2, und drei Anschlussklemmen K 6,7,8. Die Anschlussklemme K6 kann an eine positive Spannung angeschlossen werden. Die Anschlussklemme K8 ist eine Signaleingangsklemme, die normalerweise ein niedriges Potential besitzt. Dadurch ist der Transistor Th gesperrt, wodurch die Basiselektrode des Transistors T2 hoch ist. Dann ist auch der Transistor T2 gesperrt.' Die Basis des Transistors T1 ist dann ebenfalls hoch, so dass er leitet, ebenso wie der Transistor T3· Der Verzweigungsknoten KN besitzt damit ein hohes Potential. Wenn die Signaleingangsklemme K8 ein hohes Potential besitzt, leiten die Transistoren T2 und Τ4, die Transistoren T1 und T3 sind dann gesperrt. Die Kondensatoren C1 und C3 sind Teile differenzierender Netzwerke (mit den Widerständen R3,4). Dadurch wird der Wechsel der leitenden Zustände der Transistoren T1 und T2 beschleunigt. Dieser Mechanismus ist in der offengelegten niederländischen Patentanmeldung 7010^32 der Anmelderin näher erläutert.

Die Anordnung enthält weiter acht Widerstände R6..13, acht Kondensatoren C6..I3 und fünf Leitungen L1..5· Die Wirkungsweise der Widerstände R6..9 entspricht de]

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der Widerstände R31..3'4 nach Fig. 2. Die Widei"stände R10..13 und die Kondensatoren C6..9 symbolisieren die Belastung durch die Speicher · (z.B. CEL 0..11 nach Fig. 2). Die anderen Anschlussleitungen zu diesen Speichern können das Muster nach Fig. 3 verdoppeln. Die Leitung L5 ist eine Taktleitung. Bei einer Speicheroperation erscheinen an L5 Taktsignale, allein oder in Verbindung mit AuswahlSignalen auf den Leitungen L1..4. Zwischen den Leitungen 1.,k und der Leitung L5 gibt es parasitäre Kapazitäten C10..13". Dadurch entsteht Übersprechen von L5 nach L1..*f. Jeder Speicher empfängt (CEL0..11 nach Fig. 2) gleichzeitig ein Taktsignal. Die Störung wird somit für alle mit der Leitung L1 verbundenen Speicher addiert. Einf achlieitshalber ist die Taktleitung L5 nur einfach gezeichnet. Die Leitungen L1..4 weisen auch mit den entsprechenden Leitungen anderer Ansteueranordnungen parasitäre Kapazitäten auf. Dies ist schon bei der Fig. 2 besprochen worden. Die Widerstände R6..9 und der (geringe) Innenwiderstand der Ansteueranordnung (Transistoren T1,2, usw.) bilden einen Spannungsteiler, so dass nur ein geringer Teil· der Störspannung pro Leitung (L'\..h) im Verzweigungsknoten ankommt. Die gegenseitige Beeinflussung der Störungen auf den Leitungen L1..4 ist dadurch gering. Auf der Taktleitung werden die Störungen zwar jedesmal addiert (zum Beispiel durch den Aus\\^rahlimpuls an der

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Klemme K8 eingeleitet), aber dies ist nicht störend. Der Taktimpuls ist ja immer vorhanden. Der Auswahlimpuls an der Klemime K8 ist vom Kode der auszuwählenden Bitstelle in den Speichern, zum Beispiel CEL 0..11 nach Fig. 2, abhängig.

Ein weiterer Vorteil einer erfindungsgemässen Speicheranordnung ist folgendes. Nach Fig. 1 bildet der Widerstand R1 zusammen mit den parallelgeschalteten Kapazitäten pro Speicher zwischen der Leitung 0 und Erde ein integrierendes RC-Netzwerk. Bei einer Konfiguration nach Fig. 3 sind es die Kapazitäten C6..9· Diese Kapazität wird auf die Verzweigungsleitung'en verteilt. Die ohmsche Belastung durch die Speicher ist in den Widerständen R10..13 verkörpert. Je Verzweigungsleitung ist die ohmsche Belastung jetzt geringer als in einer Konfiguration nach Fig. 1. Es zeigt sich als nicht notwendig, "den Wert R6..9 umgekehrt proportional der Belastungskapazität pro Leitung zu erhöhen. Die RC-Integrationszeit pro Leitung wird auf diese Weise kurzer. Dadurch können die Impulsflanken steller sein, und die Speicheranordnung kann schneller werden.

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Claims (1)

1. O/ / OQ/ O ^PHN 7053

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   PATENTANSPRUCH:

   Speicheranordnung, insbesondere aus integrierten Schaltungen mit einer Anzahl Speicher mit je mehreren Speicherelementen und einer Ansteueranordnung, die über eine Anzahl paralleler Anschlussleitungen mit den Speichern verbunden sind, wobei in den Anschlussleitungen eine Serienwiderstandsanordnung vorgesehen ist, dadurch gekennzeichnet, dass die Anschlussleitungen einen \^TeT-zweigungsknoten enthalten und zwischen den Verzweigungsknoten und Gruppen von Speichern Verzweigungsleitungen mit jeweils einem Serienwiderstand als Teil der Serienwiderstandsanordnung geschaltet sind.

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