DE2430023A1 - Oberflaechenfeldeffekttransistorelement und verfahren zu seiner herstellung - Google Patents

Oberflaechenfeldeffekttransistorelement und verfahren zu seiner herstellung

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Description

International Business Machines Corporation, Armonk, Έ.Υ. 1o5o4/USA
Oberflächenfeldeffekttransistorelement und Verfahren zu seiner Herstellung
Die Erfindung betrifft ein Oberflächenfeldeffekttransistorelement mit mehreren Oberflächenfeldeffekttransistoren verschiedenen Typs Anreieherungs- und Verarmungstyp - nebeneinander in einem Substrat vom Leitfähigkeitstyp P- und ein Verfahren zur Herstellung eines solchen Transistorelementes.
Aufgabe der Erfindung ist es, ein Transistorelement dieser Art einfach und so herzustellen, daß eine einwandfreie Punktion gewährleistet ist.
Diese Aufgabe wird dadurch gelöst, daß das Substrat oberflächlich auf den Leitfähigkeitstyp P+ dotiert ist in einem außerhalb der Gate, Source- und Drainbereiche gelegenen unmittelbar an die Gatebereiche angrenzenden Feldschutzbereich. Durch diese Feldschutzbereiche werden parasitäre Inversionen.und Leckströme, die die Transistorfunktion beeinträchtigen können, vermieden. Es genügt zu diesem Zweck, die für solche Leckströme besonders empfindlichen unmittelbar an die Gatebereiche angrenzenden Bereiche zu schützen. VoIl-
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ständiger ist es jedoch, wenn gemäß einer zweckmäßigen Weiterbildung der Erfindung der Feldschutzbereich die Gate-, Source- und Drainbereiche,soweit sie nicht andere solche Bereiche berühren, angrenzend umgibt.
Die Erfindung ist bevorzugt anwendbar bei Transistorelementen, bei denen die Transistoren paarweise nebeneinander angeordnet sind und zu jedem Paar ein Transistor des Anreicherungstyps und einer des Verarmungstyps gehört, und zwischen den Gatebereichen der Transistoren eines Paars ein einziger Bereich des Leitfähigkeitstyps Ή+ liegt, der als Sourcebereich für den einen und als Drainbereich für den anderen Transistor dieses Paars dient. Bei solchen Transistorelementen liegen benachbarte Transistoren besonders dicht beieinander und die Gefahr von funktionsbeeinträchtigenden leckströmen ist deshalb besonders groß. Aus diesem Grunde ist die Anwendung der Erfindung bei solchen Transistorelementen besonders vorteilhaft.
Die Peldschutzschicht wird gemäß dem erfinderischen Verfahren sehr einfach erzeugt, dadurch, daß die Dotierung des Feldschutzbereiches durch Ionenimplantation in das bereits für Source und Drain dotierte Substrat erfolgt unter Maskierung nur der Gatebereiche und mit einer Intensität, die nickt ausreicht, den Leitfähigkeitstyp der nicht maskierten Drain und Source zu ändern. Das erfinderische Verfahren verzichtet darauf, bei der Dotierung für den Feldsehutz die Drain- und Sourcebereiche abzudecken, was die Herstellung erleichtert und auch sicherstellt, daß der FeIdschutz unmittelbar außen an die Drain- und Sourcebereiche angrenzt. Die Erfindung macht sich dabei den Umstand zu nutze, daß ein hinreichender Feldschutz erzielt werden kann mit einer Dotierung, die in den erwähnten Source- und Drainbereichen nicht nachteilig ist.
Für die Maskierung bei der Dotierung zum Feldschutz sind die Gates besonders abgedeckt. Diese Abdeckungen können auf fotochemischem Wege hergestellt werden. Diese einmal hergestellten speziell die Gatebereiche abdeckenden Maskierungen kann man im Zuge des weiteren Herstellungsverfahrens vorteilhaft verwenden, indem die Masken zur Maskierung der Gates bei der Dotierung der FeId-
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schutzbereiehe in Fenster einer anderen Maske umgesetzt werden, durch die die Dotierung der Gatebereiche erfolgt. Man spart sich dadurch einerseits eine nochmalige lithografische Begrenzung der Gatebereiche und man erreicht andererseits, daß die für den Feldschutz verwendete grafische Markierung der Gatebereiche die gleiche ist, wie die für die Dotierung der Gatebereiche. Das führt zwangsläufig dazu, daß die Feldschutzdotierung unmittelbar an die Gatebereiche angrenzt, wie dies für die angestrebte leckstromvermindernde Wirkung wünschenswert ist.
In entsprechender Weise empfiehlt es sich, bei der Herstellung der Maske für die Gatebereiche vorzugehen, indem die Dotierung der Drain- und Sourcebereiche durch die Fenster einer ersten Maske erfolgt und diese erste Maske dann entfernt wird bis auf diejenigen von Fenster zu Fenster reichenden, die Gatebereiche abdeckenden Abschnitte der zwischen den Fenstern gelegenen Stege, und diese stehengebliebenen Abschnitte der ersten Maske als Maske dienen bei der Dotierung der Feldschutzbereiche. Man kann so ein und und dasselbe Maskenmaterial für die Dotierung der Source- und Drainbereiche einerseits und andererseits für die der Feldschutzbereiche verwenden , wobei lediglich für die zweitgenannte Dotierung von der zunächst verwendeten Maske größere Teile entfernt werden. Durch dieses Verfahren wird einerseits sichergestellt, daß der Feldschutz unmittelbar an die freien Ränder der Drain- und Sourcebereiche angrenzt, wie dies für den angestrebten Effekt der Leckstromverhinderung wünschenswert ist. Es hat weiterhin den Vorteil, daß der Zwischenraum zwischen zwei zu ein und demselben Transistor gehörigen N+dotierten Bereichen, der später auf den Gatebereich dotiert wird, durch ein und dieselbe geometrie festgelegt ist, nämlich durch die erwähnten Abschnitte. Dadurch spart man lithografische Maßnahmen und es ist sichergestellt, daß die Dotierungen der Gatebereiche von einem N+Bereich zum nächsten reichen, und zwar ohne Überdeckungen, weil die Maskierungsgrenzen für beide Dotierungen durch die gleiche Geometrie festgelegt sind. Dieser letztgenannte Sachverhalt wird besonders im Text zu Figur 2a bis 2c deutlich.
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Bemerkenswert ist, daß die Erfindung durch mehrfache Verwendung der kritischen Teile der Grafik, die der Maskierung zugrundeliegt, eine sehr präzise gegenseitige Lage der einzelnen verschieden dotierten Bereiche erzielt.
Die Erfindung wird nun anhand der beigefügten Zeichnung und nachfolgender Verf ahrens "beispiele näher erläutert.
In der Zeichnung zeigt:
Figur 1 ein erstes Ausführungsbeispiel eines Transistor.-
elementes nach der Erfindung unter a bis g in verschiedenen Herstellungsstadien,
Figur 2 ein zweites Ausführungsbeispiel eines Transistor elementes nach der Erfindung unter a bis d in verschiedenen Stadien der Herstellung, und
Figur 3 eine Schaltung, die zu den beiden Ausführungsbeispielen gehört.
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In Figur 1 ist mit 1 ein Halbleitersubstrat bezeichnet. Dieses Halbleitersubstrat hat den Leitfähigkeitstyp P- und besteht vorzugsweise aus Silizium mit einem spezifischen Widerstand von 1o bis 2o Ohm pro Zentimeter. Auf diesem Halbleitersubstrat liegt eine dünne Siliziumdioxydschicht 2 und darauf eine dünne Siliziumstickstoffschicht 3 der Zusammensetzung Si-,N.. Die Stärke der Siliziumdioxydschicht 2 liegt in der Größenordnung von 5oo Angström und die der Siliziumstickstoffschicht in der Größenordnung von 3oo Angström. Mit 4, 5 und 6 sind Aussparungen in der Siliziumstickstoffschicht 3 und der Siliziumdioxydschicht 2 bezeichnet, die auf fotochemischem Wege beim Auftragen der Schichten 2 und > hervorgerufen werden.
Die in Figur Ta dargestellte Struktur kann beispielsweise auf folgende Weise erzielt werden. Es wird zunächst die Siliziumdioxydschicht 2 auf die Oberfläche des Halbleitersubstrats 1 aufgeformt. Darauf wird dann die Siliziumstickstoffschicht 3 geformt. Nun wird eine zweite, nicht dargestellte Siliziumdioxydschicht auf die Siliziumstickstoff schicht 3 geformt. Daraufhin werden auf fotochemischem Wege die Aussparungen 4 his 6 in die zweite Siliziumdioxydschicht eingeätzt und die dabei entstehenden fotochemischen Rückstände werden entfernt. Daraufhin wird die Siliziumstickstoffschicht 3 durch die nun entstandenen Aussparungen der zweiten SiIiziumdioxydschicht hindurch ausgeätzt mit einem Ätzmittel, das Siliziumdioxyd nicht angreift. Ist dies geschehen, dann wird mit einem Ätzmittel, das Siliziumdioxyd wegätzt, Siliziumstickstoff dagegen nicht angreift, die nicht dargestellte zweite Siliziumdioxydschicht entfernt und die Siliziumdioxydschicht 2 an den Ausnehmungen 4 bis b weggeätzt.
Durch Diffusion von Verunreinigungen werden in dem Halbleitersubstrat 1 Bereiche 4a, 5a und 6a des Leitfähigkeitstyps N+ hervorgerufen.
Die Struktur gemäß Figur 1a wird nun mit einer dicken Siliziumdioxydschicht beschichtet, und zwar durch Aufdampfen im Vakuum. Diese Siliziumdioxydschicht wird dann teilweise weggeätzt, so daß nur noch die Deckleisten 12 aus Siliziumdioxyd stehenbleiben.
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Man kann das Material für die Deckleisten statt durch Vakuumaufdampfen auch durch bekannte fotochemische Verfahren auftragen.
Der Feldschutz wird auf folgende V/eise erzielt. Die Oberfläche der in." Figur 1b dargestellten Struktur wird mit Verunreinigungsionen des gleichen Typs, wie die des Halbleitersubstrats 1, im Beispiel mit Borionen, beschossen, und zwar mit solcher Energie, daß die bordotierte Schicht 11 sich über die ganze Oberfläche des Halbleitersubstrats 1 einschließlich der durch die Siliziumdioxydschicht 2 abgedeckten Teile unterhalb dieser Siliziumdioxydschicht erstreckt, mit Ausnahme derjenigen Bereiche, die durch die Deckleisten 12 abgedeckt sind. Eine sich so erstreckende bordotierte Schicht erzielt man beispielsweise durch Beschüß mit 2 χ 1o Borionen pro Quadratzentimeter bei einer Energie von 11o Kiloelektronenvolt. Die Bereiche 11a, 11b und 11c sind durch die bordotierte Schicht gebildet, wie man durch Anfertigen eines Schnittes in der Praxis feststellen aknn. Diese Bereiche 11a, 11b und 11c haben jedoch nach wie vor den Leitfähigkeitstyp N+ weil die Anzahl der eingeschossenen Borionen nicht ausreicht, um bei der vorgesehenen starken Konzentration der N-typischen Verunreinigungen den Leitfähigkeitstyp der Bereiche umzukehren. Es entsteht die Feldschutzschicht 11 des Leitfähigkeitstyps P, die die Bereiche 4a, 5a, 6a umgibt und die Bereiche 12a und 12b, die späteren Gatebereiche, ausspart.
Unter den Deckleisten 12 hat sich die bordotierte Schicht nicht ausgebreitet, weil die Deckleisten 12 die daruntergelegenen Teile vom Ionenbombardement geschützt haben. Die Deckleisten 12 sind so stark gewählt, daß sie für diesen Schutz ausreichen. Man sieht daraus, daß die Oberfläche der Struktur aus Figur 1b, soweit es sich nicht um die Bereiche 4a, 5a und 6a handelt und die durch die Deckleisten 12 abgedeckten Bereiche handelt, feldgeschützt ist. Die Feldschutzschicht 11 ist vom Leitfähigkeitstyp P im Gegensatz zum Typ P- der tiefer gelegenen Bereiche. Aus dem Querschnitt ersieht man, daß die gesamte Oberfläche der Struktur gemäß Figur 1b feldgeschützt ist. Besonders ist festzustellen, daß die Oberflächenbereiche der Struktur, die in Verlängerung der von den Deckleisten 12 abgedeckten Bereiche zwischen den N+typischen Bereichen 4a und 5a einerseits und 5a und 6a andererseits liegen, tatsächlich feldgeschützt sind. Sie sind im Anschluß an den Ionenbeschuß vom Typ P im Gegensatz zum
Typ P- vor Durchführung des Feldschutzes.
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Durch den Feldschutz werden - · parasitische
Inversionen, parasitische Kanäle und Leckströme zwischen den Feldeffekttransistorelementen, die in einem gemeinsamen Halbleitersubstrat untergebracht werden, eliminiert werden.
Die gemäß Figur 1b freiliegenden Teile der Siliziumstickstoffschicht 3 werden durch ein geeignetes Ätzmittel, zum Beispiel phosphorische Säure,- entfernt. Dann werden die nun freiliegenden Teile der Siliziumdioxydschicht 2 und die aus Siliziumdioxyd bestehenden Deckleisten 12 weggeätzt mit einem Ätzmittel, zum Beispiel gepufferter Fluorwasserstoffsäure, das den Siliziumstickstoff und das Halbleitersubstrat 1 nicht angreift. Es ergibt sich dann die Struktur wie in Figur '1c dargestellt.
Es sei hier daraufhingewiesen, daß die Deckleisten 12 und darunter gelegenen Teile der Siliziumstickstoffschicht 3 eine Maske bilden, durch die die Ausdehnung des Sourcebereichs, des Gatebereichs und des Drainbereichs und des feldgeschützten Bereichs präzise begrenzt sind.
Gemäß Figur Td läßt man eine verhältnismäßig dicke Siliziumdioxydschicht 2o über die Oberfläche der Struktur wachsen. Diese Siliziumdioxydschicht 2o ist in den Oberflächenbereichen 12a der Siliziumstickstoffschicht 3» wie in Figur 1d dargestellt, ausgespart. Wie aus Figur Id ersichtlich, ist also die gesamte Struktur auf ihrer Oberfläche mit Ausnahme der Oberflächenbereiche 12a von der dicken Siliziumdioxydschicht 2o bedeckt. Die rechteckigen Bereiche 12a der Siliziumstickstoffschicht 3 bedecken die dünne, darunterliegende Siliziumdioxydschicht 2. Es sei hier daraufhingewiesen, daß die Kanalbereiche 21 und 22, die in diesem Produktionsstadium bestehen, sich unterhalb der rechteckigen Oberflächenbereiche T2a erstrecken.
Die Struktur aus Figur 1d wird nun oberflächlich geätzt, wodurch die Siliziumstickstoffschicht 3 entfernt wird, jedoch die Siliziumdioxydschichten 2o und 2 unbeschädigt belassen werden. Daran anschließend wird das Siliziumdioxyd angeätzt, aber nur für kurze Zeit, so daß die Siliziumdioxydschicht 2, die nun freiliegt, entfernt wird. Der größte Till der Siliziumdioxydschicht 2o bleibt aber stehen. Nun wird eine verhältnismäßig dünne Siliziumdioxyd-
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schicht über die gesamte Oberfläche aufgetragen, so daß nun eine homogene Siliziumdioxydschicht 2o besteht, die in den Bereichen 12a und 12b sehr dünn ist, zum Beispiel 5oo Angström dick. Nun wird gemäß Figur 1e die Struktur von oben mit einem gebremsten Ionenstrom bombardiert des gleichen Verunreinigungstyps wie die Verunreinigung des Halbleitersubstrats 1. Im dargestellten Ausführungsbeispiel werden Borionen eingeschossen mit einer solchen Energie, daß die Bereiche 31 und 32 den Leitfähigkeitstyp P annehmen. Das Ionenbombardement reicht nur in den Bereichen 12a aus, diese Leitfähigkeitsumkehr hervorzurufen, im übrigen ist die Oberfläche der Struktur durch die stärkere Siliziumdioxydschicht 2o soweit geschützt, daß außerhalb der Bereiche 31» 32 durch das Ionenbombardement keine Leitfähigkeitsumkehr vorkommen kann. Der lonenbeschuß wird entsprechend dosiert, beispielsweise auf 7 x 1o Ionen pro Quadratzentimeter mit einer Energie von 35 Kiloelektronenvolt. Die Struktur, die sich im Anschluß an dieses Ionenbombardement ergibt, ist in Figur 1e dargestellt.
Auf fotochemischem Wege wird nun eine lOtowiderstandsschicht 4o mit einem Fenster 41 aufgetragen, wie dies in Figur 1f dargestellt ist. Nun wird die Struktur gemäß Figur 1f mit Ionen bombardiert, deren Verunreinigungstyp dem der Verunreinigungen des Halbleitersubstrats 1 entgegengesetzt ist. Beim dargestellten Ausführungsbeispiel ist das Halbleitersubstrat vom Leitfähigkeitstyp P und die Verunreinigungen des Halbleitersubstrats sind vom Leitfähigkeitstyp N. Demzufolge werden beispielsweise Phosphorionen mit einer
12 Energie von 1oo Kiloelektronenvolt und einer Dichte von 1,4 x 1o Ionen pro Quadratzentimeter auf die Struktur gemäß Figur 1f geschossen. Die Folge ist, daß der Bereich 32, der unter dem Fenster 41 liegt, seinen Leitfähigkeitstyp ändert und nun als Bereich 32a den Leitfähigkeitstyp N hat. Im übrigen ist die Struktur durch die Fotowiderstandsschicht 4o von den Auswirkungen dieses Phosphorionenbombardements geschützt.
Nun kann die Fotowiderstandsschicht 4o entfernt werden. Daraufhin wird die Struktur mit Phosphoajsilikatglas stabilisiert und anschließend getempert. Dann werden Kontaktöffnungen 4b, 5b, 6b und 5o in die Siliziumdioxydschicht 2o auf fotochemiechem Wege eingearbeitet und dann wird die Struktur mit einer Aluminiumschicht
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beschichtet, die dann auf fotochemischem ¥ege teilweise ausgeätzt wird, so daß die in Figur Ig ersichtlichen Kontakte 4c, 31Ta, 5c, 6c und 51 aus Aluminium stehenbleiben.
Die in Figur 1g dargestellte Struktur enthält zwei Transistoren unterschiedlichen Typs. Bei dem einen Transistor handelt es sich um einen Transistor vom Anreicherungstyp. . ·-- Dieser Transistor wird im folgenden EM-Transistor abgekürzt. Bei dem anderen Transistor handelt es sich um einen vom Verarmungstyp,
und ein Transistor dieses Typs wird im folgenden
kurz DM-Transistor genannt. Durch den elektrischen Kontakt 5c is"1" der Sourcebereich und der Gatebereich des EM-'Transistors mit dem Drainbereich des DM-Transistors verbunden.
Wie aus Figur 1g ersichtlich, ist durch den elektrischen Kontakt 4c über die Kontaktöffnung 4b der Sourcebereich des EM-Transistors kontaktiert. Der elektrische Kontakt 31 b ist an den an den Gatebereich des EM-Transistors angeschlossenen Kontakt 31c angeschlossen. Der elektrische Kontakt 5c ist durch die Kontaktöffnung 5"b an den Drainbereich 5a des EM-Transistors, der gleichzeitig Sourcebereich des DM-Transistors ist, angeschlossen. Der Kontakt 5c ist auch die Gateelektrode 32c des DM-Transistors angeschlossen. Der Kontakt 6c kontaktiert durch die Öffnung 5b den Drainbereich des DM-Transistors. Der Kontakt 51 ist der Substratkontakt und kontaktiert durch die Öffnung 5o das Halbleitersubstrat 1. .
Wie aus Figur Ig und Figur 3 ersichtlich, kann die in Figur 1g dargestellte Struktur als Inverterschaltung eingesetzt werden, aber dies ist nur ein Anwendungsbeispiel.
In Abänderung des dargestellten Ausführungsbeispiels kann man es auch unterlassen, die Siliziumstickstoffschicht 3» soweit sie gemäß.Figur 1d noch stehengeblieben ist, zu entfernen. In einem solchen Fall liegt dann über den Bereichen 31 und 32a gemäß Figur 1f eine dünne Schicht aus Siliziumstickstoff. Die Isolatoren für die ßatebereiche bestehen dann nicht, wie in Figur 1g dargestellt aus einer dünnen Siliziumdioxydschicht, sondern aus den stehengebliebenen Teilen der Siliziumstickstoffschicht 3 und zusätzlich der dünnen Siliziumdioxydschicht.
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Bei dem zweiten in Figur 2 dargestellten Ausführungsbeispiel wird ein Halbleitersubstrat mit der Siliziumdioxydschicht 2 und dann mit der Siliziumstickstoffschicht 3 beschichtet. Darauf ist durch Aufdampfen im Vakuum eine Oxydschicht 7o mit Aussparungen 4, 5 und 6 aufgetragen und durch diese Aussparungen hindurch sind Phosphorionen eingeschossen, durch die in den Bereichen 4a, 5a und 6a der Leitfähigkeitstyp auf den Typ E+ umgestellt wird. Die Bereiche 4a, 5a und'6asind im wesentlichen rechteckig, ebenso wie die Aussparungen 4, 5 und 6. Es werden nun aus einem Material, das gegen das Ätzmittel zum Wegätzen der Oxydschicht 7o resistent ist, Deckleisten 12 fotochemisch aufgetragen, die entsprechend wie die Deckleisten 12 aus Figur 1b, die Oberflächenbereiche 12a abdecken. Daraufhin wird die Oxydschicht 7o, soweit sie freiliegt, weggeätzt durch ein Ätzmittel, das die Deckleisten 12 stehenläßt, so daß die durch diese Deckleisten geschützten Teile der Oxydschicht 7o ebenfalls stehenbleiben. Ist das geschehen, dann werden die Deckleisten 12 weggeätzt und es bleiben nur noch die sich über die Oberflächenbereiche 12a erstreckenden Teile der Oxydschicht 7o stehen. Nun erfolgt Ionenbeschuß mit Borionen entsprechend wie im Text zu Figur 1b erläutert. Die eingeschossenen Ionen geraten in die Bereiche 11, 11a, 11b und 11c. Diese Bereiche ändern jedoch, soweit sie zuvor den Leitfähigkeitstyp N+ hatten, ihren Leitfähigkeitstyp nicht, weil die eingeschossenen Verunreinigungen nicht ausreichen, um dort den Leitfähigkeitstyp N+ zu ändern.
Die über die Bereiche 12a stehengebliebenen Teile der Oxydschicht 7o haben die darunterliegenden Teile des Substrates vor dem Ionenbombardement geschützt. Die Oxydschicht 7o war zu diesem Zweck hinreichend stark aufgetragen. Demzufolge ist bis auf die Oberflächenbereiche 12a und die Bereiche 4a und 5a die Oberfläche der Struktur aus Figur 2c feldgeschützt.
Dieser feldgeschützte Bereich ist in Figur 2d mit 11 bezeichnet und vom Leitfähigkeitstyp P im Gegensatz zum Leitfähigkeitstyp P- des Halbleitersubstrates 1. Die Oberflächenbereiche in Verlängerung der stehengebliebenen Teile der Oxydschicht 7o aus Figur 2o, die zwischen den Bereichen 4a und 5a einerseits und 5a und 6a andererseits liegen, sind exakt feldgeschützt. Diese
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Bereiche haben nun die Leitfähigkeit vom Typ P. Dieser Feldschutz ist vorteilhaft.
Durch Ätzen wird die Siliziumstickstoffschicht 3 gemäß Figur 2c überall entfernt, ausgenommen in den Bereichen 12a, wo sie durch die stehengebliebenen Teile der Oxydschicht 7o abgedeckt ist. Daran anschließend werden beispielsweise durch eine gepufferte Fluorwasserstoffsäure die verhältnismäßig dünne Siliziumdioxydschicht 2 und die stehengebliebenen Teile der Oxydschicht 7o weggeätzt.
Es sei daraufhingewiesen, daß die Bereiche 12a nach diesem Ätzvorgang nach wie vor die Oxydschicht 2 aufweisen, die bei diesem Ätzvorgang durch die darüber gelegene Siliziumstickstoffschicht abgedeckt war. Die Struktur, die sich ergibt, ist in Figur 2d dargestellt.
Durch Vergleich der Figuren 2d und ic ersieht man, daß die beiden Strukturen hinsichtlich ihres Schichtaufbaues einander gleichen. Der wesentliche Unterschied zwischen beiden Strukturen besteht in der oberflächlichen Ausdehnung der Bereiche 4a, 5a und 6a. Gemäß Figur 1c sind diese Bereiche 4a, 5a, 6a durch Diffusionstechnik gebildet, während sie gemäß Figur 2d durch Ionenimplantation erzeugt wurden.
Die weitere Bearbeitung der Struktur aus Figur 2c erfolgt wie bei dem ersten Ausführungsbeispiel und wie dort im Text zu Figur 1d bis 1g erläutert.
Es sei hier daraufhingewiesen, daß gewisse Einzelheiten der angewandten Techniken und auch gewisse, dem Fachmann geläufige Maßnahmen, zum Beispiel Tempern und Reinigungsmaßnahmen nicht erwähnt sind.
In den nachfolgenden Verfahrensbeispielen sind die Verfahrensschritte in der Reihenfolge, in der sie vorgenommen werden, fortlaufend durchnummeriert.
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Beispiel 1 (für die Herstellung des ersten Ausfübrungsbeispiels gemäß Figur 1 )
1. Ausgangsmaterial ist Silizium vom leitfähigkeitstyp P- mit einem spezifischen Widerstand von 14 bis 18 Ohm ρ2?σ Zentimeter und einer Kristallachsorientierung 1-0-0
2. Reinigen
3. Es wird eine Oxydschicht von 5oo Angström Stärke bei 97o Grad Celsius trocken erzeugt
4. Es wird im Vakuum eine Siliziumstickstoffschicht von 4oo Angstrom Stärke bei 8oo Grad Celsius aufgedampft.
5. Es wird im Vakuum eine Siliziumdioxydschicht von 21oo Angström Stärke bei 8oo Grad Celsius aufgedampft.
6. Es werden die Drain- und Sourcebereiche fotolithografisch festgelegt.
7. Es wird durch die Siliziumdioxydschicht von 21oo Angström Stärke hindurchgeätzt
8. Die Fotoschicht wird entfernt
9· Die Siliziumstickstoffschicht wird geätzt 1o. Es wird die 5oo Angström starke Siliziumdioxydschicht in den
Source- und Drainbereichen geätzt und es wird die 21oo Angström starke Siliziumdioxydschicht von den übrigen Bereichen weggeätzt. 11.Es erfolgt Kapseldiffusion mit Arsen.
12. Es wird eine I0.000 Angström starke Siliziumdioxydschicht aufgetragen.
13. Es werden fotolithografisch die Gatebereiche festgelegt, indem Fotowiderstandsmaterial auf den Gatebereichen belassen wird, während es überall außerhalb der Gatebereiche entfernt wird.
14· Die 1o 000 Angstrom starke Siliziumdioxydschicht wird weggeätzt, soweit sie nicht abgedeckt ist.
15· Die Reste der Fotowiderstandsschicht werden entfernt.
1 3 16. Es erfolgt Ionenimplantation unter Ionenbeschuß mit 2 χ 1o • Borionen pro Quadratzentimeter unter Ho Kiloelektronenvolt.
17· Die Siliziumstickstoffschicht wird überall,außerhalb der Gatebereiche entfernt.
18. Die 5oo Angström starke Siliziumdioxydschicht wird überall außerhalb der Gatebereiche entfernt, desgleichen die 1o 000 Angström starke Siliziumdioxydschicht in den Gatebereichen.
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19« Es .wird eine feuchte Oxydschiebt von. 65oo Angstrom Stärke frei 97o Grad Celsius erzeugt.
2ο. Im Ä'tzbad wird die Siliziums tickstoff schiebt von den Gate-Bereich en entfernt» - ■
21. Im Itzbad wird die 5öo Angström starke Siliziumdioxydschicht von den Gatebereichen entfernt.
22. Es wird eine trockene thermische Oxydschicht bei 97° Grad Celsius von 5oo Angstrom Stärke in den Gratebereichen erzeugt.
23. Es erfolgt Ionenimplantation für Anreicherungsbetrieb mit einem einjustierten Grenzwert von 7,9 x Io . Borionen pro Quadratzentimeter bei 3oKiloelektronenvolt.
24« Is werden fotolithografisch die Öffnungen über den im Ver- · armungsbetrieb arbeitsfähigen G-ates erzeugt.
25. Es erfolgt Ionenimplantation für den Verarmungsbetrieb mit
12 einem einjustierten Grenzwert von. 2r4 x 1o Phosphorionen pro Quadratzentimeter bei 95 Kiloelektronenvolt.
26. Die lotowiderstandsschicht wird entfernt.
27. Es wird eine Pbosphorsilikatglässchicht zur Stabilisation bei 8oo Grad Celsius aufgetragen.
28.. Es wird für 15 Minuten bei 1o5o Grad Celsius in Stickstoff getempert
29. Es werden fotolithografisch Kontaktlöcher begrenzt,
30. Die Kontaktlöcher werden ausgeätzt.
31. Die Fotowiderstandsschicht wird entfernt.
32. Es wird Aluminium aufgedampft.
33· Es wird fotolithografisch das Metallmuster festgelegt.
34. Das Metall wird ausgeätzt
35· Die Fotowiderstandsschicht wird entfernt.
36., Das Metall wird für 2o Minuten bei 4oo Grad Celsius in
Stickstoff getempert»
37. Die fertige Struktur wird geprüft.
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Beispiel 2 ( für die Herstellung des zweiten Ausführungsbeispiels gemäß figur 2 )
1-4 wie Verfahrensschritte 1-4 aus Beispiel 1.
5 Es wird im Vakuum eine Siliziumdioxydschicht von
1o ooo Angström Stärke bei 8oo G-rad Celsius aufgedampft.
6 wie Verfahrensschritt 6 aus Beispiel 1.
7 Es wird durch die Siliziumdioxydschicht von 1o ooo Angström Stärke bindurchgeätzt.
8 wie Verfahrensschritt 8 aus Beispiel 1.
9 Es erfolgt Ionenimplantation im Source- und Drainbe-
15
reich mit 5 x 1o Phosphorionen pro Quadratzentimeter bei 15o Kiloelektronenvolt.
10 - 19 wie Verfahrensschritte 13 bis 22 aus Beispiel 1. 2o, 21 wie Verfahrensschritte 27» 28 aus Beispiel 1.
22 - 25 wie Verfahrensschritte 23 bis 26 aus Beispiel 1.
26 Es wird für 2o Minuten bei 9oo G-rad Celsius in Stickstoff getempert.
27 -35 wie Verfahrensschritte 29 bis 37 aus Beispiel 1.
Es sei daraufhingewiesen, daß bei dem zweiten Ausfübrungsbeispiel die gleiche, verhältnismäßig dicke vakuumaufgedampfte Oxydschicht verwendet wurde, sowohl zur Maskierung bei der Implantation der Source und der Drain, als auch zur Maskierung zum Wegätzen der Siliziumstickstoffschicht. Da die Siliziumstickstoffschicht andererseits bei dem zweiten Ausführungsbeispiel benutzt wurde als Maske beim Wachsen der dicken Oxydschicht, ergibt sich zwangsläufig eine Ausrichtung der Kanten der durch Diffusion entstandenen Bereiche und der G-atebereiche.
Bei dem Ausfübrungsbeispiel nach Figur 2 sind die in Figur 2c noch stehengebliebenen Bereiche der dicken Oxydschicht 7o und die darunterliegenden Teile der Siliziumstickstoffschicht 3 die Maskenstruktur, die eine präzise geometrische Ausdehnung des Sourcebereichs, des Kanalbereichs und der G-ateleketrode bestimmen.
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ORiGiNAL INSPECTED

Claims (1)

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    ANSPRÜCHE
    1./Oberflächenfeldeffekttransistorelement mit mehreren Oberflächenfeldeffekttransistoren verschiedenen Typs - Anreicherungsund Verarmungstyp - nebeneinander in einem Substrat vom Leitfähigkeitstyp P-, dadurch gekennzeichnet, daß das Substrat oberflächlich auf den Leitfähigkeitstyp P+ dotiert ist in einem außerhalb der Gate-, Source- und Drainbereiche gelegenen unmittelbar an die Gatebereiche angrenzenden Feldschutzbereich ( 11 ).
    Transistorelement nach Anspruch 1, dadurch gekennzeichnet, daß der Feldschutzbereich ( 11 ) die Gate-, Source- und Drainbereiche, soweit sie nicht andere solche Bereiche berühren, angrenzend umgibt.
    Transistorelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Transistoren paarweise nebeneinander angeordnet sind und daß zu jedem Paar ein Transistor des Anreicherungstyps und einer des Verarmungstyps gehört, und daß zwischen den Gatebereichen der Transistoren eines Paars ein einziger Bereich des Leitfähigkeitstyps N+ liegt, der als Sourcebereich für den einen und als Drainbereich für den anderen Transistor dieses Paars dient.
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    - / - P 15 977
    4. Verfahren zur Herstellung eines Transistors nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierung des Feldschutzbereiches erfolgt durch Ionenimplantation in das bereits für Source und Drain dotierte Substrat unter Maskierung nur der Gatebereiche und mit einer Intensität, die nicht ausreicht, den Leitfähigkeitstyp der nicht maskierten Drain und Source zu ändern.
    5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Masken ( 7o ) zur Maskierung der Gates bei der Dotierung der Feldschutzbereiche in Fenster einer anderen Maske ( 2o ) umgesetzt werden, durch die die Dotierung der Gatebereiche erfolgt.
    6. Verfahren zur Herstellung eines Transistorelementes nach einem der vorhergehenden Vorrichtungsansprüche und/oder nach einem der vorhergehenden Verfahrensansprüche, dadurch gekennzeichnet, daß die Dotierung der Drain- und Sourcebereiche durch die Fenster einer ersten Maske erfolgt und daß diese erste Maske dann entfernt wird bis auf diejenigen von Fenster zu Fenster reichenden, die Gatebereiche abdeckenden Abschnitte der zwischen den Fenstern gelegenen Stege, und daß diese stehengebliebenen Abschnitte der ersten Maske als Maske dienen bei der Dotierung der Feldschutzbereiche.
    7. Verfahren zur Herstellung eines Transistorelementes nach einem der vorhergehenden Vorrichtungsansprüche und/oder nach einem der vorhergehenden Verfahrensansprüche, dadurch geken; zeichnet, daß die Gatebereiche zunächst sämtlichst auf den Anreicherungstyp P dotiert werden und daß dann die ausgewählten, für den Verarmungstyp bestimmten Gatebereiche auf diesen umdotiert werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3033535A1 (de) * 1979-09-05 1981-04-02 Texas Instruments Inc., Dallas, Tex. Halbleitervorrichtung und verfahren zu ihrer herstellung

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate
US4001048A (en) * 1974-06-26 1977-01-04 Signetics Corporation Method of making metal oxide semiconductor structures using ion implantation
JPS51111085A (en) * 1975-03-26 1976-10-01 Hitachi Ltd Semiconductor manufucturing process
JPS51124384A (en) * 1975-04-19 1976-10-29 Mostek Corp Method of producing ic
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
US3975220A (en) * 1975-09-05 1976-08-17 International Business Machines Corporation Diffusion control for controlling parasitic capacitor effects in single FET structure arrays
US4078947A (en) * 1976-08-05 1978-03-14 International Business Machines Corporation Method for forming a narrow channel length MOS field effect transistor
US4064527A (en) * 1976-09-20 1977-12-20 Intersil, Inc. Integrated circuit having a buried load device
NL185376C (nl) * 1976-10-25 1990-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4080718A (en) * 1976-12-14 1978-03-28 Smc Standard Microsystems Corporation Method of modifying electrical characteristics of MOS devices using ion implantation
US4135289A (en) * 1977-08-23 1979-01-23 Bell Telephone Laboratories, Incorporated Method for producing a buried junction memory device
SE7900379L (sv) * 1978-01-25 1979-07-26 Western Electric Co Halvledare-integrerad-krets
US4145233A (en) * 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
DE2832388C2 (de) * 1978-07-24 1986-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
US4303933A (en) * 1979-11-29 1981-12-01 International Business Machines Corporation Self-aligned micrometer bipolar transistor device and process
US4333227A (en) * 1979-11-29 1982-06-08 International Business Machines Corporation Process for fabricating a self-aligned micrometer bipolar transistor device
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPS5856434A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
US4575746A (en) * 1983-11-28 1986-03-11 Rca Corporation Crossunders for high density SOS integrated circuits

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
GB1233545A (de) * 1967-08-18 1971-05-26
GB1261723A (en) * 1968-03-11 1972-01-26 Associated Semiconductor Mft Improvements in and relating to semiconductor devices
US3717507A (en) * 1969-06-19 1973-02-20 Shibaura Electric Co Ltd Method of manufacturing semiconductor devices utilizing ion-implantation and arsenic diffusion
BE759057A (de) * 1969-11-19 1971-05-17 Philips Nv
US3634738A (en) * 1970-10-06 1972-01-11 Kev Electronics Corp Diode having a voltage variable capacitance characteristic and method of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3033535A1 (de) * 1979-09-05 1981-04-02 Texas Instruments Inc., Dallas, Tex. Halbleitervorrichtung und verfahren zu ihrer herstellung

Also Published As

Publication number Publication date
JPS5039881A (de) 1975-04-12
US3873372A (en) 1975-03-25
FR2237316A1 (de) 1975-02-07
FR2237316B1 (de) 1978-03-31
GB1459040A (en) 1976-12-22

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