DE2419885C3 - Decodiereinrichtung tür Sekundär-Radarsysteme mit räumlich getrennten Zentral- und Bediengeräten - Google Patents

Description

Die Erfindung bezieht sich auf eine Decodiereinrichtung für Sekundär-Radarsysteme, bei der die vom Luftfahrzeug ausgestrahlte, binärcodierte und in einem Zentralgerät empfangene und gespeicherte Kennung mit den binärcodierten Kennungen der im überwachten Luftraum erwarteten Luftfahrzeuge verglichen werden, wobei die erwarteten Kennungen an einem oder an mehreren Bediengeräten mittels Schalter eingestellt und das Zentralgerät sowie die Bediengeräte räumlich getrennt sind.

Aus der DT-AS 14 66 020 ist ein Antwortsender für Luftfahrzeuge bekannt, bei dem codierte Informationen in Form von gleichzeitigen Binärenlscheidungen vorgesehen sind (Paralleldarstellung der Information). Durch einen Steuerbefehl wird eine Umwandlung der parallel gespeicherten Information in eine serielle Darstellung vorgenommen.

Aus der DT-PS 12 67 555 ist es bekannt, in Flugsicherungssystemen neben den konventionellen Radaranlagen auch Sekundär-Radaranlagen zu verwenden. Das Sekundär-Radarsystem soll dabei die vom Primär-Radarsystem erhaltenen Informationen ergänzen Die Luftfahrzeuge sind mit einem Antwortgerät (»Transponder«) ausgerüstet, das bei Kontakt des Luftfahrzeuges mit dem Primärrada^r bestimmte Kenngrößen, wie die Kenn-Nummer, des angepeilten Luftfahrzeuges und dessen Flughöhe ausstrahlt, die von der Bodenstation empfangen und zusammen mit der Primär-Radarinformation verarbeitet werden. Bei der Auswertung von Sekundär-Radarangaben sind deshalb neben dem Radarsichtanzeigegerät weitere Einrichtungen erforderlich. An den Bediengeräten der Radar-Überwachungsanlagen sind Schalter vorgesehen, mit denen die Kennungen der im überwachten Luftraum erwarteten Luftfahrzeuge eingestellt werden können. Antwortet auf eine bestimmte Abfrage der Bodenstation ein Luftfahrzeug seiner Kennung, so wird die Übereinstimmung der einlaufenden Antwort mit der am Bediengerät bereits eingestellten Kennung überprüft (passive Decodierung).

Aus der US-PS 30 58 104 ist eine Decodiereinrichtung bekannt, bei der die an den Bediengeräten mittels Schalter eingestellten Kennungen mit der von einem Luftfahrzeug ausgestrahlten Kennung in allen Binärstellen gleichzeitig, d. h. parallel, verglichen werden. Γΐϊη derartiger paralleler Vergleich hat den Nachteil, daß eine sehr große Anzahl von Verglrichsschaltungen nötig ist. Für jede Binärstelle jeder eingestellten und erwarteten Kennung ist ja eine eigene Vergleichsschaltung nötig.

Der Erfindung liegt die Aufgabe zugrunde, bei Sekundär-Radarsystemen in einfacher und kostengünstiger Weise die von einem Luftfahrzeug ausgestrahlte Kennung mit den an den Bediengeräten eingestellten Kennungen der erwarteten Luftfahrzeuge zu vergleichen und bei positivem Vergleich einen entsprechenden Ausgangsimpuls zu erzeugen. Gemäß der Erfindung, die sich auf auf eine Decodiereinrichtung der eingangs beschriebenen Art bezieht, wird dies dadurch erreicht, daß die im Zentralgerät in an sich bekannter Weise parallel in einem ersten Speicher abgelegte empfangene Kennung zusammen mit dem ebenfalls binärcodierten und parallel in einem zweiten Speicher abgelegten Betriebsmodus in an sich bekannter Weise mit Hilfe einer Steuereinheit in eine Serienbitfolge umgewandelt und durch einen taktcesteuerten Sender zu den Bediengeräten übertragen wird, daß die beim Empfänger in den Bediengeräten eingetroffene Bitfolge in jedem Bediengerät in einer Prüfschaltung auf die richtige Übertragung von Prüfbits überprüft wird, daß in jedem Bediengerät für jede erwartete Kennung eine Vergleichsschaltung vorgesehen ist. der über einen ersten Informationseingang die beim Empfänger eingetroffene serielle Bitiolge und über einen zweiten InformationseinganL· die in einer Schaltermatrix gespeicherte und als serielle Bitfolpe ausizelcsene erwartete Kennung •seriell iiiul Mcllcrirk htiü /uccführt werden, wobei die Vergleichsschaltungen die beiden zugeführten seriellen Bitfolgen auf Gleichheit überprüft und bei positivem Vergleich einer gesamten Bilfolge an ihren Ausgängen einen Impuls erzeugen.
Eine weitere Lösung der geschilderten Aufgabe sieht bei einer Decodiereinrichtung der genannten Art vor, daß in einer Übertragungsphase aus jeder in den Bedienungsgeräten eingestellten erwarteten Kennung mittels einer Abtastschaltung eine Serienbitfolge ίο gebildet wird, daß die einzelnen Serienbitfolgen hintereinander als Gesamtfolge zum Empfänger im Zentralgerät übertragen werden, daß die Gesamtbitfolge in ein aus einzelnen Schieberegistern durch Serienschaltung gebildetes Gesamtschieberegister eingespeichert wird, daß ir einer Vergleichsphase der in Speichern parallel gespeicherte empfangene Betriebsmodus und die Kennung in an sich bekannter Weise mittels einer Steuerschaltung in einer Serienbitfolge umgewandelt werden, daß zu jedem Schieberegister eine Vergleichsschaltung vorgesehen ist. der über einen ersten Informations-Eingang die in eine Serienbitfolge umgewandelte empfangene Kennung und über einen zweiten Informationseingang die aus dem Schieberegister m ttels der Steuerschaltung ausgespeicherte Serienbitfolge zugeführt wird und die bei Gleichheit der zugeführten Bitfolgen an ihrem Ausgang einen Impiil«· erzeugt.

Beide Lösungen haben den Vorteil, daß statt den Vergleichseinrichuingen, die für jede Binirslelle der zu vergleichenden Kennungen vorzusehen wären, für jede zu vergleichende Kennung nur eine einzige Vergleichsschaltung nötig ist. Die erstgenannte Lösung der gestellten Au gäbe hat darüber hinaus den Vorteil, daß die Codtschalter an den Bedienungsgeräten gleichzeitig als Speicher der eingestellten Kennung dienen können.

Die Vorteile der Erfindung und deren Weiterbildungen sollen nachstehend an Hand von Zeichnungen erläutert werden. Es zeigt

Fig. 1 das Impulsdiagramm der vom Luftfahrzeug rückgestrahlten Kennung.

Fig. 2 ein Blockschaltbild der Decodiereinrichtung mit Übertragung der eingestellten Kennungen zum Bediengerät.
F i g. 3 ein Schaltbild einer Schaltermatrix,

F i g. 4 ein Schaltbild einer Prüfschaltung zur Überprüfung der rieht gen Übertragung vom Zentralgeräi zum Bediengerät.

F i g. 5 das Impulsdiagramm zweier asynchron ver· schachtelter BinäiZeichenfolgen,

Fig. 6a und 6b eine Darstellung einer Flug situation, die zu asynchron verschachtelten Kennun gen führt,

Fig. 7 ein Zeit diagramm bei nichtkorrigierter Ver arbeitung asynchron verschachtelter Kennungen,

F i g. 8 ein Zeitdiagramm bei korrigierter Verarbei tung asynchron verschachtelter Kennungen,

F i g. 9 a und ') b ergänzende Schaltungsteile zu Verarbeitung asynchron verschachtelter Kennungei zur Schaltung gemäß F i g. 2,

Fig. 10 ein Prinzipschaltbild einer Decodierein richtung mit Übertragung der am Bediengerät ein gestellten Kennungen in das Zentralgerät,

Fig. 11 ein Schaltbild einer Serienvcrgleichsschal tung,

Fig. 12 ein ImpuKdiagramm der mm Vcrgleic benöticten Informationen und di> Verplcichstakte« In Γ· ί'. I. 7cile ti. ist das ImpuKdiaeramin der In

7 8

formation dargestellt, die von den Luftfahrzeugen zur formation ist für jede Speicherzelle SPMl bis SPM 4,

Bodenstation ausgestrahlt wird. Diese Information SPKl bis SPK13 eine Schiebetaktklemme SCM 1 bis

besteht, aus insgesamt 17 Binärzeichen. Das erste Bi- bis SCM 4, SCKl bis SCK13 vorgesehen. Trifft an

närzeichen ist ein Kontrollbit Kl, das immer eine diesen ein Impuls auf, so wird der Inhalt der Speicher-

Binär-Eins ist. Dann folgen fünfzehn Binärzeichen, 5 zelle an die nächste Speicherzelle bzw. an den Aus-

die in zwei Bereiche I, II unterteilt sind. Der Bereich 1 gang SPA des Gesamtspeichers übergeben. Weiterhin

umfaßt drei Binärzeichen, mit denen der Betriebs- ist ein Taktgenerator TZ vorgesehen, der den in

modus verschlüsselt ist. Der Bereich II umfaßt vier Fig. 1, Zeile b, gezeigten Betriebstakt T erzeugt. Die-

Gruppen mit je drei Binärzeichen A 1, A 2, A 4—B 1. ser Takt T wird einer Steuereinheit 57 über einen

B 2, B 4 bis Dl. /) 2, D 4. Mit diesen Binärzeichen- io Takteingang TE zugeführt. Weiterhin weist die

gruppen können Informationen, wie Typ des Flug- Steuereinheit 57" einen Rahmenimpuiseingang BR

zeuges, Flughöhe usw.. übermittelt werden. An den auf.

Bereich II schließt ein weiteres Kontrollbit K 2 an. Über diesen Rahmenimpulseingang BR wird der das genau wie das Kontrollbit K 1 immer durch eine Steuereinheit 57 der Rahmenimpuls der vom 1 uft-Binär-Eins dargestellt st. In Zeile b von Fig. 1 ist 15 fahrzeug ausgestrahlten Kennung zugeführt. Dieser der Betriebstakt T aufgezeichnet. Durch strichlinierte Rahmenimpuls wird von der Steuereinheit 57' zu Linien ist angedeutet, daß der Belriebstakt aus Recht- ihrem Übernahmetaktausgang STV durchgeschaltet, eckimpulsen der halben Impulsbreite der Informa- Der Übernahmetaktausgang STV ist mit allen übertionsimpulse besieht, denen jeweils eine Impulsphase nahmetaktklemmen VM 1 bis VM 4, VKl bis VK 13 der gleichen Länge folgen. Eine Taktperiode hat da- 20 der Speicher SPM, SPK verbunden, ein dort auftremit die gleiche längt· wie ein ausgestrahltes Informa- tender Impuls steuert also, wie schon beschrieben, tions-Binärzeichen. die parallele Übernahme des verschlüsselten Betriebs-In Fig. 2 ist das Blockschaltbild einer Decodier- modus und der empfangenen Kennung in den Speieinrichtung gezeigt, bei der die vom Luftfahrzeug eher SPM, SPK. Die parallele Zwischenspeicherung ausgestrahlte Kennung vom Zentralgerät ZG zu den 25 ist nötig, um mit Hilfe der Rahmenimpulse die rück-Bediengeräten BG übertragen und dort mit den mit- gestrahlten Kennungen von Störungen zu unterscheitels Schalter eingestellten Kennungen der erwarteten den. Die siebzehn nächsten, vom Taktgenerator TZ Luftfahrzeuge verglichen wird. Fi g. 2 ist durch eine erzeugten und über den Takteingang TF. bei der strichpunktierte Linie in zwei Bereiche eingeteilt. Steuereinheil 57 eintreffenden Betriebstaktimpulse Rechts sind Einrichtungen im Zentralgerät ZG dar- 30 werden sowohl zum Schiebetaktausgang 575C als gestellt, links solche in den Bediengeräten BG. Da- auch zum Sendetaktausgang 575 durchgeschallet. bei sind nur die Einrichtungen dargestellt, die für die Der Sendetaktausgang 575 ist mit dem Sender 5 verpassive Decodierung notwendig sind. Im Zentralgerät bunden. der die aus den Speichern SPM, SPK aus- ZG sind zwei Speicher vorgesehen. Der erste Spei- geschobene Binärzeichenfolge taktgesteuert zu den eher .SPM dient zur Aufnahme des ersten Kontroll- 35 Empfängern E in den Bediengeräten BG überträgt, bits K 1 und der drei weiteren Binärzeichen. mit Der Schiebetaktausgang 575Γ ist mit allen Schiebederen Hilfe der Betriebsmodus verschlüsselt ist (A'l taktklemmen SCM 1 bis 5ΓΜ4, SCKl bis SCK 13 und Bereich I aus Fig. 1, Zeile α). Der zweite Spei- der Speicherzellen 5PMl bis 5PM4, SPA'I bis eher 5PA dient zur Aufnahme des Bereiches II aus SPA 13 der Speicher SPM, SPK verbunden. Die am Fig. 1, Zeile a, der vom Luftfahrzeug ausgestrahlten 4° Schiebetaktausgang 575Γ auftretenden Impulse beInformation und des zweiten Kontrollbits Kl. Beide wirken demgemäß die Übergabe eines Speicherzellen-Speicher SPM, SPK bestehen aus einer entsprechen- inhaltes an die nächste Speicherzelle im Schiebeden Anzahl von Speicherzellen 5PMl bis 5PM 4, register und eine Ausspeicherung des jeweiligen In- SPK 1 bis SPK13, die in üblicher Weise zu Schiebe- halts der ersten Speicherzelle SPM 1 über den Ausregistern /usammengeschaltet sind. Als Speicherzellen 45 gang SPA zum Sender 5.

werden vorzugsweise »J K-R/S-Master/Slave-Flip- Die vom Sender 5 im Zentralgerät ZG ausgesand·

Flops« verwendet. Jede Speicherzelle weist einen di- ten Binärzeichen werden in dem in jedem Bediengeräi

rekt wirkenden Eingang SM1 bis 5M 4. SK1 bis BG vorgesehenen Empfänger E empfangen. Dor

SK 13 auf, mit deren Hilfe die an ihnen anliegenden wird aus der eingetroffenen Serienbinärfolge zunächs

Informationen mit einem Übernahmetakt in die Spei- 50 der Betriebstakt 7 wiedergewonnen und einer Ab

eherSPM, SPK parallel übernommen werden können. laufsteuerung ABST über den Eingang ABTE züge

Dazu sind bei jeder Speicher/eile 5PMl bis 5PM 4. führt. Die am Empfänger £ eingetroffenen Binärzei

SPAl bis 5PA 13 eine Übernahmetaktklemme UM 1 chen werden daraufhin in einer Prüfschaltung Pi

bis f,'M4. VKl bis VK 13 vorgesehen. Liegt an die- auf die richtige Übertragung der beiden Kontrollbit

sen ein Impuls an, so werden die an den direkt wir- 55 Kl. A 2 überprüft. Die Prüfschaltung weist dazi

kenden Eingängen 5Ml bis 5M 4. 5Al bis SK 13 an- fünf Eingänge auf, einen Informationseingang PIE

liegenden Informationen in die Speicher 5PM und über den die beim Empfänger E eingetroffene Binär

SPK übernommen. Die beiden als Schieberegister aus- Zeichenfolge der Prüfschaltung PR zugeführt wird

gebildeten SpeicherSPM, SPK sind zu einem Gesamt- Weiterhin sind vier Takteingänge vorgesehen: eil

schieberegister verbunden. Dies wird dadurch er- 60 erster Eingang P7E. über den der Prüfschaltung P/

reicht, daß die erste Speicherzelle 5PA 1 des zweiten der durch ein Negierglied N 1 negierter Betriebstakt:

Speichers 5PA mit der letzten Speicherzelle SPM4 zugeführt wird, zwei Ablaufsteuereingänge ABl

des ersten Speichers SPM in bekannter Weise ver- AB 2. über die von der Ablaufsteuerung ABST er

bunden ist. Die erste Speicherzelle SPM 1 des ersten zeugte Impulse eintreffen, und ein Rückstelleingan Speichers 5PM weist einen Ausgang SPA auf. über 65 PRE. über den der Prüfschaltung ein Rückstcliimpul

den der Inhalt in den Speichern SPM. SPK ausge- zugeführt wird. Die Prüfschaltung PR weist außcrder

speichert werden kann Zum Ausschicben der in den einen Au\canc VOK auf: dort tritt so lange ein Sign;

Schiehcrccistcrspcichcrn SPM. SPK gespeicherten In- auf. das einer logischen Fins entspricht, wie die be:

ίο

den Kontrollbits Kl, Kl richtig zum Sender5 über- ersten Ausgang A 1 der Ablaufsteuerung ABST vertragen werden. Mit diesem Signal kann beispielsweise bunden, ebenso alle Eingangsklemmen 5£21, 5£22 eine Anzeige an den Bediengeräten BG betrieben wer- aller zweiten Schalter 5 21, 5 22 der Schaltermatrizen den, die dem Bedienpersonal die korrekle Übertra- SMAl, SMA 2. Allgemein ausgedrückt: Die Eingung der Kennung vom Zentralgerät ZG zu den Be- 5 gangsklemmen SEK 1 bis SEK 2 sind mit der K-\en diengeräten BG anzeigt. Ausgangskiemme AK der Ablaufsteuerung verbun-Die am Empfänger E eintreffenden Serienbinär- den, wobei K die Werte 1 bis 16 annehmen kann. In zeichen werden neben der Prüfschaltung PR auch jeder Schallermatrix SMAl. SMA 2 sind zwei allen Informationseingängen P der Vergleichsschal- NAND-Gatter A 1, Bl, A2.B2 und ein NOR-Gattungen Vl bis Vb zugeführt. Diese Vergleichsschal- io ter Cl, C 2 vorgesehen. Die Ausgangsklemmen SA 11 tungen V 1 bis V 6 sind identisch aufgebaut und wei- bis SA 81, 5,4 12 bis SA 82 sind mit den Eingängen sen neben dem ersten Informa:ionseingang P noch der ersten NAND-Gatter Al, A 2 verbunden. Die einen zweiten Informationseingang 5 und zwei Takt- Ausgangsklemmen 5,4 91 bis 5/1161 der Schalter eingänge T', R auf. Dem zweiten Informationsein- 5 91 bis 5161 sind mit den Eingängen des zweiten gang 5 werden die aus Schaltermatrizen SMA 1 bis 15 NAND-Gatters B 1 verbunden. Die Ausgänge der 5M.4 6 ausgelesenen Informationen der Codeschalter NAND-Gatter A I. B I. A 2. B 2 sind zu den Eingänin Form einer Binärzeichenfolge zugeführt, über den gen der NOR-Gatter C 1, C 2 geführt. Die Ausgänge ersten Takteingang 7" wird der negierte Betriebsakt T dieser NOR-Gatter Cl, C 2 sind mit den Ausgängen und über den zweiten Takleingang/? ein von der der Schaltermatrizen SMAl. SMA 2 identisch und Ablaufsteuerung ABST an deren Ausgang RT er- 20 werden, wie auch in F i g. 2 dargestellt, mit den zweizeugtcr Rückstellimpuls den Vergleichsschaltungen ten Informationseingängen 5 der Vergleichsschaltun-J'l bis Γ6 zugeführt. Die Vergleichsschaltungen Vl gen Vl. \'l verbunden. Die Ablaufsteuerung ABST bis V 6 weisen Ausgänge COK auf, bei denen eine ist so ausgelegt, daß genau an einem Ausgang A 1 bis Binäreins so lange auftritt, wie die beiden Serien- A 16 eine Binärnull, an allen anderen Ausgängen Bibinärfolgen. die deren Vergleichsschaltung Vl bis 25 näreinsen auftreten. Die Binärnull wird dabei takt- V 6 über die Informationseingänge P, S zugeführt gesteuert vom ersten Ausgang A 1, zum zweiten Auswerden, äquivalent sind. Die zweiten Informations- gang A 2 und zu den folgenden Ausgängen fortgeeingänge 5 der Vergleichsschallungen Vl bis V 6 schaltet, wobei nach dem letzten Ausgang A 16 wiesind mit den Ausgängen von Schaltermatrizen SMA 1 derum der erste Ausgang A 1 an die Reihe kommt, bis SMA 6 verbunden. Diese Schaltermatnzen be- 30 Die Ablaufsteuerung ABST könnte demgemäß aus stehen im wesentlichen aus den Schaltern, mit denen einem zyklischen Schieberegister mit einer cingespeidas Bedienpersonal die Kenningen der erwarteten cherten Null bestehen. Die Binärnull soll genau an luftfahrzeuge einstellen, und einer Logikschaltung, dem Ausgang der Ablaufsteuerung ABST auftreten, die diese gespeicherten Informationen in eine Serien- der mit den Schaltern der Speichermatrizen verbunbinärfolge umwandelt. Der Aufbau der Schaltermatri- 35 den ist, deren Schalterzustand mit dem jeweiligen zen SMA I bis SMA 6 wird in Fig. 3 ausführlich er- Takt ausgelesen -verden soll. Das Auslesen der Schalläutert. Die Schaltermatrizen SMA 1 bis SMA 6 sind terzustände der Schaltermatrizen SMA 1, SMA 2 soll außerdem noch mit der Ablaufsteuerung ABST ver- exemplarisch am Auslesen des Schalters 511 dargebunden, die das Auslesen der gespeicherten Informa- stellt werden. Dazu tritt am Ausgang A 1 der Abtion steuert. Besonders vorteilhaft bei einer derartigen 40 laufstcuerung ABST eine Binärnull, an allen anderen Decodiereinrichtung ist, daß an ein Zentralgerät Ausgängen Al bis .4 16 eine Binäreins auf. Zu ernahezu beliebig viele Bediengeräte BG in Serie zu- ganzen ist, daß an einer Schalterausganesklemme eine geschaltet werden können. Dazu ist lediglich der Binäreins auftritt, wenn dieser Schalter geöffnet ist. Empfänger E so zu gestalten, daß er die empfangenen Unter dieser Voraussetzung treten unabhängig vom Binärzeichen verstärkt und an den Empfänger/: des 45 Schaltzustand der Schalter 5 21 bis 5161 an allen nächsten Bediengerätes BC, weitergibt. Eingängen der NAND-Gatter/} 1, B 1 logische Ein-In Fig. 3 wild eine Schaltermatrix SMA 1 näher sen auf, ausgenommen dem ersten Eingang des dargestellt und eine weitere SMA 2 angedeutet und NAND-Gatters ,4 1. der ja mit der Ausgangskiemme ihre Verschaltung mit der Ablaufsteuerung ABST SAlX des betrachteten Schalters 511 verbunden ist. und den Vergleichsschaltungen V 1 und Vl gezeigt. 50 Am Ausgang des zweiten NAND-Gatters B 1 tritt so-Die Schaltermatrizen sind dabei durch strichpunk- mit in jedem Fall eine logische Null auf. Ist der Schaltierte Linien umrandet. In der Schaltermatrix 5Λ/.4 1 ter 511 geschlossen, so liegt am ersten Eingang des sind sechzehn Schalter 511 bis 5161 vorgesehen. NAND-Gatters A 1 eine Binärnull. Am Auseans des Die Schalter 5 61 bis 5141 sind dabei der Übersicht- NAND-Gatters A 1 tritt eine logische Eins auf. Diese lichkeit wegen nicht dargestellt. Die zweite Schalter- 55 Eineangskombination: Logische Eins am Ausgans: des matrix SMA 1 ist mit den Schaltern 5 12 bis 5 32 nur NAND-Gatters A 1. logische Null am Ausgang des noch angedeutet. Mit de.i jeweils drei ersten Schal- NAND-Gatters B 1. bewirkt am Ausgang des NOR-tern 511 bis 5 31.5 12 bis 5 32 wird der binärcodierte Gatters C I eine logische Null. Ist der Schalter 511 Betriebsmodus von dem Bedienpersonal eingestellt. geöffnet, so liegt am ersten Eingang des NAND-Gat-Mit den Schaltern 541 bis 5151 wird die binär- 6° ters A 1 eine Binäreins, am Ausgang dieses Gatters codierte Kennung des erwarteten Luftfahrzeuges ein- A 1 tritt eine logische Null auf. Demgemäß liegt am gestellt. Jeder Schalter 511 bis 5161, 512 bis 532 Ausgang des NOR-Gatters C 1 bei geöffnetem Schalweist eine Eingangsklemme SE 11 bis SE 161, 5£12 ter 5 11 eine logische Eins vor. So werden alle Schalbis 5£32 und eine Ausgangsklemme 5.4 11 bis ter nacheinander abgetastet, an den Auseängen der SA 161. 5.4 12 bis 5-4 32 auf. Bei der Ablaufsteue- 65 Schaltermatrizen SMA 1. SMA 2 treten logische Einrung ABST sind sechzehn Steuerausgänge A 1 bis sen auf wenn der abgetastete Schalter der jeweiligen A 16 vorgesehen. Die Eingangsklemmen SE 11, SE 12 Schaltermatrix SMA 1 bis SMA 1 geöffnet, und eine aller Speichermatrizen SMA 1, SMA 2 sind mit dem logische Null, wenn der abgetastete Schalter ge-

schlossen ist. Die so am Ausgang der Schaltermatrizen SMA 1 bis SMA 2 auftretenden Binärzeichenfolgen werden in den Vergleichsschaltungen Kl, V 2 mit der zum Empfänger E des Bediengerätes BG übertragenen, empfangenen Kennung des Luftfahrzeuges verglichen; die weiteren Eingänge R, T', P der Vergleichsschaltungen V 1, V 2 sind bereits in F i g. 2 beschrieben.

Fig. 4 zeigt die Prüfschaltung PR, die gemäß Fi g. 2 im Bediengerät BG zur Überprüfung der richtigen Übertragung der Kontrollbits A'l, Kl vorgesehen ist. Dabei ist ein Informationseingang PIE, zwei Ablaufstcuereingänge AB 1, AB 2, ein Takteingang PTI-: und ein Rücksielleingang PRL vorgesehen. Am InformationseingEing PIE treffen die vom Sender S des Zentralgerätes ZG zum Empfänger E des Bediengerätes übertragenen Serienbinärfolgen ein, die auf die richtige übertragung der beiden Konlrollbits Kl, K 2 überprüft werden sollen. Der Informationseingang PIE ist mit einem Eingang eines ersten NAND-Gatters N 20 verbunden, dessen zweiter Eingang mit dem ersten Ablaufsteuereingang ABl verbunden ist. An dem ersten Ablauf steuereingang .4 ß 1 wird von der Ablaufsteuerung ABST zeitgleich mit dem erwarteten Eintreffen der beiden Kontrollbits Kl, K2 ein Impuls erzeugt.

Sind beide an den Eingängen des N AND-Gatters 20 auftretenden Signale eine Binäreins, so wird am Ausgang eine logische Null erzeugt, andernfalls tritt am Ausgang des NAND-Gatters N 20 immer eine logische Eins auf. Der Ausgang des NAND-Gatters N 20 wird zum Eingang des UND-Gatters U 22 geführt. Im Zeitraum außerhalb der beiden Kontrollbits Kl, K 2 muß der Ausgang des UND-Gatters U 22 ebenfalls auf logisch Null gehalten werden. Dazu ist ein zweiter Ablaufsteuereingang AB 2 vorgesehen, an dessen Eingang außerhalb des Zeitraums der Kontrollbitübertragung immer eine logische Null liegt. Der zweite Ablaüfsteuereingang AB 2 'St mit einem zweiten Eingang des UND-Gatters U 22 verbunden. Eine dort liegende Null bewirkt, daß unabhängig vom Zustand des anderen Eingangs am Ausgang des UND-Gatters U 22 eine logische Null auftritt. Der Ausgang des UND-Gatters U 22 ist mit dem /-Eingang eines »J/K-Master'Slave-Flipflops* FLl verbunden. Der K-Eingang des NAND-Flipflops F/. 2 ist mit dem Rückstelleingang PRE der Prüfschaltung Pi? verbunden. Der Ausgang 5 ist identisch mit dem Ausgang ÜOK der Prüfschaltung PR. Der Takteingan;? CL des Flipflops FL 2 ist mit der Takteingangsklemme PTE verbunden. Dort wird der Prüfschaltung PR der negierte Betnebstakt T zugeführt. Dadurch ist gewährleistet, daß das Ergebnis am Ausgang des UND-Gatters U 22 zu genau definierten Zeitpunkten in das Flipflop FL 2 übernommen wird. Am Ausgang VOK tritt bei einer derartigen Schaltung so lange eine Eins auf. wie am Informationseingang PIE zu dem erwarteten Zeitpunkt, nämlich dem Übertragungszcitpunkt des Kontrollbits Kl. Kl. eine Binäreins auftritt.

Bei den bisherigen Überlegungen wurde davon ausgegangen, daß während der Decodierung einer rückgestrahlten Kennung keine Binärzeichen von Kennungen anderer Luftfahrzeuge beim empfangenden Radarsystem eintreffen. Dies ist jedoch oft nicht der Fall. Befindet sich nämlich ein zweites Flugzeug innerhalb der Entfernung, die das Sekundär-Radarsienal während der gesamten Kennungs-Ubertragungszeit zurücklegt, so kann es vorkommen, daß die beiden Antworten der Luftfahrzeuge teilweise ineinanderlaufen. Dabei sind zwei Fälle zu unterscheiden: Bei der synchronen Antwortüberlappung liegen zwei 5 oder auch mehr Antworten so übereinander, daß sie ein gemeinsames Zeitraster haben. Es läßt sich am Empfängerausgang der Radarstation nicht mehr feststellen, ob ein einzelner Impuls der einen oder anderen rückgestrahlten Kennung angehört. Für diesen

ίο Fall ist im Zentralgerät ZG eine sogenannte »Degarbling«-Schaltung vorgesehen, die alle nach einer ersten Kennung eintreffenden synchronen Kennungen unterdrückt. Bei der nichtsynchronen Antwortüberlappung liegen die Antworten so übereinander, daß ihre beiden Zeitraster nicht aufeinanderfallen. Solche Antworten können — im Rahmen des Auflösungsvermögens der Decodiereinrichtung — getrennt und dann einzeln entschlüsselt werden. Dies soll an Hand von F i g. 5 erläutert werden. In Zeile α ist der Rahmenimpuls RA 1 einer ersten Kennung K 1 aufgezeichnet. Die Vorderflanke dieses Rahmenimpulses RA 1 gibt gleichzeitig das Zeitraster der ersten Kennung K 1 an. In einem Zeitbereich von 1 (is, der symmetrisch um die Vorderflanke des Rahmenimpulses RA 1 angeordnet ist, kann das erste Binärzeichen der ersten Kennung K 1 übertragen werden. Die Binärzeichen werden dabei durch Impulse einer Länge von 0.5 iis dargestellt. An diesen erlaubten Bereich für die Impulse der Kennung K 1 schließt sich ein verbotener Bereich von 0,45 us an. Dieser Bereich ist im Gegensatz zum erlaubten Bereich nicht schraffiert dargestellt. Daraufhin folgt wiederum ein erlaubter Bereich von 1 ns. Das Zeitraster der ersten Kennung K 1, dargestellt durch senkrechte strichlinierte Linien, liegt also in Abständen von 1,45 ns von der Vorderflanke des Rahmenimpulses RAl. In Zeile b sind zwei Binärzeichen der ersten Kennung K 1 dargestellt, die beide Binäreinsen sein sollen. Jede weitere Kennung, deren Rahmenimpuls in den erlaubten Bereich der ersten Kennung K1 fallen würde, wird durch die »Degarbling'-Schaltung des ZentralgerätesZG unterdrückt. Lediglich eine Kennung, deren Rahmenimpuls RA 2, wie in Zeile c dargestellt ist. in die verbotenen Bereiche der ersten Kennung K 1 fällt, wird durch die »Degarblinge-Schaltung nicht unterdrückt und kann prinzipiell von der Decodiereinrichtung ausgewertet werden. In Zeile d sind die ersten beiden Binärzeichen einer zweiten Kennung K 1 gezeigt, die wiederum zwei Binäreinsen sind. Weiterhin ist durch strichpunktierte senkrechte Linien das Zeitraster der zweiten Kennung K 2 eingezeichnet und die erlaubten Bereiche der zweiten Kennung K 2 durch Schraffur angedeutet. Wie man sieht, kann es nun zi keiner weiteren asynchronen Überlappung kommen da ein weiterer Rahmenimpuls nun entweder in der erlaubten Bereich der ersten Kennung K1 oder dei der zweiten Kennung K 2 fallen würde und deshall von der »Degarbling«-Schaltung im Zentralgerät ZC unterdrückt würde.

An Hand von F i g. 6 soll die dazu gehörende real Flugsituation gezeigt werden. In F i g. 6 a ist eine Bc denradarstation BRS dargestellt, die von drei Flug zielen Fl, F2 und F3 Sekundär-Radarsignale emr. fängt. Der Raum um die Bodenradarstation BRS v.

in siebzehn kugelschalenausschnittsförmige Räum R 1 bis R 17 unterteilt. Die Begrenzung dieser Kuge schalen nach der Seite und der Höhe ist durch d Richtcharakteristik der Antenne der Bodenrada

13 ' 14

station BRS gegeben. Die Dicke einer Kugelschale ist K 2 um eine gleiche konstante Verzögerungszeit t_Verz identisch mit der Strecke, die die Radarwelle während ausgesetzt. Diese Verzögerungszeit t_Vcrz muß so gedes für die Übertragung eines Binärzeichens er'aub- wählt werden, daß die Verarbeitungszeit
ten Zeitraumes, im gewählten Beispiel 1 \is, zurücklegen kann. Dies entspricht etwa einer Strecke von 5 t_Zikius ^ h-crs + h-crz
150 m. Zwischen den Kugelschalenausschnitten sind

ZwischenräumeZ1 bis Z6 angeordnet, die entspre- ist. Wie aus Fig. 5 ersichtlich, ist die Verschiebungschend dem verbotenen Zeitbereich von 0,45 us eine zeit t_Vcrf mindestens 0,5 us, d. h., der Rahmenimpuls Strecke von 68 m messen. In F i g. 6 b wird dies noch der zweiten Kennung K 2 muß mindestens 0,5 us nach einmal in verkleinerter Draufsicht gezeigt. Die Räume io dem Rahmenimpuls der ersten Kennung K 2 auftre- R 1 bis R 17 sind dabei entsprechend den erlaubten ten. Deshalb ist die Verzögerungszeit
Bereichen in Fig. 5, Zeilen a, b, schraffiert gekennzeichnet. Der Abstand des ersten Raumes R 1 von t_Verz = tzykius ~ 0,5 \is.
der Bodenradarstation BRS wird immer durch das

nächstfliegende Flugziel Fl bestimmt. Fliegt nun ein 15 In Zeile α von Fig. 8 folgt demnach nach der Verweiteres Flugziel F 2 in einem der siebzehn Räume arbeitungszeit t_Zykhls die Verzügerungszeit t_Vcrz, deren Rl bis R 17, so überlappen sich die ausgesandten Ende wieder der Anzeigepunkt tan 1 der Decodierung Kennungen der beiden Flugziele Fl, F2 synchron, der ersten Kennung A'1 ist. In Zeile/) wird die Ver- und die Kennung des weiter ab fliegenden Flugzicles arbeitung der zweiten Kennung A' 2 gezeigt. Der Rah-F 2 wird von der »Degarbling«-SchaHung des Zentral- 20 menimpuls deser zweiten Kennung K 2 triift nach der gerätes ZG unterdrückt. Fliegt jedoch ein Flugziel F3 Verschiebungszeit _Vr, tin. Dann wird mit der Decoim Zwischenraum zwischen zwei Räumen, beispiels- dierung der zweiten Kennung um die Verzögerungsweise wie in Fig. 6 dargestellt, im Zwischenraum Z 1 zeit t_v,._rz ausgesetzt, anschließend erfolgt die Decozwischen den Räumen Rl und R 2, so überlappen dierung während der Ve·arbeitungszeit f*,*·/«^ Die absich die Antworten der Flugziele Fl und F 3 asyn- 25 geschlossene Decodierung kann zum Zeitpunkt tan 2 chron und können prinzipiell decodiert werden. angezeigt werden. Die Anzeige/eitpunkte .'an 1. tan 2

Die Antwort eines zweiten Flugzieles, die asyn- liegen damit genau urr die Verschiebungszeit t_Viri

chron überlappend zur Antwort eines ersten Flug- auseinander.

zieles eintrifft, muß so lange zwischengespeichert wer- In Fi g. 9 wird gezeigt, wie die Decodiereinrichtung den, bis die Decodierung der ersten Antwort abge- 30 nach F i g. 2 zu ergänzen ist, daß damit auch asynschlossen ist. In Fig. 7 ist das Zeitdiagramm einer chron verschachtelte Kennungen decodiert werden derartigen Verarbeitung aufgetragen. In Zeile α ist die können. Dabei ist in Fi z. 9 a dargestellt, welche VerVerarbeitung der ersten Kennung K 1 schematisch änderungen im Zentrakerät ZG. in F i g. 9 b, welche dargestellt. Der Zeitpunkt t = 0 ist durch das Eintref- Veränderungen in den Bediengeräten BG vorzunehfen des Rahmenimpulses der ersten Kennung A'1 ge- 35 men sind. Im Zentralgcrät ZG sind, wie in Fig. 2, kennzeichnet. Daran schließt die Verarbeitungszeit vorhanden: die Steuere nheit ST. der Taktgenerator 'zvt/uji ^ani ^am Ende dieser Zeit kann die korrekte TZ, der Sender S und di; beiden Speicher SPM. SPK. Decodierung angezeigt werden. Deshalb wird dieser Außerdem sind im Zeniralgerät ZG zur Bewältigung Zeitpunkt tan 1 genannt. In Zeile b wi;rd das Eintref- der Decodierung von verschachtelten Keimungen fen einer zweiten Kennung K 2 und deren Verarbei- 40 vorgesehen: eine Rahmenimpulssteuerung RIST, eine tung gezeigt. Der Rahmenimpuls der zweiten Ken- Rahmenimpulsverzögenngsschaltung RIVERZ, zwei nung K 2 soll mit einer Verschiebungszeit /_VVrs nach weitere Speicher SPM'. SPK'. ein Gatterumschalter U dem Rahmenimpuls der ersten Kennung K 1 eintref- und ein ODER-Taster C 1. Die Speicher SPM'. SPK' fen. Daran schließt sich eine Wartezeit !,„,,, an. die sind identisch aufgebaut wie die bereits in Fi g. 2 beso lange Dauert, bis die erste Kennung K 1 decodiert 45 schriebene ι Speicher SPM, SPK. Die Schiebetaktist, d. h bis die Verarbeitungszeit f_ZvA(lJS der ersten klemmen ICM, SCK' dar Speicher SPM', SPK' sind Kennung K 1 beendet ist. Dann kann die Verarbei- mit dem S;hiebetaktausgang STSC der Steuereinheit tungszeit t_Zyklus der zweiten Kennung K 2 beginnen, ST verbunden.

die zum Anzeigepunkt tan 2 beendet ist. Ein derarti- Die Rahmenimpulsstsuerung RIST weist zwei

ger Verarbeitungsablauf hat den Nachteil, daß die 50 Schaltzustände auf: »R&hmenimpuls 1«. Rahmenim-

Zeitverhältnisse zwischen dem Eintrefferi der ersten puls 2«. Der Schaltzustand »Rahmenimpuls 1< ist der

Kennung Kl und der zweiten Kennung K 2 nicht Grundzustand der Rahrrenimpulssteuerung RIST. In

mehr vorhanden sind. Der Zeitraum zwischen dem diesem Schaltzustand het ein über die Klemme BR'

Anzeigezeitpunkt tan 1 der Decodierung der ersten bei der Rahmenimpulsseuerung RIST eintreffender

Kennung K 1 und dem Anzeigezeitpunkt tan 2 der 55 Rahmenimpuls folgende Wirkung: Die Rahmen-

Decodierung der zweiten Kennung KZ ist in diesem impulssteuerung RIST ichaltet den Rahmenimpuls

Fall immer die Verarbeitungszeit t_Zyklus und nicht, zum Steuerausgang RIA durch, der seinerseits mit

wie es richtig wäre, die Verschiebungszeit t_Vers zwi- dem Eingang des ODER-Gatters O 1 verbunden ist,

sehen dem Eintreffen der Rahmenimpulse der beiden dessen Ausgang zur Klemme BR der Steuereinheit ST

Kennungen Kl, K 2. 60 geführt ist. Der Rahmenimpuls wird also direkt zur

In F i g. 8 wird deshalb ein korrigierter Arbeits- Steuereinheit ST durchgeschaltet. Dann erfolgt die ablauf dargestellt. Die Decodierung einer ersten Ken- Verarbeitung, wie zu Fig. 2 bereits beschrieben: nung K1 wird in Zeile a, die einer zweiten Kennung Übernahme der Kennung und des Modus in die Spei- K 2 in Zeile b gezeigt. Der Zeitpunkt ί = 0 ist wie- eher SPM, SPK und schrittweises Ausschieben aus derum durch das Eintreffen des Rahmenimpulses der 65 diesen beiden Registern zum Ausgang STA. An einem ersten Kennung K1 bestimmt. Dabei wird sowohl mit Umschaltersteuerausgang RIA U der Steuereinheit ST der Anzeige der Decodierung der ersten Kennung K1 wird so lange ein Impuls, erzeugt, bis über den Taktals auch mit der Decodierung der zweiten Kennung eingang LTE der Rahmeniinpulssteuerung RIST ein

/fÜ

is 16

Impuls auftritt. Der Takteingang LTE ist mit einem gen COKVERZl bis COKVERZ6 ein Impuls eintrifft, Ausgang STL TE der Steuereinheit ST verbunden. so wird das nächste am Eingang auftretende Signal An diesem Ausgang STLlE erzeugt die Steuereinheit um eine bestimmte Zeit, die Verzögerungszeit t_Vcr2, ST gleichzeitig mit dem letzten Schiebetakt eines verzögert und dann zum Ausgang durchgeschaltet. Ausschiebezyklus einen Impuls. Trifft nun über den s Die Verzögerungssteuereingänge VERZSTE der Ver-Rahmenimpulseingang Bh" der Rahmenimpulssteue- zögerungsschaltungen COKVERZl bis COKVERZd rung ein weiterer Rahmenimpuls ein, bevor über den sind mit der Eingangsklemme COKVERZ des Be-Takteingang L7£ der letzte Impuls eines SchLbezyk- diengerätes BG verbunden, die ihrerseits mit dem lus eingetroffen ist, so bedeutet dies, daß die Verar- Ausgang RIVERA der Rahmenimpulssteuerung RIST beitung einer ersten Kennung noch nicht abgeschlos- io verbunden ist.

sen ist, daß eine asynchrone Verschachtelung vor- Flg. 10 zeigt das Prinzipschaltbild einer Decoliegt, diereinrichtung mit der Übertragung der am Bedien-

Die Rahmenimpulssteu.;rung wird dadurch in den gerät BG eingestellten Kennung in das Zentralgerät Zustand »Rahmenimpub 2« geschaltet. Das bedeutet, ZG. Im Zentralgerät ZG sind vorgesehen: zwei Speidaß der weitere Rahmen mpuls zum Verzögerungs- 15 eher SPM, SPK zur Aufnahme des vom Flugzeug ausgang RIVERA durchgeschaltet wird. Dieser Aus- ausgestrahlten Betriebsmodus und der Kennung, ein gang RIVERA ist sowohl mit den Übernahmetakt- Empfänger E, der die vom Bediengerät BG ausgeklemmen UM', UK' der Speicher SPM', SPK' ver- sandten Informationen über die mittels Codewahlbunden. Damit wird die parallele Übernahme der schalter eingestellten erwarteten Kennung empfängt, zweiten Kennung und des Betriebsrnodus in die Spei- 20 für jede erwartete Kennung ein Schieberegister SR 1 eher 5PM', SPK' gesteuert. Weiterhin ist der Aus- bis SR 6 mit den dazugehörigen Ansteuerschaltungen gang RIVER/: der Rahmenimpulssteuerung RIST ASTl bis AST6, eine Steuerschaltung571 und für mit der Rahmeniirnuls-Verzögerungsschaltung jede erwartete Kennung eine Vergleichsschaltung V1 RlVERZ verbunden. In dieser Schaltung wird der bis V6. Bei dieser Decodiereinrichtung gliedert sich Rahmenimpuls um einen konstanten Zeitbetrag, der 25 der Ablauf in zwei Phasen: eine Übertragungsphase Verzögerungszeit t_Vcrz entsprechend der Beschreibung und eine Vergleichsphase. Zunächst soll die Übertravon Fig. 8 verzögert. Der Ausgang dieser Rahmen- gungsphase erläutert werden. Die Steuerschaltung impuls-Verzögerungsschaltung RlVERZ ist mit dem STl weist drei Eingänge auf, einen Rahmenimpulszweiten Eingang des ODER-Gatters O 1 verbunden, eingang BR, einen Codetriggereingang CT und einen dessen Ausgang mit der Rahmenimpulsklemme BR 3° Takteingang TEl. Ein Impuls am Codetriggereingang der Steuereinheit ST verbunden ist Außerdem ist der CT signalisiert den Beginn der Ubertragungsphase. Ausgang RIVERA der Rahmenimpulssteuerung Dazu gibt die Steuerschaltung 571 über ihren Aus- RlST mit einem Ausgang COKVERZ des Zentral- gang STAST einen die ganze Übertragungsphase angeräts ZC? verbunden. De * letzte Schiebetakt, mit dem dauernden Impuls zu den Ansteuerschaltungen AST 1 die erste Kennung aus den Speichern SPM. SPK aus- 35 bis AST6 über deren Steuereingänge Ul bis t/6 ab. geschoben wurde und d:r der Rahmenimpulssteue- Dieser Impuls bewirkt, daß die Informationseingänge rung RIST über den Takteingang LTE zugeführt 71 bis /6 zum Ausgang der Ansteuerschaltung ASTl wird, bewirkt, daß am Umschaltersteuerausgang bis AST6 durchgeschaltet werden. Bei der Ansteuer- RlAU eine Binärnull erzeugt wird, solange sich die schaltung/4576 ist der Informationseingang/6 mit Rahmenimpulssteuerung im Zustand »Rahmen- 40 dem Empfänger E verbunden, der Ausgang der Animpuls 2·< befindet. Der Gatterumschalter U ist so steuerschaltung AST6 ist mit dem Schieberegister aufgebaut, daß er bei Varliegen einer Binäreins am SR6 verbunden. Der Ausgang dieses Schieberegisters Steuereingang UST den Eingang UE zum Ausgang SR 6 ist mit dem Informationseingang/5 der näch- UA. bei Vorliegen einer Binärnull am Steuereingang sten Ansteuerschaltung ,4575 verbunden und deren UST den Eingang UE' zum Ausgang UA durch- 45 Ausgang wiederum mit dem Eingang des Schiebeschaltet. Der Eingang UF. ist mit dem Ausgang SPA registers SR 5. Diese Verschaltung ist bei allen Andes Speichers SPM, der Eingang UE' mit dem Aus- Steuerschaltungen und Schieberegistern gleich. Bei gang SPA' des Speichers SPM' verbunden. Bei Vor- Vorliegen eines Impulses an den Steuereingängen i/l liegen einer Binäreins am Steuereingang UST werden bis t/6 der Ansteuerschaltung AST 1 bis AST6 bilalso die ausgeschobenen Binärzeichen aus den Spei- 50 den die Schieberegister SR1 bis SR 6 somit ein Gechern SPM, SPK zum Sender 5 durchgeschaltet, bei samtschieberegister, in das über den Informations-Vorliegen einer Binärnull am Steuereingang UST die eingang /6 das Schieberegister 57? 6 Binärzeichen bis Binärzeichen aus den Speichern SPM'. SPK'. Wenn zum Schieberegister 57? 1 eingeschoben werden köndie Rahmenimpulssteuerung im Zustand »Rahmen- nen. Das Einschieben wird dadurch gesteuert, daß die impuls 2« ist. wird sie durch den nächsten am Rah- 55 Steuerschaltung 571 am Schiebetaktausgang 575C, menimpulseingang BR' auftauchenden Impuls in den der mit allen Schiebetaktklemmen CPl bis CP6 der Zustand »Rahmenimpuls 1« geschaltet. SchieberegisterSR1 bis SR6 verbunden ist, üo viele

Wie in F i g. 8 beschrieben, soll mit der Anzeige Impulse erzeugt, wie insgesamt in allen Schieberegider Decodierung der ersten Kennung um eine Ver- stern 57? 1 bis 57? 6 Speicherzellen vorhanden sind, zögerungszeit t_Verz ausgesetzt werden. In Fig. 9b 60 Sofort nach Auftreten des Codetriggerimpulses, _der wird gezeigt, daß in den Bedienungsgeräten BG Ver- auch dem Bediengerät BG zugeführt wird, beginnt zögerungsschaltungen COKVERZl bis COKVERZ6 dieses die einzelnen Kennungen, die in den Codevorgesehen sind, die den Ausgängen COK der Ver- wahlschaltem gespeichert sind, zum Empfänger E im gleichsschaltungen Vl bis V6 nachgeschaltet sind. Zentralgerät ZG zu übertragen. Durch die geschil-Die übrige Verschaltung ist identisch mit der in 65 derte Ansteuerung wird diese Folge von binärcodicr-Fig 2 dargestellten und soll deshalb nicht mehr ten Kennungen in die Schieberegister 57? 1 bis 57? 6 wiederholt werden. Wenn über den Verzögerungs- eingeschoben. Die Übertragungsphase ist damit be-Steuereingang VERZSTE der Veirzögerungsschaltun- endet, die Steuerschaltung beendet den Impuls an

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ihrem Ausgang STA ST. Dies bewirkt, daß nunmehr zweite Eingang des ODER-Gatters L mit dem Infor-

die Ausgänge der Ansteuerschaltungen A STl bis mationseingang S verbunden.

kST6 mit ihren zweiten Eingängen RE1 bis RE6 Der Ausgang des NAND-Gatters K und der Ausverbunden sind. Diese Eingänge RE1 bis RE 6 sind gang des ODER-Gatters L sind mit den Eingängen ihrerseits mit den Ausgängen der zugehörigen Schie- 5 des UND-Gatters N verbunden. Am Ausgang des beregister SRI bis SR6 verbunden. Dies bedeutet, UND-Gatters N tritt folgende Schaltfunktion auf: daß in diesem Fall die Schieberegister SR1 bis SR 6 (P /\S)\/ (P /\ S). Dies entspricht der logischen als zyklische Schieberegister betrieben werden. Antivalenzfunktion, d. h., am Ausgang des UND-Gat-

Die Vergleichsphase beginnt mit dem Eintreffen ters /V liegt eine logische Eins, wenn die beiden Bides Rahmenimpulses beim Rahmenimpulsemgang BR io närzeichen an den Informationseingängen P, S under Steuerschaltung ST1. Das Verhalten der Steuer- gleich sind, und eine logische Null, wenn sie gleich schaltung ST 1 in der Vergleichsphase ist weitgehend sind. Der Ausgang des UND-Gatters N ist zum identisch mit der der Steuereinheit ST. Ebenfalls vor- X-Eingang eines Speichergliedes FL1 geführt. Als handen sind, wie in Fig. 2, die SpeicherSPM und SpeichergliedFL1 wird vorzugsweise ein »J/K-R/S- SPK, die ebenso zu einem Schieberegister zusammen- 15 Master/Slave-Flipflop« verwendet. Der /-Eingang geschaltet sind. Die Speicher SPM, SPK wurden an dieses Speichergliedes ist mit einer logischen Null beHand von Fig. 2 ausführlich erläutert. Auf die Be- legt. Unter der Voraussetzung, daß der Ausgang Q zeichnung der einzelnen Zellen der Speicher SPM und des Speichergliedes FL1 eine logische Eins aufweist, SPK wird deshalb verzichtet. Den an der Eingangs- bleibt diese logische Eins am Ausgang Q so lange klemme 57? der Steuerschaltung STl auftretenden 20 vorhanden, bis am Eingang K eine logische Eins aufImpuls wird zum Ausgang STÜ der Steuerschaltung tritt. Dies ist, wie schon 'dargelegt, dann der Fall, Sri durchgeschaltet und gelangt so zu den Über- wenn die beiden Binänverte an den Informationseinnahmetakteingängen UM, VK der Speicher SPjW, gangen P und S antivalent sind. Dem Takteingang SPK. Dadurch wird die parallele Übernahme der an CL des Speichergliedes FL 1 wird über die Eingangsden direkt wirkenden Eingängen SM, SK liegenden 25 klemme 7 der negierte Betriebstakt T zugeführt. Da-Binärzeichen in die Speicher SPAi, SPK gesteuert. durch ist sichergestellt, daß das Vergleichsergebnis Nach dieser Übernahme schaltet die Steuerschaltung nur zu definierten Zeitpunkten in das Speicherglied STl die siebzehn nächsten über den Takteingang FLl übernommen wird. Die definierte Anfangslage TEl eintreffenden Impulse des Betriebstaktes T zum zu Beginn des Vergleichs wird durch einen positiven Schiebetaktausgang STSC durch. Der Schiebetaktaus- 30 Impuls am Eingang R der Vergleichsschaltung V ausgang STSC ist mit den Schiebetaktklemmen SCM. gelöst. Dieser Impuls wird durch ein Negierglied M SCK der Speicher SPM, SPK und den Schiebetaktein- negiert und dem direkt wirkenden Setzeingang S des gangen CPl bis CP 6 der Schieberegister SR1 bis Flipflops 1 zugeführt. Die Negierung dieses Impulses SR 6 verschaltet. Damit wird sowohl das bitweise ist notwendig, weil die direkt wirkenden Eingänge Ausschieben der in den Speicher SPM, SPK gespei- 35 derartiger Flipflops mit negativer Logik anzusteuern cherten Informationen zum Ausgang SPA als auch ist, d. h. eine Binärnull bewirkt das Setzen des Flipdas Ausschieben der Informationen aus den Schiebe- flops FLl. Der Ausgang ρ des Speichergliedes FL1 registern SR1 bis SR 6 gesteuert. Der Ausgang SPA ist identisch mit dem Ausgang COK der Vergleichsder Speicher SPM, SPK ist mit den Informations- schaltung V.

eingängen P der Vergleichsschaltungen V1 bis V6 40 In Fig. 12 sind die Impulsdiagramme an den Einverbunden. Der Informationseingang S der Ver- gangen und Ausgängen der Vergleichsschaltung V gegleichsschaltungen V1 bis V 6 ist mit den entspre- zeigt. In Zeile α sind die Binärzeichen am Eingang P, chenden Ausgängen der Schieberegister SR1 bis in Zeile b die Binärzeichen am Eingang S aufgezeich- SR6 verbunden. Gleichzeitig wird also der Inhalt der net. In Zeile c ist der negierte Betriebstakt T und in Schieberegister SÄ 1 bis SR 6 und der Inhalt der Spei- 45 Zeile d das Signal am Ausgang COK aufgetragen, eher SPM, SPK aus diesen ausgeschoben und den Wie in Zeile α und b von Fig. 12 dargestellt ist, kön-Vergleichsschaltungen Vl bis V 6 über die Klemmen nen die Binärzeichen an den Informationseingängen S und P zugeführt. Die Bedeutung der Eingangs- und P, S etwas gegeneinander verschoben sein. Deshalb Ausgangsklemmen dieser Vergleichsschaltungen und wird das Ergebnis des Vergleichs nur während des die Vergleichsschaltungen Vl bis V6 sind identisch 50 schraffierten Zeitbereichs, d. h., wenn der negierte Bemit denen aus F i g. 2. triebstakt 7 eine logische Eins ist, in das Speicher-

An Hand von Fig. 11 soll der Aufbau der Ver- gliedFL1 übernommen. Während der ersten beiden gleichsschaltungen Vl bis V6 gezeigt werden. Die Vergleichszeiträume sind die beiden Informationen Vergleichsschaltung V weist zwei Informationsein- an den Eingängen P, S identisch, deshalb ändert sich gänge P, S und zwei Takteingänge T', R auf. Weiter- 55 das Signal am Ausgang COK der Vergleichsschaltung hin ist ein NAND-Gatter K mit zwei Eingängen, ein nicht. Während des dritten Vergleichszeitraumes ist UND-Gatter N mit zwei Eingängen, ein ODER-Gat- die Information am Informationseingang P eine biter L mit zwei Eingängen, ein Negierglied M und ein näre Eins, am Informationseingang S dagegen eine Speicherglied FLl vorgesehen. Der erste Eingang des binäre Null. Dadurch wird am Ende des Vergleichs-NAND-Gatters K ist mit dem Informationseingang P, 60 Zeitraumes der Ausgang COK der Vergleichsschalder zweite Eingang mit dem Infonnationseingang S tung V auf Null zurückversetzt und bleibt unveränverbunden. Ebenso ist der erste Eingang des ODER- dert, bis das Speicherglied FL1 durch einen Impuls Gatters L mit dem Informationseingang P und der am Eingang R wieder auf Eins gesetzt wird.

Hierzu 6 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Decodiereinrichtung für Sekundär-Radarsysteme, bei der die vom Luftfahrzeug ausgestrahlte, binärcodierte und in einem Zentralgerät empfangene und gespeicherte Kennzeichnung mit den binärcodierten Kennungen der im überwachten Luftraum erwarteten Luftfahrzeuge verglichen werden, wobei die erwarteten Kennungen an einem oder an mehreren Bediengeräten mittels Schalter eingestellt und das Zentralgerät sowie die Bediengeräte räumlich getrennt sind, dadurch gekennzeichnet, daß die im Zentralgerät (ZG) in an sich bekannter Weise parallel in einem ersten Speicher (SPK) abgelegte empfangene Kennung zusammen mit dem ebenfalls binärcodierten und parallel in einem zweiten Speicher (SPM) abgelegten Betriebsmodus in an sich bekannter Weise mit Hilfe einer Steuereinheit {ST) in eine Serienbitfolge umgewandelt und durch einen taktgesteuerten Sender (S) zu den Bediengeräten (BG) übertragen wird, daß die beim Empfänger (E) in den Bediengeräten (BG) eingetroffene Bitfolge in jedem Bedienger.it (BG) in einer Prüfschaltung (PR) auf die richtige Übertragung von Prüfbits überprüft wird, daß in jedem Bediengerät (BG) für jede erwartete Kennung eine Vergleichsschaltung (Fl bis V 6) vorgesehen ist, der über einen ersten Informationseingang (P) die beim Empfänger (E) eingetroffene serielle Bitfolge und über einen zweiten Informationseingang [S) die in einer Schaltermatrix (SMA 1 bis SMA 6) gespeicherte und serielle Bitfolge ausgelesene erwartete Kennung seriell und stellenrichtig zügeführt werden, wobei die Vergleichss.chaltungen (V 1 bis Γ 2) die beiden zugeführten seriellen Bitfolgen auf Gleichheit überprüfen und bei positivem Vergleich einer gesamten Bitfolge an ihren Ausgängen (COK) einen Impuls erzeugen Fig. 2).

2. Decodiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sowohl der im Zentralgerät (ZG) vorgesehene erste Speicher (SPK) als auch der zweite Speicher (SPM) aus Speicherzellen (SPK 1 bis SPK13, SPM 1 bis SPM 4) aufgebaut sind, die in üblicher Weise zu einem Schieberegister verbunden sind und von denen jede einzelne über einen direkt wirkenden Eingang (SK 1 bis SKU, SMl bis SM 4) gesetzt wird, daß die Steuereinheit (ST) einen Takteingang (TE), einen Rahmenimpulseingang (BR) und einen Ubernahrnetaktausgang (STÜ), einen Schiebetaktausgang (STSC) und einen Sendetaktausgang (STS) aufweist, daß der Übernahmeiaktausgang (STU) mit den Übernahmetaktklemmen (ÜKl bis VK 13, i'Wl bis UM 4), der iichiebetaktausgang (STSC) mit den Schiebetaktklemmen (SCK 1 bis SO: 13, SCM 1 bis SCM 4) der Speicherzellen (SPK 1 bis SPK13, SPM1 bis SPM 4) verbunden ist und der Sendetaktausgang (STS) zum Sender (S) geführt ist, daß dem Takteingang (TE) der Steuereinheit (ST) von einem Taktgenerator (TZ) der Betriebstakt und dem Rahmenimpulseingang (BR) der Steuereinheit (ST) der Rahmenimpuls der vom Luftfahrzeug ausgestrahlten Kennung zugeführt wird, daß die Steuereinheit (ST) den am Rahmenimpulseingang (BR) eintreffenden Rahmenimpuls zum Ubernahmetaktausgang (STÜ) durchschaltet und die nächsten darauffolgenden und über den Takteingang (TE) eintreffenden Taktimpulse sowohl zum Sendetaktausgang (STS) als auch zum Schiebetaktausgang (STSC) durchschaltet und damit das Ausschieben der Binärzeichen aus den Speichern (SPK, SPM) und die Übertragung vom Sender (S) zum Empfänger (E) steuert.

3. Decodiereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für die Schaltermatrizen (SMA 1 bis SMA 6) so viele Schalter (S 1 bis 515) vorgesehen sind, wie zum Einstellen der binärcoditrten erwarteten Kennung und des binärcodierten Betriebsmodus notwendig sind, zuzüglich eines Schalters (516) zum Unwirksammachen bestimmter Kennungsbinärstellen bei bestimmten Betriebsmodi, daß die Eingangsklemmen (SE 1 bis SE 16) der Schalter (S 1 bis 516) durch eine Ablaufsteuerung (ABST) so angesteuert werden, daß an der Eingangsklemme des Matrixschalters, dessen Schaltzustand ausgelesen werden soll, eine Binärnull, an allen anderen eine Binäreins anliegt, daß die Ausgangsklemmen (SA 1 bis SA 16) der Schalter (S 1 bis S 16) mit den Eingängen von NAND-Gattern (A. B) verbunden sind, daß der Ausgang jedes NAND-Gatters (A, B) mit einem Eingang eines NOR-Gatters (C) verbunden ist, dessen Ausgang mit dem Ausgang der Schaltermatrix identisch ist und mit der zweiten Informationseingangsklemme (S) der Vergleichsschaltung (V) verbunden ist (F i g. 3).

4. Decodiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Prüfschaltung (PR) aus einem NAND-Gatter (N 20), einem UND-Gatter (U 22), einem Speicherglied (FL 2), einem Informationseingang (PIE), zwei Ablaufsteuereingänge (ABl, ABl), einem Takteingang (PTE), einem Rückstelleingang (PRE) und einem Ausgang (ÜOK) besteht, daß die Ablaufsteuerung (ABST) zum Zeitpunkt der erwarteten Übertragung der Prüfbits eine Binäreins an dem ersten Ablaufsteuereing;ing (AB 1) und während der Übertragung der Informationszeichen eine Binärnull am zweiten Ablaufsteuereingang (AB 21 erzeugt, daß der ersie Ablaufsteuereingang (AB 1) mit dem Eingang des ersten NAND-Gatters (,V 20) verbunden ist, dessen zweiter Eingang mit dem Informationseingang (PlE) verbunden ist, daß der Ausgang des ersten NAND-Gatters (N 20) zum einen Eingang des UND-Gatters (!7 22) geführt ist, daß der zweite Ablaufsteuereingang (AB 2) mit dem zweiten Eingang des UND-Gatters (U22) verbunden ist. daß der Ausgang des UND-Gatters (U 22) mit dem Setzeingang (J) des Speichergliedes (FL 2) verbunden ist, daß der Rückstelleingang (PRE) zu dem Rücksetzeingang (K) des Speichergliedes (FL 2) geführt ist, daß der Takteingang (PTE) mit dem Takt-(»Clock«-)Eingang (CL) des Speichergliedes (FL 2) verbunden ist und daß der (7-Ausgang des Speichergliedes (FL 2) mit dem Ausgang (ÜOK) der Prüfschaltung (PR) identisch ist (F i g. 4).

5. Decodiereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß als Speicherglied (FL 2) ein »J/K-Master/Slave-Flip-Flop« gewählt ist.

6. Decodiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

daß neben der aus Betriebsmodus und Kennung bestehenden ersten Binärzeichenfolge eine asynchron mit dieser verschachtelten zweiten Binärzeichenfolge im Zentralgert (ZG) vorliegt, daß zur parallen Übernahme zwei weitere, den vorhandenen Speichern (SPM, SPK) gleiche Speicher (SPM', SPK') vorgesehen sind, daß eine Rahmenimpulssteuerung (RIST) einen über den Rahmenimpulseingang (BR') eintreffenden Rahmenimpuls direkt zum Rahmenimpulseingang (BR) der Steuereinheit (ST) durchschaltet, wenn keine Decodierung einer Kennung im Gange ist und in diesem Fall der Ausgang (SPA) des Speichers (SPM) durch einen Gatterumschalter (U) mit dem Sender (S) verbunden ist, daß bei Eintreffen eines Rahmenimpulses am Rahmenimpulseingang (BR') während einer noch nicht beendeten Decodierung die Rahmenimpulssteuerung (RIST) den Rahmenimpuls zu einer Rahmenimpulsverzögerungsschaltung (RIVERZ) durchschaltet und gleichzeitig die parallele Übernahme von Betriebsmodus und Kennung in die weiteren Speicher (SPM', 5PA") steuert und daß in diesem Fall nach Beendigung der Decodierung der ersten Kennung der Ausgang (SPA') des Speichers (SPM') durch den Gatterumschalter (U) mil dem Sender (S) verbunden ist, daß der Ausgang der Rahmenimpulsverzügerungsschaltung (RIVERZ) über ein ODER-GaUer (O 1) mit dem Rahmenimpulseingang (BR) der Steuereinheit (ST) verbunden ist und daß bei Eintreffen eines Rahmenimpulses einer weiteren Kennung vor Beendigung der Decodierung der ersten Kennung mit der Anzeige der erfolgreichen Decodierung der ersten Kennung durch Verzögerunesschaltungen (COKVERZl bis COKVERZ 6) ebenso lange (t\,_T2) ausgesetzt wird, wie der Rahmenimpuls in der Rahmenimpulsverzögerungsschaltung (RIVERZ) verzögert wird (Fig. 9).

7. Decodiereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Zeit (t_Vl._r2), um die die Signale in der Rahmenimpulsverzögerungsscha'tung (RIVERZ) des Zentralgeräts (ZG) und in den Verzögerungsschaltungen (COKVERZ 1 bis COKVERZ6) der Bediengeräte (BG) verzögert werden, mindesten gleich der Verarbeitungszeit minus der minimal möglichen Zeit zwischen dem Eintreffen der beiden Rahmenimpulse ist.

8. Decodiereinrichtung für Sekundär-Radarsysteme, bei der die vom Luftfahrzeug ausgestrahlte, binärcodierte und in einem Zen'»ralgerät empfangene und gespeicherte Kennung mit den binärcodierten Kennungen der im überwachten Luftraum erwarteten Luftfahrzeuge verglichen werden, wobei die erwarteten Kennungen an einem oder an mehreren Bediengeräten mittels Schalter eingestellt sind und das Zentralgerät sowie die Bediengeräte räumlich getrennt sind, dadurch gekennzeichnet, daß in einer Übertragungsphase aus jeder in den Bediengeräten (SG) eingestellten erwarten Kennung mittels einer Abtastschaltung ⁶« eine Serienbitfolge gebildet wird, daß die einzelnen Serienbitfolgen hintereinander als Gesamtbitfolge zum Empfänger (£) im Zentralgerät (ZG) übertragen werden, daß die Gesamtbitfolge in ein aus einzelnen Schieberegistern (SR 1 bis SR 6) ⁶S durch Serienschaltung gebildetes Gesamtschieberegister eingespeichert wird, daß in einer Vergleichsphase der in Speichern (SPM, SPK) parallel gespeicherte empfangene Betriebsmodus und die Kennung in an sich bekannter Weise mittels einer Steuerschaltung (ST 1) in eine Serienbitfolge umgewandelt werden, daß zu jedem Schieberegister (SR 1 bis SR 6) eine Vergleichsschaltung (Kl bis V 6) vorgesehen ist, der über einen ersten Informationseingang (P) die in eine Serienbitfolge umgewandelte empfangene Kennung und über einen zweiten Informationseingang (S) die aus dem Schieberegister (SR 1 bis SR 6) mittels der Steuerschaltung (5Tl) ausgespeicherte Serienbitfolge zugeführt wird und die bei Gleichheit der zugeführten beiden Bitfolgen an ihrem Ausgang (COK) einen Impuls erzeugt (Fig. 10).

9. Decodiereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die während der Vergleichsphase aus den Schieberegistern (SR 1 bis SR 6) ausgespeicherten Serienbitfolgen wieder in diese eingespeichert werden.

10. Decodiereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede Vergleichsschaltung(V) jeweils aus einem NAND-Gatter (K), einem UND-Gatter (N), einem ODER-Gatter (L), einem Negierglied (M) und einem Speicherglied (FL 1) besteht und zwei Informationseingänge (P, 5) und zwei Takteingänge (T', R) und einen Ausgang (COK) aufweisen, daß die beiden Eingänge des NAND-Gatters (K) und des ODER-Gatters (L) jeweils mit den Informationseingängen (P, 5) der Vergleichsschaltungen (V) verbunden sind, daß der Ausgang des NAND-Gatters (K) und der Ausgang des ODER-Gatters (L) mit den Eingängen des UND-Gatters (N) verbunden sind, daß der Ausgang des UND-Gatters (N) mit dem Rücksetzeingang (K) und der zweite Takteingang (R) über ein Negierglied (M) mit einem direkt wirkenden Setzeingang (5) sowie der erste Takteingang (T') mit dem Takt-(»Clock«-) Eingang (CL) des Speichergliedes (FL 1) verbunden ist, daß der Setzeingang (/) des Speichergliedes (FL 1) mit einer Binärnull belegt ist und daß der 0-Ausgang des Speichergliedes (FLl) mit dem Ausgang (COK) der Vergleichsschaltung (V) identisch ist (Fig. 11).

11. Decodiereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß als Speicherglied (FLl) ein »J/K-R/S-Master/Slave-Flip-Flop« gewählt ist.