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Decodiereinrichtung für Sekundär-Radarsysteme Die Erfindung bezieht
sich auf eine Decodiereinrichtung für Sekundär-Radarsysteme, bei der die vom buftfahrzeug
ausgestrahlte, binärcodierte und in einem Zentralgerät empfangene und gespeicherte
Kennung mit den binärcodierten Kennungen der im überwachten Luftraum erwarteten
Luftfahrzeuge verglichen werden, wobei die erwarteten Kennungen an einem oder an
mehreren Bediengeräten mittels Schalter eingestellt sind.
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Aus der DT-PS 1 267 555 ist es bekannt, in Flugsicherungssystemen
neben den konventionellen Radaranlagen auch Sekundär-Radaranlagen zu verwenden.
Das Sekundär-Radarsystem soll dabei die vom Primär-Radarsystem erhaltenen Informationen
ergänzen. Die Luftfahrzeuge sind mit einem Antwortgerät (Transponder) ausgerüstet,
das bei Kontakt des Luftfahrzeuges mit dem Primärradar bestimmte Kenngrößen, wie
die Kenn-Nummer, des angepeilten Luftfahrzeuges und dessen Flughöhe ausstrahlt,
die von der Bodenstation empfangen und zusammen mit der Primär-Radarinformation
verarbeitet werden. Bei der Auswertung von Sekundär-Radarangaben sind deshalb neben
dem Radarsichtanzeigegerät weitere Einrichtungen erforderlich. An den Bediengeräten
der Radar-Uberwachungsanlagen sind Schalter vorgesehen, mit denen die Kennungen
der im überwachten Luftraum erwarteten Luftfahrzeuge eingestellt werden können.
Antwortet auf eine bestimmte Abfrage der Bodenstation ein Luftfahrzeug seiner Kennung,
so wird die Übereinstimmung der einlaufenden Antwort mit der am Bediengerät bereits
eingestellten Kennung überprüft (passive Decodierung).
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Aus der US-PS 3 058 104 ist eine Decodier-Einrichtung bekannt, bei
der die an den Bediengeräten mittels Schalter eingestellten Kennungen mit der von
einem Luftfahrzeug ausgestrahlten Kennung in allen Binärstellen gleichzeitig, d.h.
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parallel, verglichen werden. Ein derartiger paralleler Vergleich hat
den Nacht-eil, daß eine sehr große Anzahl von Vergleichsschaltungen nötig ist. Für
jede Binärstelle jeder eingestellten und erwarteten Kennung ist ja eine eigene Vergleichsschaltung
nötig.
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Der Erfindung liegt die Aufgabe zugrunde, bei Sekundär-Radarsystemen
in einfacher und kostengünstiger Weise die von einem Luftfahrzeug ausgestrahlte
Kennung mit den an den Bediengeräten eingestellten Kennungen der erwarteten Luftfahrzeuge
zu vergleichen und bei positivem Vergleich einen entsprechenden Ausgangsimpuls zu
erzeugen. Gemäß der Erfindung, die sich auf eine Decodiereinrichtung der eingangs
beschriebenen Art bezieht, wird dies dadurch erreicht, daß das Zentralgerät und
die Bediengeräte räumlich getrennt sind, daß die im Zentralgerät parallel in einem
ersten Speicher abgelegte empfangene Kennung zusammen mit dem ebenfalls binärcodierten
und parallel in einem zweiten Speicher abgelegten Betriebsmodus mit Hilfe einer
Steuereinheit in eine Serienbitfolge umgewandelt und durch einen taktgesteuerten
Sender zu den Bediengeräten über tragen wird, daß die beim Empfänger in den Bediengeräten
eingetroffene Bitfolge in jedem Bediengerät in einer Prüfschaltung auf die richtige
Übertragung von Prüfbits überprüft wird, daß in jedem Bediengerät für Jede erwartete
Kennung eine Vergleichsschaltung vorgesehen ist, der über einen ersten Informationseingang
die beim Empfänger eingetroffene serielle Bitfolge und über einen zweiten Informationseingang
die in einer Schaltermatrix gespeicherte und als serielle Bitfolge ausgelesene erwartete
Kennung seriell und stellenrichtig zugeführt werden,und daß die Vergleichsschaltungen
die beiden zugeführten seriellen Bitfolgen auf Gleichheit überprüfen und bei
positivem
Vergleich einer gesamten Bitfolge an ihren Ausgängen einen Impuls erzeugen.
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Eine weitere Lösung der geschilderten Aufgabe sieht bei einer Decodiereinrichtung
vor, daß das Zentralgerät und die Bediengeräte räumlich getrennt sind, daß in einer
Übertragungsphase aus jeder in den Bediengeräten eingestellten erwarteten Kennung
mittels einer Abtastschaltung eine Serienbitfolge gebildet wird, daß die einzelnen
Serienbitfolgen hintereinander als Gesamtbitfolge zum Empfänger im Zentralgerät
übertragen werden, daß die Gesamtbitfolge in ein aus einzelnen Schieberegistern
durch Serienschaltung gebildetes Gesamtschieberegister eingespeichert wird, daß
in einer Vergleichsphase der in Speichern parallel gespeicherte empfange Betriebsmodus
und Kennung mittels einer Steuerschaltung in eine Serienbitfolge umgewandelt wird,
daß zu jedem Schieberegister eine Vergleichsschaltung vorgesehen ist, der über einen
ersten Informations-Eingang die in eine Serienbitfolge umgewandelte empfangene Kennung
und über einen zweiten Informationseingang die aus dem Schieberegister mittels der
Steuerschaltung ausgespeicherte Serienbitfolge zugeführt wird und die bei Gleichheit
der zugeführten Bitfolgen an ihrem Ausgang einen Impuls erzeugt.
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Beide Lösungen haben den Vorteil, daß statt den Vergleichseinrichtungen,
die für jede Binärstelle der zu vergleichenden Kennungen vorzusehen wären, für jede
zu vergleichende Kennung nur eine einzige Vergleichsschaltung nötig ist. Die erstgenannte
Lösung der gestellten Aufgabe hat darüber hinaus den Vorteil, daß die Codesdalter
an den Bediengeräten gleichzeitig als Speicher der eingestellten Kennungen dienen
kann.
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Die Vorteile der Erfindung und deren Weiterbildungen sollen nachstehend
anhand von Zeichnungen erläutert werden. Es zeigen:
Fig. 1 das Impulsdiagramm
der vom Luftfahrzeug rückgestrahlten Kennung, Fig. 2 ein Blockschaltbild der Decodier-Einrichtung
mit Übertragung der eingestellten Kennungen zum Bediengerät, Fig. 3 ein Schaltbild
einer Schaltermatrix, Fig. 4 ein Schaltbild einer Prüfschaltung zur Überprüfung
der richtigen Übertragung vom Zentralgerät zum Bediengerät, Fig. 5 das Impulsdiagramm
zweier asynchron verschachtelter Binärzeichenfolgen, Fig. 6a, b eine Darstellung
einer Flugsituation, die zu asynchron vFc-schachtelten Kennungen führt, Fig. 7 ein
Zeitdiagramm bei nichtkorrigierter Verarbeitung asynchron verschachtelter Kennungen,
Fig. 8 ein Zeitdiagramm bei korrigierter Verarbeitung asynchron verschachtelter
Kennungen, Fig. 9a, b ergänzende Schaltungsteile zur Verarbeitung asynchron verschachtelter
Kennungen zur Schaltung gemäß Fig. 2, Fig. 10 ein Prinzipschaltbild einer Decodiereinrichtung
mit Ubertragung der am Bediengerät eingestellten Kennungen in das Zentralgerät,
Fig. 11 -ein Schaltbild einer Serienvergleichsschaltung, Fig. 12 ein Impulsdiagramm
der zum Vergleich benötigten Informationen und des Vergleichstaktes.
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In Fig 1, Zeile a ist das Impulsdiagramm der Information dargestellt,
die von den Luftfahrzeugen zur Bodenstation ausge strahlt wird. Diese Information
besteht aus insgesamt 17 Bi -närzeichen. Das erste Binärzeichen ist ein Kontrollbit
K7, das immer eine Binär-Eins ist. Dann folgen fünfzehn Binärzeichen, die in zwei
Bereiche I, II unterteilt sind. Der Bereich I umfaßt drei Binärzeichen, mit denen
der Betriebsmodus verschlüsselt ist. Der Bereich II umfaßt vier Gruppen mit je drei
Binärzeichen Al, A2, A4 - B1, B2, B4 bis D1, D2, D4. Mit diesen Binärzeichengruppen
können Informationen, wie Typ des Flugzeuges, Flughöhe usw., übermittelt werden.
An den Bereich II schließt ein weiteres Kontrollbit K2 an, das genau wie das Kontrollbit
Ki immer durch eine Binär-Eins dargestellt ist. In Zeile b von Fig. 1 ist der Betriebstakt
T aufgezeichnet. Durch strichlinierte Linien ist angedeutet, daß der Betriebstakt
aus Rechteckimpulsen der halben Impulsbreite der Informationsimpulse besteht, denen
jeweils eine Impulsphase der gleichen Länge folgen. Eine Talftperiode hat damit
die Bei che Länge wie ein ausgestrahltes Informations-Binärzeich.
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In Fig. 2 ist das Blockschaltbild einer Decodiereinrichtung gezeigt,
bei der die vom Luftfahrzeug ausgestrahlte Kennung vom Zentralgerät ZG zu den Bediengeräten
BG übertragen und dort mit den mittels Schalter eingestellten Kennungen der erwarteten
Luftfahrzeuge verglichen wird. Fig. 2 ist durch eine strichpunktierte Linie in zwei
Bereiche eingeteilt. Rechts sind Einrichtungen im Zentralgerät ZG dargestellt, links
solche in den Bediengeräten BG. Dabei sind nur die Einrichtungen dargestellt, die
für die passive Decodierung notwendig sind.
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Im Zentralgerät ZG sind zwei Speicher vorgesehen. Der erste Speicher
SPM dient zur Aufnahme des ersten Kontrollbits K1 und der drei weiteren Binärzeichen,
mit deren Hilfe der Betriebsmodus-verschlüsselt ist (K7 und Bereich I aus Fig. 1,
Zeile a). Der zweite Speicher SPK dient zur Aufnahme des Bereichs II aus Fig. 1,
Zeile a der vom Luftfåhrzeug ausgestrahlten
Information und des
zweiten Kontrollbits K2. Beide -Speicher SPM, SPK bestehen aus einer entsprechenden
Anzahl von Speicherzellen SPM1 bis SPM4, SPK1 bis SPK13, die in üblicher Weise zu
Schieberegistern zusammengeschaltet sind.
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Als Speicherzellen werden vorzugsweise J-K-R-S-Master-Slave-Flip-Flops
verwendet. Jede Speicherzelle weist einen direkt wirkenden Eingang SMi bis SM4,
SKI bis SK13 auf, mit deren Hilfe die an ihnen anliegenden Informationen mit einem
Übernahmetakt in die Speicher SPM, SPK parallel übernommen werden können. Dazu sind
bei jeder Speicherzelle SPM1 bis SPM4, SPK1 bis SPK13 eine Übernahmetaktklemme UM1
bis Ei44, ÜK1 bis ÜK13 vorgesehen. Liegt an diesen ein Impuls an, so werden die
an den direkt wirkenden Eingängen SMI bis SM4, SKI bis SK13 anliegenden Informationen
in die Speicher SPM und SKP übernommen. Die beiden als Schieberegister ausgebildeten
Speicher SPM, SPK sind zu einem Gesamtschieberegister verbunden.
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Dies wird dadurch erreicht, daß die erste Speicherzelle SPK1 des zweiten
Speichers SPK mit der letzten Speicherzelle SPM4 des ersten Speichers SPM in bekannter
Weise verbunden ist. Die erste Speicherzelle SRA1 des ersten Speichers SPM weist
einen Ausgang SPA auf, über dem der Inhalt in den Speichern SPM, SPK ausgespeichert
werden kann. Zum Aus schieben der in den Schieberegisterspeichern SPM, SPK gespeicherten
Information ist für Jede Speicherzelle SPMi bis SPM4, SPK1 bis SPK13 eine Schiebetaktklemme
SCM1 bis SCM4, SCK1 bis SCK13 vorgesehen. Trifft an diesen ein Impuls auf, so wird
der Inhalt der Speicherzelle an--die nächste Speicherzelle bzw. an den Ausgang SPA
des Gesamtspeichers übergeben. Weiterhin ist ein Taktgenerator TZ vorgesehen, der
den in Fig. 1, Zeile b gezeigten Betriebstakt T erzeugt. Dieser Takt T wird einer
Steuereinheit ST über einen Takteingang TE zugeführt. Weiterhin weist die Steuereinheit
ST einen Rahmenimpulseingang BR auf.
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Uber diesen Rahmenimpulseingang BR wird der Steuereinheit ST der Rahmenimpuls
der vom Luftfahrzeug ausgestrahlten Kennung
geführt. Dieser Rahmenimpuls
wird von der Steuereinheit ST zu ihrem übernahmetaktausgang STÜ durchgeschaltet.
Der Übernahme taktausgang STU ist mit allen Übernahmetaktklemmen UMi bis UM4, UK1
bis ÜK13 der Speicher SPM, SPK verbunden, ein dort auftretender Impuls steuert also,
wie schon beschrieben, die parallele Übernahme des verschlüsselten Betriebsmodus
und der empfangenen Kennung in den Speicher SPM, SPK. Die parallele Zwischenspeicherung
ist nötig, um mit Hilfe der Rahmenimpulse die rückgestrahlten Kennungen von Störungen
zu unterscheiden. Die siebzehn nachsten vom Taktgenerator TZ erzeugten und über
den Takteingang TE bei der Steuereinheit ST eintreffenden Betriebstaktimpulse werden
sowohl zum Schiebetaktausgang STSC als auch zum Sendetaktausgang STS durchgeschaltet.
Der Sendetaktausgang STS ist mit dem Sender S verbunden, der die aus den Speichern
SPM, SPK aus geschobene Binärzeichenfolge taktgesteuert zu den Empfängern E in den
Bediengeräten BG überträgt. Der Schiebetaktausgang STSC ist mit allen Schiebetaktklemmen
SCM1 bis SCM4, SCK1 bis SCK13 der Speicherzellen SPM1 bis SPM4, SPK1 bis SPK13 der
Speicher SPM, SPK verbunden. Die am Schiebetaktausgang STSC auftretenden Impulse
bewirken demgemäß die Übergabe eines Speicherzelleninhaltes an die nächste Speicherzelle
im Schieberegister und eine Ausspeicherung is jeweiligen Inhalts der ersten Speicherzelle
SPM1 über den Ausgang SPA zum Sender S.
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Die vom Sender S im Zentralgerät ZG ausgesandten Binärzeichen werden
in dem in jedem Bediengerät BG vorgesehenen Empfänger E empfangen. Dort wird aus
der eingetroffenen Serienbinärfolge zunächst der Betriebstakt T wiedergewonnen und-einer
hlaufsteuerung ABST über den Eingang ABTE zugeführt. Die am Empfänger E eingetroffenen
Binärzeichen werden daraufhin in einer Prüfschaltung PR auf die richtige Übertragung
der beiden Kontrollbits Kl, K2 überprüft. Die Prüfschaltung weist dazu fünf Eingänge
auf, einen Informationseingang PIE, über den die beim Empfänger E eingetroffene
Binärzeichenfolge der Prüfschaltung PR zugeführt wird, Weiterhin sind vier Takteingänge
vorgesehen:
ein erster Eingang PTE, über den der Prüfschaltung PR
der durch ein Negierglied N1 negierter Betriebstakt T zugeführt wird, zwei Ablauf
steuereingänge AB1, AB2, über die von der Ablaufsteuerung ABST erzeugte Impulse
eintreffen,und ein Rückstelleingang PRE, über den der Prüfschaltung ein Rückstellimpuls
zugeführt wird. Die Prüfschaltung PR weist außerdem einen Ausgang ÜoK auf; dort
tritt solange ein Signal auf, das einer logischen Eins entspricht, wie die beiden
Kontrollbits KI, K2 richtig zum Sender S übertragen werden. Mit diesem Signal kann
beispielsweise eine Anzeige an den Bediengeräten BG betrieben werden, die dem Bedienpersonal
die korrekte Übertragung der Kennung vom Zentralgerät ZG zu denBediengeräten BG
anzeigt.
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Die am Empfänger E eintreffenden Serienbinärzeichen werden neben der
Prüfschaltung PR auch allen Informationseingängen P der Vergleichsschaltungen V1
bis V6 zugeführt. Diese Vergleichsschaltungen V1 bis V6 sind identisch aufgebaut
und weisen neben dem ersten Informationseingang P noch einen zweiten Informationseingang
S und zwei Takteingänge T', R auf. Dem zweiten Informationseingang S werden die
aus Schaltermatrizen SMA1 bis SItA6 ausgelesenen Informationen der Code schalter
in Form einer Binärzeichenfolge zugeführt, über den ersten Takteingang T wird der
negierte Betriebstakt T und über den zweiten Takteingang R ein von der Ablaufsteuerung
ABST an deren Ausgang RT erzeugter Rückstellimpuls den Vergleichs schaltungen V1
bis V6 zugeführt. Die Vergleichsschaltungen V1 bis V6 weisen Ausgänge COK auf, bei
denen eine Binäreins solange auftritt, wie die beiden Serienbinärfolgen, die deren
Vergleichsschaltungen V1 bis V6 über die Informationseingänge P, S zugeführt werden
äquivalent sind. Die zweiten Informationseingänge S der Vergleichs schaltungen V1
bis V6 sind mit den Ausgängen von Schaltermatrizen SItA1 bis SMA6 verbunden. Diese
Schaltermatrizen bestehen im wesentlichen aus den Schaltern, mit denen das Bedienpersonal
die Kennungen der erwarteten
Luftfahrzeuge einstellen, und einer
Logikschaltung, die diese gespeicherten Informationen in eine Serienbinärfolge umwandelt.
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Der Aufbau der Schaltermatrizen SMA1 bis SNA6 wird in Fig. 3 ausführlich
erläutert. Die Schaltermatrizen SMA1 bis 5I4A6 sind außerdem noch mit der Ablaufsteuerung
ABST verbunden, die das Auslesen der gespeicherten Information steuert. Besonders
vorteilhaft bei einer derartigen Decodiereinrichtung ist, daß an ein Z»-ntralgerät
nahezu beliebig viele Bediengeräte BG in Serie zugeschaltet werden können. Dazu
ist lediglich der Empfänger E so zu gestalten, daß er die empfangenen Binärzeichen
verstärkt und an den Empfänger E des nächsten Bediengerätes BG weitergibt.
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In Fig. 3 wird eine Schaltermatrix SMA1 näher dargestellt und eine
weitere SMA2 angedeutet und ihre Verschaltung mit der Ablaufsteuerung ABST und den
Vergleichsschaltungen V1 und V2 gezeigt. Die Schaltermatrizen sind dabei durch strichpunktierte
Linien umrandet. In der Schaltermatrix S5IA1 sind sechzehn Schalter S11 bis S161
vorgesehen. Die Schalter S61 bis S141 sind dabei der Übersichtlichkeit wegen nicht
dargestellt. Die zweite Schaltermatrix SMA2 ist mit den Schaltern S12 bis S32 nur
noch angedeutet. Mit den jeweils drei ersten Schaltern S11 bis S31, S12 bis S32
wird der binärcodierte Betriebsmodus von dem Bedienpersonal eingestellt. Mit den
Schaltern S41 bis S151 wird die binärcodierte Kennung des erwarteten Luftfahrzeuges
eingestellt. Jeder Schalter S11 bis S161, S12 bis S32 weist eine Eingangsklemme
SE11 bis SE161, SE12 bis SE32 und eine Ausgangsklemme SA11 bis SA161, SA12 bis SA32
auf.
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Bei der Ablaufsteuerung ABST sind sechzehn Steuerausgänge A1 bis A16
vorgesehen. Die Eingangsklemmen SEIl, SE12 aller Speichermatrizen SMA1, SMA2 sind
mit dem ersten Ausgang Al der Ablaufsteuerung ABST verbunden, ebenso alle Eingangsklemmen
SE21, SE22 aller zweiten Schalter S21, S22 der Schaltermatrizen 5MAI, 5MA2. Allgemein
ausgedrückt: die Eingangsklemmen SEK1 bis SEK2 sind mit der K-ten Ausgangsklemme
AK der
Ablaufsteuerung verbunden, wobei K die Werte 1 bis 16 annehmen
kann. In Jeder Schaltermatrix 5MAI, SPINA2 sind zwei NAND-Gatter A1, 31, A2, B2
und ein NOR-Gatter C1, C2 vorgesehen, Die Ausgangsklemmen SA11 bis SA81, SA12 bis
SA82 sind mit den Eingängen der ersten NAND-Gatter Al, A2 verbunden. Die Ausgangsklemmen
Usa91 bis SA161 der Schalter S91 bis S161 sind mit den Eingängen des zweiten NAND-Gatters
B1 verbunden. Die Ausgänge der NAND-Gatter A1, B1, A2, B2 sind zu den Eingängen
der NOR-Gatter CI, C2 geführt. Die Ausgänge dieser NOR-Gatter C1, C2 sind mit den
Ausgängen der Schaltermatrizen SMA1, SMA2 identisch und werden, wie auch in Fig.
2 dargestellt, mit den zweiten Informationseingängen S der Vergleichsschaltungen
V1, V2 verbunden. Die Ablaufsteuerung ABST ist so ausgelegt, daß genau an einem
Ausgang AI bis A16 eine Binärnull, an allen anderen Ausgängen Binäreinsen auftreten.
Die Binärnull wird dabei taktgesteuert vom ersten Ausgang AI, zum zweiten Ausgang
A2 und zu den folgenden Ausgängen fortgeschaltet, wobei nach dem letzten Ausgang
A16 wiederum der erste Ausgang Al an die Reihe kommt. Die Ablaufsteuerung ABST könnte
demgemäß aus einem zyklischen Schieberegister mit einer eingespeicherten Null bestehen.
Die Binärnull soll genau an dem Ausgang der Ablaufsteuerung ABST auftreten, der
mit den Schaltern der Speichermatrizen verbunden ist, deren Schalterzustand mit
dem jeweiligen Takt ausgelesen werden soll. Das Auslesen der Schalterzustände der
Schaltermatrizen SMA1, 5MA2 soll exemplarisch am Auslesen des Schalters S11 dargestellt
werden. Dazu tritt am Ausgang A1 der Ablaufsteuerung ABST eine Binärnull, an allen
anderen Ausgängen A2 bis A16 eine Binäreins auf. Zu ergänzen ist, daß an einer Schalterausgangsklemme
eine Binäreins auftritt, wenn dieser Schalter geöffnet ist. Unter dieser Voraussetzung
treten unabhängig vom Schaltzustand der Schalter S21 bis S161 an allen Eingängen
der NAND-Gatter Al, B1 logische Einsen auf, ausgenommen dem ersten Eingang des NAND-Gatters
Al, der ja mit der Ausgangsklemme SA11 des betrachteten Schalters S11 verbunden
ist. Am Ausgang des zweiten NAIdD-Gatters B1 tritt somit in jedem Fall
eine
logische Null auf. Ist der Schalter S11 geschlossen, so liegt am ersten Eingang
des NAND-Gatters A1 eine Binärnull.
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Am Ausgang des NAND-Gatters A1 tritt dann eine logische Eins auf.
Diese Eingangskombination: logische Eins am Ausgang des NAND-Gatters Al, logische
Null am Ausgang des NAND-Gatters B1, bewirkt am Ausgang des NOR-Gatters C1 eine
logische Null. Ist der Schalter Sil geöffnet, so liegt am ersten Eingang des NAND-Gatters
Al eine Binäreins, am Ausgang dieses Gatters Al tritt eine logische Null auf. Demgemäß
liegt am Ausgang des NOR-Gatters Ci bei geöffnetem Schalter S11 eine logische Eins
vor. So werden alle Schalter nacheinander abgetastet, an den Ausgängen der Schaltermatrizen
SMA1, 5MA2 treten logische Einsen auf, wenn der abgetastete Schalter der jeweiligen
Schaltermatrix 5MAI bis SODA2 geöffnet, und eine logische Null, wenn der abgetastete
Schalter geschlossen ist. Die so am Ausgang der Schaltermatrizen SttA1 bis SMA2
auftretenden Binärzeichenfolgen werden in den Vergleichsschaltungen V1, V2 mit der
zum Empfänger E des Bediengerätes BG übertragenen, empfangenen Kennung des Luftfahrzeuges
verglichen; die weiteren Eingänge R, T', P der Vergleichsschaltungen V1, V2 sind
bereits in Fig. 2 beschrieben.
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Fig. 4 zeigt die Prüfschaltung PR, die gemäß Fig. 2 im Bediengerät
BG zur Überprüfung der richtigen Übertragung der Kontrollbits K1, K2 vorgesehen
ist. Dabei ist ein Informationseingang PIE, zwei Ablaufsteuereingänge AB1, AB2,
ein Takteingang PTE und ein Rückstelleingang PRE vorgesehen. Am Informationseingang
PIE treffen die vom Sender S des Zentralgerätes ZG zum Empfänger E des Bediengerätes
übertragenen Serienbinärfolgen ein, die auf die richtige Übertragung der beiden
Kontrollbits KI, K2 überprüft werden sollen. Der Informationseingang PIE ist mit
einem Eingang eines ersten NAt{D-Gatters N20 verbunden, dessen zweiter Eingang mit
dem ersten Ablaufsteuereingang AB1 verbunden ist. An dem ersten Ablaufsteuereingang
AB1 wird von der Ablaufsteuerung ABST zeitgleich mit dem erwarteten Eintreffen der
beiden Kontrollbits KI, K2 ein Impuls erzeugt.
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Sind beide an den Eingängen des NAND-Gatters 20 auftretendeii Signale
eine Binäreins, so wird am Ausgang eine logische Null erzeugt, andernfalls tritt
am Ausgang des NAID-Gatters I120 immer eine logische Eins auf. Der Ausgang des NAND-Gatters
N20 wird zum Eingang des Wr{D-Gatters U22 geführt. Im Zeitraum außerhalb der beiden
Kontrollbits K1, K2 muß der Ausgang des UND-Gatters U22 ebenfalls auf logisch Null
gehalten werden. Dazu ist ein zweiter Ablaufsteuereingang AB2 vorgesehen, an dessen
Eingang außerhalb des Zeitraums der Kontrollbitbertragung immer eine logische Null
liegt. Der zweite Sblaufsteuereingang AB2 ist mit einem zweiten Eingang des UIXD-Gatters
U22 verbunden.
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Eine dort liegende Null bewirkt, daß unabhängig vom Zustand des anderen
Eingangs am Ausgang des UND-Gatters U22 eine logische Null auftritt. Der Ausgab
des U1D-Gatters U22 ist mit dem J-Eingang eines J-K-Master-S:EIve-Flip-Flops FL2
verbunden. Der K-Eingang des lKAND-Flip-Flops nL2 ist mit dem Rückstelleingang PRE
der Prüfschaltung PR verbunden. Der Ausgang Q ist identisch mit den Ausgang ÜOK
der Prüfschaltung PR. Der Takteingang CL des Flip-Flops FL2 ist mit der Takteingangsklemme
PTE verbunden. Dort wird der Prüfschaltung DR der negierte Betriebsfakt T zugeführt.
Dadurch ist gewährleistet, daß das Ergebnis am Ausgang des UND-Gatters U22 zu genau
definierten Zeitpunkten in das Flip-Flop FL2 übernommen wird. Am Ausgang ÜOK tritt
bei einer derartigen Schaltung so lange eine Eins auf, wie am Informationseingang
PIE zu dem erwarteten Zeitpunkt, nämlich dem Übertragungszeitpunkt des Kontrollbits
Kl, K2, eine Binäreins auftritt.
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Bei den bisherigen Überlegungen wurde davon ausgegangen, daß während
der Decodierung einer rückgestrahlten Kennung keine Binärzeichen von Kennungen anderer
Luftfahrzeuge beim empfangenden Radarsystem eintreffen. Dies ist jedoch oft nicht
der Fall. Befindet sich nämlich ein zweites Flugzeug innerhalb der Entfernung, die
das Sekundär-Radarsignal während der gesamten Kennungs-Übertragungszeit zurücklegt,
so kann es vorkommen, daß die beiden Antworten der Luftfahrzeuge
teilweise
ineinanderlaufen. Dabei sind zwei Fälle zu unterscheiden: Bei der synchronen Antwortüberlappung
liegen zwei oder auch mehrere Antworten so übereinander, daß sie ein gemeinsames
Zeitraster haben. Es läßt sich am Empfängerausgang der Radarstation nicht mehr feststellen,
ob ein einzelner Impuls der einen oder anderen rückgestrahlten Kennung angenört.
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Für diesen Fall ist im Zentralgerät ZG eine sogenannte Degarbling-Schaltung
vorgesehen, die alle nach einer ersten Kennung eintreffenden synchronen Kennungen
unterdrückt. Bei der nichtsynchronen Antwortüberlappung liegen die Antworten so
übereinander, daß ihre beiden Zeitraster nicht aufeinanderfallen. Solche Antworten
können- im Rahmen des Auflösungsvermögens der Decodiereinrichtung - getrennt und
dann einzeln entschlüsselt werden. Dies soll anhand von Fig. 5 erläutert werden.
In Zeile a ist der Rahmenimpuls RAl einer ersten Kennung K1 aufgezeichnet. Die Vorderflanke
dieses Rahmenimpulses RAl gibt gleichzeitig das Zeitraster der ersten Kennung K1
an. In einem Zeitberecht von 1plus, der symmetrisch um die Vorderflanke des Rahmenimpulses
RA1 angeordnet ist, kann das erste Binärzeichen der ersten Kennung KI übertragen
werden.
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Die Binärzeichen werden dabei durch Impulse einer Länge von 0,5/us
dargestellt. An diesen erlaubten Bereicht für die Impulse der Kennung KI schließt
sich ein verbotener Bereich von 0,45lus an. Dieser Bereich ist im Gegensatz zum
erlaubten Bereich nicht schraffiert dargestellt. Daraufhin folgt wiederum ein erlaubter
Bereich von 1/us.Das Zeitraster der ersten Kennung K7, dargestellt durch senkrechte
strichlinierte Linien, liegt also in Abständen von 1,45/us von der Vorderflanke
des Rahmenimpulses RAl. In Zeile b sind zwei Binärzeichen der ersten Kennung K1
dargestellt, die beide Binäreinsen sein sollen. Jede weitere Kennung, deren Rahmenimpuls
in den erlaubten Bereich der ersten Kennung K1 fallen würde, wird durch die Degarbling-Schaltung
des Zentralgerätes ZG unterdrückt.
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Lediglich eine Kennung, deren Rahmenimpuls RA2, wie in Zeile c dargestellt
ist, in die verbotenen Bereiche der ersten Kennung
K1 fällt, wird
durch die Degarbling-Schaltung nicht unterdrückt und kann prinzipiell von der Decodiereinrichtung
ausgewertet werden. In Zeile d sind die ersten beiden Binärzeichen einer zweiten
Kennung K2 gezeigt, die wiederum zwei Binäreinsen sind. Weiterhin ist durch strichpunktierte
senkrechte Linien das Zeitraster der zweiten Kennung K2 eingezeichnet und die erlaubten
Bereiche der zweiten Kennung K2 durch Schraffur angedeutet. Wie man sieht, kann
es nun zu keiner weiteren asynchronen Überlappung kommen, da ein weiterer Rahmenimpuls
nun entweder in den erlaubten Bereich der ersten Kennung K1 oder den der zweiten
Kennung K2 fallen würde und deshalb von der Degarbling-Schaltung ein Zentralgerät
ZG unterdrückt wurde.
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Anhand von Fig. 6 soll die dazu gehörende reale Flugsituation gezeigt
werden. In Fig. 6a ist eine Bodenradarstation BRS dargestellt, die von drei Flugzielen
F1, F2 und F3 Sekundär-Radarsignale empfängt. Der Raum um die Bodenradarstation
BRS ist in siebzehn kugelschalenausschnittsförmige Räume R1 bis R17 unterteilt.
Die Begrenzung dieser Kugelschalen nach der Seite und der Höhe ist durch die Richtcharakteristik
der Antenne der Bodenradarstation BRS gegeben. Die Dicke einer Kugelschale ist identisch
mit der Strecke, die die Radarwelle während des für die Qbertragung eines Binärzeichens
erlaubten Zeitraumes, im gewählten Beispiel 11uns, zurücklegen kann. Dies entspricht
etwa einer Strecke von 150 m. Zwischen den Kugelschalenausschnitten sind Zwischenräume
Z1 bis Z16 angeordnet, die entsprechend dem verbotenen Zeitbereich von 0,451uns
eine Strecke von 68 m messen. In Fig. 6b wird dies noch einmal in verkleinerter
Draufsicht gezeigt. Die Räume RI bis R17 sind dabei entsprechend den erlaubten Bereichen
in Fig. 5, Zeile a, b schraffiert gekennzeichnet. Der Abstand des ersten Raumes
Rl von der Bodenradarstation BRS wird immer durch das nächstfliegende Flugziel F1
bestimmt. Fliegt nun ein weiteres Flugziel F2 in einem der siebzehn Räume Ri bis
R17, so überlappen sich die
ausgesandten Kennungen der beiden Flugziele
F1, F2 synchron, und die Kennung des weiter abfliegenden Flugzieles F2 wird von
der Degarbling-Schaltung den Zentralgerätes ZG unterdrückt.
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Fliegt jedoch ein Flugziel F3 im Zwischenraum zwischen zwei Räumen,
beispielsweise wie in Fig. 6 dargestellt, im Zwischenraum Z1 zwischen den Räumen
R1 und R2, so überlappen sich die Antworten der Flugziele F1 und F3 asynchron und
können prinzipiell decodiert werden.
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Die Antwort eines zweiten Flugzieles, die asynchron überlappend zur
Antwort eines ersten Flugzieles eintrifft, muß so lange zwischengespeichert werden,
bis die Decodierung der ersten Antwort abgeschlossen ist. In Fig. 7 ist das Zeitdiagramm
einer derartigen Verarbeitung aufgetragen. In Zeile a ist die Verarbeitung der ersten
Kennung K1 schematisch dargestellt.
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Der Zeitpunkt t = 0 ist durch das Eintreffen des Rahmenimpulses der
ersten Kennung K1 gekennzeichnet. Daran schließt die Verarbeitungszeit tZyklus an;
am Ende dieser Zeit kann die korrekte Decodierung angezeigt werden. Deshalb wird
dieser Zeitpunkt tan1 genannt. In Zeile b wird das Eintreffen einer zweiten Kennung
K2 und deren Verarbeitung gezeigt. Der Rahmenimpuls der zweiten Kennung K2 soll
mit einer Verschiebungszeit tVers nach dem Rahmenimpuls der ersten Kennung K1 eintreffen.
Daran schließt sich eine Wartezeit tWarte an, die so lange dauert, bis die erste
Kennung K1 decodiert ist, d.h.
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bis die Yerarbeitungszeit tZyklus der ersten Kennung K1 beendet--ist.
Dann kann die Verarbeitungszeit tZyklus der zweiten Kennung K2 beginnen, die zum
Anzeigepunkt tan2 beendet ist. Ein derartiger Verarbeitungsablauf hat den Nachteil,
daß die Zeitverhäitnisse zwischen dem Eintreffen der ersten Kennung K1 und der zweiten
Kennung K2 nicht mehr vorhanden sind.
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Der Zeitraum zwischen dem Anzeigezeitpunkt tan1 der Decodierung der
ersten Kennung K1 und dem Anzeigezeitpunkt tan2 der Decodierung der zweiten Kennung
K2 ist in diesem Fall immer die Verarbeitungszeit tZyklus und nicht, wie es richtig
wäre,
die Verschiebungszeit tVers zwischen dem Eintreffen der Rahmenimpulse
der beiden Kennungen K1, K2.
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In Fig. 8 wird deshalb ein korrigierter Arbeitsablauf dargestellt.
Die Decodierung einer ersten Kennung K1 wird in Zeile a, der einer zweiten Kennung
K2 in Zeile b gezeigt. Der Zeitpunkt t = 0 ist wiederum durch das Eintreffen des
Rahmenimpulses der ersten Kennung K1 bestimmt. Dabei wird sowohl mit der Anzeige
der Decodierung der ersten Kennung K1 als auch mit der Decodierung der zweiten Kennung
K2 um eine gleiche konstante Verzögerungszeit tVerz ausgesetzt. Diese Verzögerungszeit
tVerz muß so gewählt werden, daß die Verarbeitungszeit tZyklus (tVers + tVerz ist.
Wie aus Fig. 5 ersichtlich, ist die Verschiebungszeit tVers mindestens O,Spus, d.h.
der Rahmenimpuls der zweiten Kennung K2 muß mindestens 0,5/uns nach dem Rahmenimpuls
der ersten Kennung K1 auftreten. Deshalb ist die Verzögerungszeit tVerz = tZyklus
- 0,5/us. In Zeile a von Fig. 8 folgt demnach nach der Verarbeitungszeit tZyklus
die Verzögerungszeit tVerz, deren Ende wieder der Anzeigezeitpunkt tani der Decodierung
der ersten Kennung KI ist. In Zeile b wird die Verarbeitung der zweiten Kennung
K2 gezeigt. Der Rahmenimpuls dieserkweiten Kennung K2 trifft nach der Verschiebungszeit
tVers ein. Dann wird mit der Decodierung der zweiten Kennung um die Verzögerungszeit
tVerz ausgesetzt, anschließend erfolgt die Decodierung während der Verarbeitungszeit
tZyklus. Die abgeschlossene Decodierung kann zum Zeitpunkt tan2 angezeigt werden.
Die Anzeigezeitpunkte tan1, tan2 liegen damit genau um die Verschiebungszeit tVers
auseinander.
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In Fig. 9 wird gezeigt, wie die Decodiereinrichtung nach Fig. 2 zu
ergänzen ist, daß damit auch asynchron verschachtelte Kennungen decodiert werden
können. Dabei ist in Fig. 9a dargestellt, welche Veränderungen im Zentralgerät ZG,
in Fig. 9b, welche Veränderungen in den Bediengeräten BG vorzunehmen sind.
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Im Zentralgerät ZG sind, wie in Fig. 2, vorhanden: die Steuereinheit
ST, der Taktgenerator TZ, der Sender S und die beiden
Speicher
SPM, SPK. Außerdem sind im Zentralgerät ZG zur Bewältigung der Decodierung von verschachtelten
Kennungen vorgesehen: eine Rahmenimpulssteuerung RIST, eine Rahmenimpulsverzögerungsschaltung
RIVERZ, zwei weitere Speicher SPM', SPK', ein Gatterumschalter U und ein ODER-Gatter
01. Die Speicher SPM', SPK' sind identisch aufgebaut, wie die bereits in Fig. 2
beschriebenen Speicher SPM, SPK. Die Schiebetaktklemmen SCM', SCK' der Speicher
SPM', SPK' sind mit dem Schiebetaktausgang STSC der Steuereinheit ST verbunden.
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Die Rahmenimpulssteuerung RIST weist zwei Schaltzustände auf: "Rahmenimpuls
1", "Rahmenimpuls 2". Der Schaltzustand "R&hmenimpuls 11 ist der Grundzustand
der Rahmenimpulssteuerung RIST. In diesem Schaltzustand hat ein über die Klemme
BR' bei der Rahmenimpulssteuerung RIST eintreffender Rahmenimpuls folgende Wirkung:
Die Rahmenimpulssteuerung RIST schaltet den Rahmenimpuls zum Steuerausgang RIA durch,
der seinerseits mit dem Eingang des ODER-Gatters 01 verbunden ist, dessen Ausgang
zur Klemme BR der Steuereinheit ST geführt ist. Der Rahmenimpuls wird also direkt
zur Steuereinheit ST durchgeschaltet.
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Dann erfolgt die Verarbeitung,7ie zu Fig. 2 bereits beschrieben: Übernahme
der Kennung und des Modus in die Speicher SPtI, SPK und schrittweises Ausschieben
aus diesen beiden Registern zum Ausgang STA. An einem Umschaltersteuerausgang RIAU
der Steuereinheit ST wird so lange ein Impuls erzeugt, bis über den Takteingang
LTE der Rahmenimpulssteuerung RIST ein Impuls auftritt. Der Takteingang LTE ist
mit einem Ausgang STLTE der Steuereinheit ST verbunden. An diesem Ausgang STLTE
erzeugt die Steuereinheit ST gleichzeitig mit dem letzten Schiebetakt eines Ausschiebezyklus
einen Impuls. Trifft nun über den Rahmenimpulseingang BR' der Rahmenimpulssteuerung
ein weiterer Rahmenimpuls ein, bevor über den Takteingang LTE der letzte Impuls
eines Schiebezyklus eingetroffen ist, so bedeutet dies, daß die Verarbeitung einer
ersten Kennung noch nicht abgeschlossen ist, daß eine asynchrone Verschachtelung
vorliegt.
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Die Rahmenimpulssteuerung wird dadurch in den Zustand 11Rahmenimpuls
2" geschaltet. Das bedeutet, daß der weitere Rahmenimpuls zum Verzögerungsausgang
RIVERA durchgeschaltet wird. Dieser Ausgang RIVERA ist sowohl mit den Übernahmetaktklemmen
ei4', ÜK' der Speicher SPM', SPK' verbunden. Damit wird die parallele Übernahme
der zweiten Kennung und des Betriebsmodus in die Speicher SPM', SPK' gesteuert.
Weiterhin ist der Ausgang RIVERA der Rahmenimpulssteuerung RIST mit der Rahmenimpuls-Verzögerungsschaltung
RIVERZ verbunden. In dieser Schaltung wird der Rahmenimpuls um einen konstanten
Zeitbetrag, der Verzögerungszeit tVerz entsprechend der Beschreibung von Fig. 8
verzögert. Der Ausgang dieser Rahmenimpuls-Verzögerungsschaltung RIVERZ ist mit
dem zweiten Eingang des ODER-Gatters OI verbunden, dessen Ausgang mit der Rahmenimpulsklemme
BR der Steuereinheit ST verbunden ist. Außerdem ist der Ausgang RIVERA der Rahmenimpulssteuerung
RIST mit einem Ausgang COKVERZ des Z-cntralgeräts ZG verbunden. Der letzte Schiebetakt,
mit dem die erste Kennung aus den Speichern SPM, SPK ausgeschoben wurde und der
der Rahmenimpulssteuerung RIST über den Takteingang LTE zugeführt wird, bewirkt,
daß am Umschaltersteuerausgang RIAU eine Binärnull erzeugt wird, solange sich die
Rahmenimpulssteuerung im Zustand "Rahmenimpuls 2" befindet. Der Gatterumschalter
U ist so aufgebaut, daß er bei Vorliegen einer Binäreins am Steuereingang UST den
Eingang UE zum Ausgang UA, bei Vorliegen einer Binärnull amSteuereingang UST den
Eingang UEt zum Ausgang UA durchschaltet. Der Eingang UE ist mit dem Ausgang SPA
des Speichers SPM, der Eingang UE' mit dem Ausgang SPA" des Speichers SPM' verbunden.
Bei Vorliegen einer Binäreins am Steuereingang UST werden also die ausgeschobenen
Binärzeichen aus den Speichern SPM, SPK zum Sender S durchgeschaltet, bei Vorliegen
einer Binärnull am Steuereingang UST die Binärzeichen aus den Speichern SPS', SPK'.
Wenn die Rahmenimpulssteuerung im Zustand t'Ranmenimpuls 2" ist, wird sie durch
den nächsten am Rahmenimpulseingang BR' auftauchenden Impuls in den Zustand "Rahmenimpuls
1" geschaltet.
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Wie in Fig. 8 beschrieben, soll mit der Anzeige der Decodierung der
ersten Kennung um eine Verzögerungszeit tVerz ausgesetzt werden. In Fig. 9b wird
gezeigt, daß in den Bediengeräten BG Verzögerungsschaltungen COKVERZI bis COKVERZ6
vorgesehen sind, die den Ausgängen COK der Vergleichsschaltungen V1 bis V6 nachgeschaltet
sind. Die übrige Verschaltung ist identisch mit der in Fig. 2 dargestellten und
soll deshalb nicht mehr wiederholt werden. Wenn über den Verzögerungs-Steuereingang
VERZSTE der Verzögerungsschaltungen COKVERZ1 bis COKVERZ6 ein Impuls eintrifft,
so wird das nächste am Eingang auftretende Signal um eine bestimmte Zeit, der Verzögerungszeit
tVerz, verzögert und dann zum Ausgang durchgeschaltet.
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Die Verzögerungssteuereingänge VERZSTE der Verzögerungsschaltungen
COKVERZ1 bis CoKVERZ6 sind mit der Eingangsklemme COKVERZ des Bediengerätes BG verbunden,
die ihrerseits mit dem Ausgang RIVERA der Rahmenimpulssteuerung RIST verbunden ist.
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Fig. 10 zeigt das Prinzipschaltbild einer Decodiereinrichtung mit
der Übertragung der am Bediengerät BG eingestellten Kennung in das Zentralgerät
ZG. Im Zentralgerät ZG sind vorgesehen: zwei Speicher SPM, SPK zur Aufnaiime des
vom Flugzeug ausgestrahlten Betriebsmodus und der Kennung, ein Empfänger E, der
die vom Bediengerät BG ausgesandten Informationen über die mittels Codewahlschalter
eingestellten erwarteten Kennungen empfängt, für jede erwartete Kennung eine Schieberegister
SR1 bis SR6 mit den dazugehörenden Ansteuerschaltungen AST1 bis AST6, einer Steuerschaltung
STI und für Jede erwartete Kennung eine Vergleichsschaltung V1 bis V6. Bei dieser
Decodiereinrichtung gliedert sich der Ablauf in zwei Phasen: einer Übertragungsphase
und einer Vergleichsphase. Zunächst soll die Übertragungsphase erläutert werden.
Die Steuerschaltung ST1 weist drei Eingänge auf, einen Rahmenimpulseingang BR, einen
Codetriggereingang CT und einen Takteingang TE1. Ein Impuls am Codetriggereingang
CT signalisiert den Beginn der Übertragungsphase Dazu gibt die Steuerschaltung 5T1
über
ihren Ausgang STAST einen die ganze Übertragungsphase andauernden
Impuls zu den Ansteuerschaltungen ST1 bis AST6 über deren Steuereingänge U1 bis
U6 ab. Dieser Impuls bewirkt, daß die Informationseingänge 11 bis I6 zum Ausgang
der Ansteuerschaltung tST1 bis AST6 durchgeschaltet werden. Bei der Ansteuerschaliung
AST6 ist der Informationseingang I6 mit dem Empfänger E verbunden, der Ausgang der
Ansteuerschaltung AST6 ist mit dem Schieberegister SR6 verbunden. Der Ausgang dieses
Schieberegisters SR6 ist mit dem Informationseingang 15 der nächsten Ansteuerschaltung
AST5 verbunden und deren Ausgang wiederum mit dem Eingang des Schieberegisters SR5.
Diese Verschaltung ist bei allen Ansteuerschaltungen und Schieberegistern gleich.
Bei Vorliegen eines Impulses an den Steuereingängen U1 bis U6 der Ansteuerschaltungen
ASTI bis AST6 bilden die Schieberegister SR1 bis SR6 somit ein Gesamtschieberegister,
in das über den Informationseingang 16 das Schieberegister SR6 Binärzeichen bis
zum Schieberegister SR1 eingeschoben werden können. Das Einschieben wird dadurch
gesteuert, daß die Steuerschaltung STI am Schiebetaktausgang 5TSC, der mit allen
Schiebetaktklemmen CPI bis CP6 der Schieberegister SR1 bis SR6 verbunden ist, so
viele Impulse erzeugt, wie insgesamt in allen Schieberegistern SR1 bis SR6 Speicherzellen
vorhanden sind. Sofort nach Auftreten des Codetriggerimpulses, der auch dem Bediengerät
BG zugeführt wird, beginnt dieses, die einzelnen Kennungen, die in den Codewahlschaltern
gespeichert sind, zum Empfänger E im Zentralgerät ZG zu übertragen.
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Durch~die geschilderte Ansteuerung wird diese Folge von binärcodierten
Kennungen in die Schieberegister SR1 bis SR6 eingeschoben. Die Übertragungsphase
ist damit beendet, die Steuerschaltung beendet den Impuls an ihrem Ausgang STAST.
Dies bewirkt, daß nunmehr die Ausgänge der Ansteuerschaltungen AST1 bis AST6 mit
ihren zweiten Eingängen RE1 bis RE6 verbunden sind. Diese Eingänge RE1 bis RE6 sind
ihrerseits mit den Ausgängen der zugehörigen Schieberegister SR1 bis SR6 verbunden.
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Dies bedeutet, daß in diesem Fall die Schieberegister SR1 bis SR6
als zyklische Schieberegister betrieben werden.
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Die Vergleichsphase beginnt mit dem Eintreffen des Rahmenimpulses
beim Rahmenimpulseingang BR der Steuer schaltung STI.
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Das Verhalten der Steuerschaltung ST1 in der Vergleichsphase ist weitgehend
identisch mit der der Steuereinheit ST. Ebenfalls vorhanden sind, wie in Fig. 2,
die Speicher SPTI und SPK, die ebenso zu einem Schieberegister zusammengeschaltet
sind.
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Die Speicher SPM, SPK wurden anhand von Fig. 2 ausführlich erläutert.
Auf die Bezeichnung der einzelnen Zellen der Speicher SPM und SPK wird deshalb verzichtet.
Den an der Eingangsklemme BR der Steuerschaltung ST1 auftretenden Impuls wird zum
Ausgang STÜ der Steuerschaltung ST1 durchgeschaltet und gelangt so zu den Fbernahmetakteingängen
UM, UK der Speicher SPM, SPK.
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Dadurch wird die parallele Übernahme der an den direkt wirkenden Eingängen
SN, SK liegenden Binärzeichen in die Speicher SP.I, SPK gesteuert. Nach dieser Übernahme
schaltet die Steuerschaltung STI die siebzehn nächsten über den Takteingang TEl
eintreffenden Impulse des Betriebstaktes T zum Schiebetaktausgang STSC durch. Der
Schiebetaktausgang STSC ist mit den Schiebetaktklemmen SCM, SCK der Speicher SPM,
SPK und den Schiebetakteingängen CPI bis CP6 der Schieberegister SR7 bis SR6 verschaltet.
Damit wird sowohl das bitweise Ausschieben der in den Speichern SPM, SPK gespeicherten
Informationen zum Ausgang SPA als auch das Ausschieben der Informationen aus den
Schieberegistern SR1 bis SR6 gesteuert. Der Ausgang SPA der Speicher SPM, SPK ist
mit den Informationseingängen P der Vergleichsschaltungen V1 bis V6 verbunden. Der
Informationseingang S der Vergleichsschaltungen V1 bis V6 ist mit den entsprechenden
Ausgängen der Schieberegister SR1 bis SR6 verbunden. Gleichzeitig wird also der
Inhalt der Schieberegister SRI bis SR6 und der Inhalt der Speicher SPM, SPK aus
diesen ausgeschoben und den Vergleichsschaltungen V1 bis V6 über die Klemmen S und
P zugeführt. Die Bedeutung der Eingangs- und Ausgangsklemmen dieser Vergleichs schaltungen
und die Vergleichsschaltungen V1 bis V6 sind identisch mit denen aus Fig. 2.
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Anhand von Fig. 11 soll der Aufbau der Vergleichsschaltungen V1 bis
V6 gezeigt werden. Die V--rgleichsschaltung V weist zwei Informationseingänge P,
S und zwei-Takteingänge TW, R auf.
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Weiterhin ist ein NAND-Gatter K mit zwei Eingängen, ein UND-Gatter
N mit zwei Eingängen, ein ODER-Gatter L mit zwei Eingängen, ein Negierglied M und
ein Speicherglied FL1 vorgesehen. Der erste Eingang des NAND-Gatters K ist mit dem
Informationseingang P, der zweite Eingang mit dem Informationseingang S verbunden.
Ebenso ist der erste Eingang des ODER-Gatters L mit dem Informationseingang P und
der zweite Eingang des ODER-Gatters L mit dem Informationseingang S verbunde, Der
Ausgang des NAND-Gatters K und der Ausgang des ODER-Gatters L sind mit den Eingängen
des UND-Gatters N verbunden. Am Ausgang des UND-Gatters N tritt folgende Schaltfunktion
auf: (PAS)v(PAS) . Dies entspricht der logischen Antivalenzfunktion, d.h. am Ausgang
des UND-Gatters N liegt eine logische Eins, wenn die beiden Binärzeichen an den
Informationseingängen P, S ungleich sind, und eine logische Null, wenn sie gleich
sind. Der Ausgang des UND-Gatters N ist zum K-Eingang eines Speichergliedes FL1
gefuhrt. Als Speicherglied FL1 wird vorzugsweise ein J-K-R-S-Master-Slave-Flip-Flop
verwendet. Der J-Eingang dieses Speichergliedes ist mit einer logischen Null belegt.
Unter der Voraussetzung, daß der Ausgang Q des Speichergliedes FLl eine logische
Eins aufweist, bleibt diese logische Eins am Ausgang Q so lange vorhanden, bis am
Eingang K eine logische Eins auftritt. Dies ist, wie schon dargelegt, dann der Fall,
wenn die beiden Binärwerte an den Informationseingängen P und S antivalent sind.
Dem Takteingang CL des Speichergliedes FL1 wird über die Eingangsklemme T' der negierte
Betriebstakt T zugeführt. Dadurch ist sichergestellt, daß das Vergleichsergebnis
nur zu definierten Zeitpunkten in das Speicherglied FL1 übernommen wird.
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Die definierte Anfangslage zu Beginn des Vergleichs wird durch
einen
positiven Impuls am Eingang R der .Vergleichsschaltung V ausgelöst. Dieser Impuls
wird durch ein Negierglied M negiert und dem direkt wirkenden Setzeingang S des
Flip-Flops 1 zugeführt. Die Negierung dieses Impulses ist notwendig, weil die direkt
wirkenden Eingänge derartiger Flip-Flops mit negativer Logik anzusteuern ist, d.h.
eine Binärnull bewirkt das Setzen des Flip-Flops FL1. Der Ausgang Q des Speichergliedes
FL1 ist identisch mit dem Ausgang COK der Vergleichsschaltung V.
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In Fig. 12 sind die Impulsdiagramme an den Eingängen und Ausgängen
der Vergleichsschaltung V gezeigt. In Zeile a sind die Binärzeichen am Eingang P,
in Zeile b die Binärzeichen am Eingang S aufgezeichnet. In Zeile c ist der negierte
Betriebstakt T und in Zeile d das Signal am Ausgang COK aufgetragen. Wie in Zeile
a und b von Fig. 12 dargestellt ist, können die Binärzeichen an den Informationseingängen
P, S etwas gegeneinander verschoben sein. Deshalb wird das Ergebnis des Vergleichs
nur während des schraffierten Zeitbereichs, d.h.
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wenn der negierte Betriebstakt T eine logische Eins ist, in das Speicherglied
FL1 übernommen. Während der ersten beiden Vergleichszeiträume sind die beiden Informationen
an den Eingängen P, S identisch, deshalb ändert sich das Signal am Ausgang COK der
Vergleichsschaltung nicht. Während des dritten Vergleichszeitraumes ist die Information
am Informationseingang P eine binäre Eins, am Informationseingang S dagegen eine
binäre Null. Dadurch wird am Ende des Vergleichszeitraumes der Ausgang COK der Vergleichsschaltung
V auf Null zurückversetzt und bleibt unverändert, bis das Speicherglied FL1 durch
einen Impuls am Eingang R wieder auf Eins gesetzt wird.
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11 Patentansprüche 12 Figuren