DE2355626A1 - Verfahren zur herstellung integrierter schaltkreise mit hoher packungsdichte in einem einkristall-substrat - Google Patents

Verfahren zur herstellung integrierter schaltkreise mit hoher packungsdichte in einem einkristall-substrat

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DE2355626A1 DE19732355626 DE2355626A DE2355626A1 DE 2355626 A1 DE2355626 A1 DE 2355626A1 DE 19732355626 DE19732355626 DE 19732355626 DE 2355626 A DE2355626 A DE 2355626A DE 2355626 A1 DE2355626 A1 DE 2355626A1
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Description

Dr. = Ing, t','.:'i$ FJSCHKE
Dip!.-ing, {.■: Y ;-USCHKE
1 BEiU. IM 33
AUgUSti-Viirtoi la-Straae 65
I 1192
Telefonaktiebolaget LM Ericsson, Stockholm, Scn.wed.en
Verfahren zur Herstellung integrierter Schaltkreise mit hoher Packungsdichte in einem Einkristall-Substrat.
Die Erfindung betriff-b ein Terfahren zur Herstellung integrierter Schaltkreise mit hoher Packungsdichte in einem Einkristall-Substrat. ■ .
Bei einem Aufbau, der heutzutage üblich ist und in dem integrierte Schaltkreise in einem Einkristall-Substrat hergestellt werden, wird ein Silizium-Substrat der p-Type verwendet, auf das sine n-Epitaxialschicht aufgewachsen ist. In dieser Epitaxial-
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schicht werden die Transistoren und Widerstände der Schaltkreise hergestellt und getrennt in p-Isolationsschichten eingeschlossen, die direkt durch die Epitaxialschicht eindiffundiert werden und deshalb mit dem p-Substrat in elektrischem Eontakt stehen. Wenn die Schaltkreise arbeiten, wird eine Isolation mit hohem Widerstand zwischen allen Komponenten dadurch erzielt, daß die pn-G-renzfläche zwischen dem Substrat und den Isolationsschichten zur Epitaxialschicht mit einer Vorspannung in Sperrichtung versehen wird.
Bei diesem herkömmlichen "Aufbau kann ein npn-Transistor hergestellt werden, indem in die Epitaxialschicht und in einer Isolationsschicht ein flacher p-Bereich eindiffundiert wird, in den dann ein kleinerer η-Bereich diffundiert wird, wobei die n-Epitaxialschicht, der p-Bereich und der η-Bereich, der darüber liegt, den Kollektor, die Basis bzw. den Emitter des npn-Transistors bilden. Darüberhinaus kann ein Schaltungswiderstand hergestellt werden, indem in die Epitaxialschicht und innerhalb einer Isolationsschicht ein flacher p-Bereich von der gleichen Art, wie sie für die Basis des npn-Iransistors verwendet wurde, eindiffundiert wird, wobei der Widerstand zwischen zwei im Abstand voneinander liegenden Punkten in dem p-Bereich verwendet wird.
Der oben beschriebene herkömmliche Aufbau hat aus der Sicht der Herstellung den Vorteil, daß die p-Bereiche der Schaltungswiderstände und der Basiselektroden von npn-Sransistoren in ein und demselben Diffusionsschritt hergestellt werden können. Um eine gewünschte Kennlinie für den npn-Transistor zu erzielen, sollten die p-Bereiche in einer Epitaxialschicht mit einer Dicke von z.B.
5 Mikron und mit einem spezifischen Widerstand von 1000 Ohm-mm je Meter hergestellt werden. Die p-Bereiche der Schaltungstransistoren bekommen die Form eines dünnen Streifens, der mit zwei Anschlußkontakten versehen ist. Für Schaltungswiderstände mit hohen Widerstandswerten muß die Streifenbreite so schmal gewählt werden, wie es unter Berücksichtigung von Strukturinhomogenitäten
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und der optischen Reproduzierbarkeit beim Kopieren des Musters möglich ist. Normalerweise wird eine Streifenbreite von etwa · 10 Mikron gewählt. Weiterhin kann der Streifen in geeigneter Weise die Form einer hin und her gehenden Schleife innerhalb einer rechteckigen Fläche haben, wobei der isolierende Abstand von der gleichen Größe wie die Streifenbreite gewählt wird; Es ist jetzt aus den oben angegebenen Zahlenwerten leicht auszurechnen, daß ein Schaltungswiderstand, der in einer !Fläche von
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0,2 χ 0,2-mm hergestellt wird, was der Fläche entspricht, die ein Transistor in dem oben beschriebenen Aufbau einnimmt, keinen größeren Widerstandswert als etwa 30 kOhm erhalten kann.
Wenn eine Funktionseinheit hergestellt wird, die aus einer Anzahl von Schaltkreisen in der Form einer Anzahl einkristalliner Substrate besteht, in die die Komponenten der Schaltkreise integriert sind, können die Herstellungskosten der Funktionseinheit geschrieben werden als das Produkt aus der Anzahl der Substrate und den durchschnittlichen Herstellungskosten je Substrat. Eine erhöhte Packungsdichte für die Bauelemente in dem Substat ist deshalb nur dann gewinnbringend, wenn dadurch die erforderliche Anzahl von Substraten in der Funktionseinheit in einem größeren Maße abnimmt, als die durchschnittlichen Herstellungskosten je Substrat eventuell ansteigen.
Bei Funktionseinheiten, die aus üblichen integrierten Schaltungen lieher Packungsdichte zusammengesetzt sind, wird ein verbesserter Gewinn im Vergleich zu dem oben erwähnten herkömmlichen Aufbau in den meisten Fällen nicht mit dem Herstellungsverfahren für Halbleiterkomponenten, Transistoren, Widerstände usw., erzielt, mit dem derzeit die höchste Packungsdichte erreicht wird, nämlich mit der Einführung von Verunreinigungsionen 'in das Substrat oder die Epitaxialschicht mit Hilfe eines oder mehrerer Injektionsverfahrensschritte, wie sie z.B. in der deutschen Patentanmeldung 1 938 365 beschrieben werden. Ein Grund dafür ist, daß die nach dem Injektionsverfahren herge-
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stellten Transistoren in größerer Zahl als die nach dem Diffusionsverfahren hergestellten Transistoren benötigt werden, weil die ersteren eine niedrigere Stromverstärkung haben, da das Injektionsverfahren im Gegensatz zum Diffusionsverfahren Gitterinhomogenitäten unter den freiliegenden Kristalloberfläclien zur Folge hat und diese Gitterinhomogenitäten, wenn sie einmal erzeugt wurden, nicht mehr durch eine anschließende Behandlung beseitigt werden können. Ein weiterer Grund liegt darin, daß bei Inte-gration mit hoher Packungsdichte die Temperatur an der Grenzschicht in der Kollektorelektrode der Transistoren einen bestimmten Höchstwert hat, der zusammen mit dem Wärmewiderstand der verwendeten Halbleiterkomponenten eine obere Grenze für die Verlustleistung je Komponente bestimmt. Bei den Signalamplituden und den Lastwiderständen, die z.B. in üblichen Logikschaltungen verwendet werden, werden die Transistoren mit einer Verlustleistung in der Größe von 0,1 mW belastet und müssen dann unter Berücksichtigung der Wärmeabfuhr eine minimale Fläche solcher Größe bekommen, daß es beträchtlich längere Zeit und damit entsprechende Kosten erfordert, um sie nach der Injektionstechnik herzustellen anstatt durch die Diffusionstechnik. Der Wachteil eines niedrigeren Stromverstär— kungsfaktors kommt noch hinzu.
Ein etwas verbesserter Gewinn im Vergleich zu dem herkömmlichen diffundierten Aufbau kann mit einem besonderen Verfahren für die kompakte Diffusionsherstellung von Transistoren erzielt werden, wobei dieses Verfahren im Prinzip darin besteht, daß zuerst die Transistoren mit einem getrennten Subkollektor in entsprechenden, im Abstand voneinander liegenden Bereichen in dem Substrat hergestellt werden, woraufhin diese Bereiche mit ihren entsprechenden .Isolationsschichten versehen werden, die an die Außenkante des Subkollektors heranreichen. Zwei'Varianten des Verfahrens werden in "Electronics", 1. März 1971, unter dem Titel "Isolation method shrinks bipolar cells for fast, dense memories" und in derselben Zeitschrift am 9. Juli 1972 unter dem Titel "CoI-
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_ 5 —
lector diffusion isolation packs many functions on a chip" "beschrieben. Die Verbesserung des Gewinns ist jedoch unbedeutend, selbst wenn die Fläche der Transistoren verringert wird ohne wesentliche Steigerung der Herstellungskosten je Substrat, weil die kleinen Transistorflächen und Arbeitsströme große Schaltungswiderstände erfordern. Eine Verlustleistung von z.B. 0,1 mW je Transistor bedeutet einen Widerstandswert von 30 kOhm für die Schaltungswiderstände, die in der Diffusionshers-tellung zusammen mit den kompakten Transistoren erhalten werden. Diese Schaltungswiderstände nehmen dann beträchtlich größere Flächen als die Schaltungstransistoren ein. Dieses Mißverhältnis kann etwas ausgeglichen werden z.B. nach dem Verfahren zur Verringerung der erforderlichen Diffusionsfläche für Widerstände, das in der schwedischen Patentschrift 354 143' beschrieben wird, und die Idee dieses Verfahrens besteht kurz gesagt darin, die Widerstände dünner zu machen, indem sie geätzt werden.
Die Erfindung betrifft ein Verfahren, mit dem ein beträchtlich erhöhter und mit der heutigen Technik wahrscheinlich maximaler Gewinn bei der Herstellung von Funktionseinheiten erzielt wird, die aus monolithischen Standard-Schaltkreisen zusammengesetzt sind, und zwar dank der Tatsache, daß das Verfahren die Nutzbarmachung der entsprechenden Vorteile der bekannten Verfahren mit der Ausschaltung ihrer entsprechenden Nachteile kombiniert, insbesondere den Vorteil nach der Diffusionstechnik hergestellter Transistoren, um eine hohe Stromverstärkung zu erzielen, selbst wenn die Konstruktion kompakt ist, in Kombination mit dem Vorteil nach dem Injektionsverfahren hergestellter Widerstände, um eine hohe Packungsdichte zu erzielen aufgrund ihrer gut definierten Flächen, die nicht durch raumschluckende Isolationsschichten begrenzt werden müssen.~
Das Verfahren.gemäß der Erfindung ist dadurch gekennzeichnet, daß zuerst die Transistoren in den Schaltkreisen mit einem getrennten Subkollektor in entsprechenden Bereichen, die im Ab_
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stand voneinander in dem Substrat angeordnet sind, in der Weise hergestellt werden, daß Verunrexnigungsionen durch eine Anzahl aufeinanderfolgender Diffusionsverfahrensschritte eingeführt werden, wobei diese Bereiche mit getrennten Isolationsschichten versehen werden, die sich der Außenkante der entsprechenden Subkollektoren nähern. Danach werden die Widerstände in den Schaltkreisen in ihren entsprechenden Bereichen, die neben den Isolationsschichten für die Transistoren liegen, in der Weise hergestellt, daß "Verunreinigungsionen durch mindestens einen Injektionsverfaiirensschritt eingeführt werden.
Die Erfindung wird nachfolgend in genaueren Einzelheiten unter Bezugnahme auf die beiliegende Zeichnung beschrieben. Diese zeigt ein Halbleiterbauelement', welches nach dem Verfahren gemäß der Erfindung hergestellt ist und ein Einkristall-Substrat 1 der p-Type enthält, welches mit einem eindiffundierten n+ Bereich 2 versehen wurde und welches danach mit einer dünnen p-Epitaxialschicht 3 bedeckt wurde, die mit einer Dicke von 1,5 Mikron gemäß dem Beispiel aufgewachsen wurde. Ein n-Bereich 4 wurde in die Epitaxialschicht 3 so tief eindiffundiert, daß er die Schicht durchdringt und sich dem η+ -Bereich 2 nähert, so daß er mit diesem in elektrischem Kontakt steht. Weiterhin wurde eine Anzahl flacher n+ - Bereiche 5a - h in die Epitaxialschicht 3 neben dem n+ -Bereich 4 diffundiert, und ein Bereich 6 wurde zwischen den Bereichen 4 und 5a und um diese herum durch Ätzen und anschließendes Aufwachsen eines Materials mit hohem Widerstand, gemäß dem Beispiel ein polykristallines Material, gebildet. Der Bereich 6 soll eine nichtleitende Isolationsschicht im Abstand von dem n+ -Bereich 5a aber nahe dem n+ -Bereich 4 bilden.
Oben auf der Epitaxialschicht 3 befindet sich eine Oxidschicht 7, die gemäß dem Beispiel eine Dicke von 1OOO S. hat und an einer Vielzahl von Stellen durch Ätzen auf eine Dicke von beispielsweise 200 S reduziert wurde. Danach wurde sie einem Strahl
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yon η-Ionen mit einer Energie von "beispielsweise 4-0 keV ausgesetzt, wobei die η-Ionen leicht durch das dünne Oxid hindurchgehen und bis zu einer Tiefe von etwa 8000 α in die Epitaxialschicht 3 eindringen, während sie von der beim Ätzen nicht verringerten Oxidschicht aufgehalten werden. Mit dieser Bestrahlung mit.dem Ionenstrahl werden η-Bereiche 8a - e an Stellen gebildet, die so angeordnet sind, daß sie an die entsprechenden n+ -Bereiche 5b - h heranreichen und auf diese Weise mit diesen Bereichen in elektrischem Eontakt befinden.
Fenster wurden in die Oxidschicht 7 in bekannter Weise geätzt, um die n+ -Bereiche 5a — h und den n+ -Bereich 4 freizulegen. Weiterhin wurden der Bereich 6 und ein Bereich 9> der zwischen dem n+ -Bereich 5a und dem n+ -Bereich 2 in der p-Epitaxialschicht 3 liegt, freigelegt. Das Halbleiterbauelement wird tatsächlich in einer Produktionsstufe unmittelbar vor der Herstellung der elektrischen Kontakte gezeigt, wobei die freiliegenden Felder 4, 9 und 5a die Kollektor-, die Basis- bzw. die Emitterelektrode eines npn-Sransistors bilden, das freiliegende Gebiet des Feldes 6 eine Kontaktelektrode für einen Schirm für den npn-Transistor bildet, die Bereiche 5b - g Kontakte zu den in den Bereichen 8a - d gebildeten Widerständen sind und der Bereich 5h einen Kontakt zu einer Kapazität bildet, die von dem Feld 8e und der Epitaxialschieht 3 gebildet wird. Die Bereiche 8a - e sind jeweils elektrisch dadurch isoliert, daß ihre entsprechende pn-G-renzflache zur Epitaxialschieht 3 eine Torspannung in Sperrrichtung bekommte
Lr. H Pa/Uo
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Claims (2)

  1. Patentansprüche
    ι 1«y Verfahren zur Herstellung integrierter Schaltkreise mit hoher Packungsdichte In einein Einkristall-Substrat, dadurch gekennzeichnet, daß zuerst die Transistoren in den Schaltkreisen mit einem
    getrennten Subkollektor in entsprechenden Bereichen, die in dem
    Substrat im Abstand voneinander angeordnet sind, in solcher Weise hergestellt werden, daß Yerunreinigungsionen durch eine Anzahl
    aufeinanderfolgender Difxusionsverfahrensschritte eingeführt werden, wobei diese Bereiche mit getrennten Isolationsschichten versehen sind, die sich der Außenkante der entsprechenden Subkollektoren nähern, und daß danach die Widerstände in den Schaltkreisen in entsprechenden, neben den Isolationsschichten angeordneten
    Bereichen in solcher Weise hergestellt werden, daß Verunreini-
    . gungsionen durch mindestens einen Ingektionsverfahrensschritt
    eingeführt werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß während der Herstellung der Transistoren und in Verbindung mit ihrem Emitterdixfusionsschritt Verunreinigungsiorien auch in Flächen
    . eingeführt werden, die für die Anschlüsse der Widerstände vor-
    g.esehen sind.
    409822/0764
DE19732355626 1972-11-09 1973-11-05 Verfahren zur herstellung integrierter schaltkreise mit hoher packungsdichte in einem einkristall-substrat Pending DE2355626A1 (de)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3930893A (en) * 1975-03-03 1976-01-06 Honeywell Information Systems, Inc. Conductivity connected charge-coupled device fabrication process
JPS588588B2 (ja) * 1975-05-28 1983-02-16 株式会社日立製作所 半導体集積回路
US4001869A (en) * 1975-06-09 1977-01-04 Sprague Electric Company Mos-capacitor for integrated circuits
CH608324B (fr) * 1976-05-03 Tavannes Ebauches Sa Mouvement de montre a calendrier comportant un organe indicateur de date.
US4204131A (en) * 1977-10-11 1980-05-20 Mostek Corporation Depletion controlled switch
US4155778A (en) * 1977-12-30 1979-05-22 International Business Machines Corporation Forming semiconductor devices having ion implanted and diffused regions
US5504363A (en) * 1992-09-02 1996-04-02 Motorola Inc. Semiconductor device
US5702959A (en) * 1995-05-31 1997-12-30 Texas Instruments Incorporated Method for making an isolated vertical transistor
US6765290B2 (en) * 2002-04-02 2004-07-20 Intersil Americas Inc. Arrangement for back-biasing multiple integrated circuit substrates at maximum supply voltage among all circuits

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3341754A (en) * 1966-01-20 1967-09-12 Ion Physics Corp Semiconductor resistor containing interstitial and substitutional ions formed by an ion implantation method
US3448344A (en) * 1966-03-15 1969-06-03 Westinghouse Electric Corp Mosaic of semiconductor elements interconnected in an xy matrix
FR1527898A (fr) * 1967-03-16 1968-06-07 Radiotechnique Coprim Rtc Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication
US3489963A (en) * 1967-06-16 1970-01-13 Ibm Integrated differential transistor
GB1233545A (de) * 1967-08-18 1971-05-26
GB1226899A (de) * 1968-07-17 1971-03-31
US3548269A (en) * 1968-12-03 1970-12-15 Sprague Electric Co Resistive layer semiconductive device
BE759667A (fr) * 1969-12-01 1971-06-01 Philips Nv Procede permettant la fabrication d'un dispositif semiconducteur, et dispositif semiconducteur obtenu par la mise en oeuvre de ce procede
GB1307546A (en) * 1970-05-22 1973-02-21 Mullard Ltd Methods of manufacturing semiconductor devices
AU464038B2 (en) * 1970-12-09 1975-08-14 Philips Nv Improvements in and relating to semiconductor devices
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure

Also Published As

Publication number Publication date
FR2206588A1 (de) 1974-06-07
FR2206588B1 (de) 1977-06-03
US3892596A (en) 1975-07-01
JPS50786A (de) 1975-01-07
AU6163873A (en) 1975-04-24
GB1384680A (en) 1975-02-19
SE361232B (de) 1973-10-22

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